CN117080163B - 一种芯片结构及其形成方法、芯片封装结构及其形成方法 - Google Patents
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Abstract
本申请提供一种芯片结构及其形成方法、芯片封装结构及其形成方法，所述芯片结构包括：基底，所述基底中包括有源器件以及输入/输出端口，所述基底包括若干焊垫区；位于所述基底表面的层间介质层以及位于所述层间介质层中的金属互连结构，所述金属互连结构包括顶层金属层，部分所述顶层金属层位于所述若干焊垫区中；位于所述层间介质层表面的封装介质层以及位于所述封装介质层中与所述若干焊垫区位置对应的封装焊垫，所述封装焊垫的厚度大于等于18纳米；位于所述封装介质层表面的钝化层，所述钝化层暴露部分所述封装焊垫。本申请的技术方案可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
Description
技术领域
本申请涉及芯片技术领域，尤其涉及一种芯片结构及其形成方法、芯片封装结构及其形成方法。
背景技术
打线封装技术（WB，wire bonding）是芯片与封装基板之间电路互联的最常用的使用方式。打线封装时需要使用焊接工艺通过金属引线将芯片上的金属焊垫与基板上的金属焊垫进行焊接实现电连接。然而，在金属焊垫上进行焊接工艺时，焊接工艺产生的高温会导致金属焊垫以及金属焊垫下方的位置产生不可控的应力变化，该应力变化可能导致介质层破裂甚至介质层中的金属走线失败等问题。
因此，有必要提供一种更有效、更可靠的技术方案，避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
发明内容
本申请提供一种芯片结构及其形成方法、芯片封装结构及其形成方法，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
本申请的一个方面提供一种芯片结构的形成方法，包括：提供基底，所述基底中包括有源器件以及输入/输出端口，所述基底包括若干焊垫区；在所述基底表面形成层间介质层以及位于所述层间介质层中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层，其中，部分所述顶层金属层位于所述若干焊垫区中；在所述层间介质层表面形成封装介质层以及位于所述封装介质层中与所述若干焊垫区位置对应的封装焊垫，所述封装焊垫与所述输入/输出端口电连接，所述封装焊垫的厚度大于等于18纳米；在所述封装介质层表面形成钝化层，所述钝化层暴露部分所述封装焊垫。
在本申请的一些实施例中，位于所述若干焊垫区中的部分顶层金属层在所述若干焊垫区的投影均匀分布。
在本申请的一些实施例中，位于每个焊垫区中的部分顶层金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
在本申请的一些实施例中，所述层间介质层中还形成有若干位于所述焊垫区中与所述顶层金属层同层的虚拟金属层，位于所述若干焊垫区中的部分顶层金属层以及若干虚拟金属层在所述若干焊垫区的投影均匀分布，位于每个焊垫区中的部分顶层金属层以及若干虚拟金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
本申请的一个方面还提供一种芯片结构，包括：基底，所述基底中包括有源器件以及输入/输出端口，所述基底包括若干焊垫区；位于所述基底表面的层间介质层以及位于所述层间介质层中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层，其中，部分所述顶层金属层位于所述若干焊垫区中；位于所述层间介质层表面的封装介质层以及位于所述封装介质层中与所述若干焊垫区位置对应的封装焊垫，所述封装焊垫与所述输入/输出端口电连接，所述封装焊垫的厚度大于等于18纳米；位于所述封装介质层表面的钝化层，所述钝化层暴露部分所述封装焊垫。
在本申请的一些实施例中，位于所述若干焊垫区中的部分顶层金属层在所述若干焊垫区的投影均匀分布。
在本申请的一些实施例中，位于每个焊垫区中的部分顶层金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
在本申请的一些实施例中，所述层间介质层中还包括若干位于所述焊垫区中与所述顶层金属层同层的虚拟金属层，位于所述若干焊垫区中的部分顶层金属层以及若干虚拟金属层在所述若干焊垫区的投影均匀分布，位于每个焊垫区中的部分顶层金属层以及若干虚拟金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
本申请的另一个方面提供一种芯片封装结构的形成方法，包括：提供封装基板，所述封装基板表面包括金属焊垫；将如上述所述的芯片结构封装于所述封装基板上；通过金属引线将所述芯片结构上的封装焊垫与所述金属焊垫电连接。
本申请的另一个方面还提供一种芯片封装结构，包括：封装基板，所述封装基板表面包括金属焊垫；如上述所述的芯片结构，封装于所述封装基板上；金属引线，将所述芯片结构上的封装焊垫与所述金属焊垫电连接。
本申请提供一种芯片结构及其形成方法、芯片封装结构及其形成方法，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。 其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1和图2为一种芯片结构的示意图；
图3至图10为本申请实施例所述的芯片结构的形成方法中各步骤的结构示意图；
图11为本申请实施例所述的芯片封装结构的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1和图2为一种芯片结构100的示意图。其中，图1为所述芯片结构100的俯视图，图2为沿图1中虚线X-X处的纵截面图。需要说明的是，出于简洁的目的，为了避免俯视图中上层结构遮挡住下层结构，图1中仅展示了芯片结构100的部分关键结构。
参考图1和图2所示，所述芯片结构100包括：基底110，所述基底110包括若干焊垫区111（附图中仅展示了一个焊垫区111）；位于所述基底110表面的层间介质层120以及位于所述层间介质层120中的金属互连结构，所述金属互连结构包括顶层金属层121和次层金属层122以及电连接顶层金属层121和次层金属层122的若干第一通孔结构123；位于所述层间介质层120表面的封装介质层130以及位于所述封装介质层130中与所述若干焊垫区111位置对应的封装焊垫131，所述封装焊垫131通过第二通孔结构132与所述顶层金属层121电连接。
参考图1和图2所示，所述芯片结构100用于打线封装。根据打线封装工艺设计，用于打线封装的芯片结构100上一般设计有若干焊垫区111，用于制作封装焊垫131。焊垫区111一般为方形（例如本申请所示）或圆形。封装焊垫131的形状和尺寸与焊垫区111一致。
参考图1和图2所示，基底110属于半导体中的前端工艺结构，其内一般根据需要形成有诸如晶体管等有源器件。层间介质层120属于半导体中的后端工艺结构，其内一般形成有金属互连结构。金属互连结构一般为多层结构，其结构根据走线需要一般比较复杂。本申请中仅展示了金属互连结构中的顶层金属层121和次层金属层122。
参考图1和图2所示，为了避免封装焊垫131在进行打线焊接（一般为超声波焊接）时，超声波震动以及焊接高温导致的应力变化使封装焊垫131及其下方的介质层和其他金属结构破裂损伤影响芯片封装可靠性，在芯片结构100中，将金属互连结构中的顶层金属层121和次层金属层122设置于焊垫区111中位于封装焊垫131下方，顶层金属层121和次层金属层122的形状与尺寸与封装焊垫131一致。所述顶层金属层121和次层金属层122可以在封装焊垫131下方产生应力支撑，使得封装焊垫131及其下方的一定区域变得更“硬”，不容易破裂或损伤，从而提高芯片封装可靠性。
然而，由于所述顶层金属层121和次层金属层122被用于提供应力支撑，所述顶层金属层121和次层金属层122被设计为完全位于封装焊垫131下方，其不能再用于焊垫区111以外的走线。而往往顶层金属层121和次层金属层122的电阻率比下方的其它层金属层的电阻率更低，其不能被利用来走线导致了金属互连结构中金属层的严重浪费。这导致电路的IR压降（IR drop）过大，影响内部电路性能。同时这种结构增加了IO（input/output，输入/输出端口）上的电源、地、信号线的电阻，使得IO不得不成倍摆放来抵消这种影响，从而造成了IO区域面积过大，增大了芯片面积。
基于此，本申请提供一种芯片结构及其形成方法、芯片封装结构及其形成方法，可以在不占用金属互连结构的金属层资源的情况下避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
图3至图10为本申请实施例所述的芯片结构200的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的芯片结构200的形成方法进行详细说明。
参考图3和图4所示，其中，图3为俯视图，图4为沿图3中虚线X-X处的纵截面图。提供基底210，所述基底210中包括有源器件以及输入/输出端口（图中未示出），所述基底210包括若干焊垫区211。所述焊垫区211为方形或圆形。
需要说明的是，本申请实施例所述的芯片结构200用于打线封装（wire bonding，WB），wire bonding是一种用丝焊的方法在芯片和基板之间直接建立电气连接的封装技术。具体地，本申请实施例所述的芯片结构200可以用于芯片尺寸封装(chip scale package，CSP)或晶圆级封装(wafer level package，WLP)等。一般来说芯片结构上会设置多个封装焊垫以进行打线焊接。本申请出于简洁的目的仅示出一个焊垫区211作为示范说明，但本领域技术人员应当理解焊垫区211可以为多个。
在本申请的一些实施例中，所述基底210为半导体前端工艺结构，其内一般形成有诸如晶体管等有源器件，并且设置有诸如电源线、接地线、信号线等输入/输出端口（IO）。
参考图5和图6所示，其中，图5为俯视图，图6为沿图5中虚线X-X处的纵截面图。在所述基底210表面形成层间介质层220以及位于所述层间介质层220中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层221，其中，部分所述顶层金属层221位于所述若干焊垫区211中。
在本申请的一些实施例中，所述层间介质层220的材料包括氧化硅。所述金属互连结构的材料包括铜。
金属互连结构用于电连接基底中的有源器件，实现有源器件之间或有源器件内部的电连接。根据有源器件结构的不同以及实际需求，金属互连结构的走线可以有不同的设计。金属互连结构一般为多层，本申请中根据需要仅展示了顶层金属层221。本申请的技术方案中，顶层金属层221可以遍布整个芯片结构，实现设计允许的任意走线，只需要保证有部分顶层金属层221位于焊垫区211中，位于封装焊垫231下方提供应力支撑即可。
具体地，在本申请的示范中，部分顶层金属层221位于焊垫区211以外，部分顶层金属层221穿过焊垫区211。
在本申请的一些实施例中，位于所述若干焊垫区211中的部分顶层金属层221在所述若干焊垫区211的投影均匀分布。
在本申请的一些实施例中，位于每个焊垫区211中的部分顶层金属层221在所述焊垫区211的投影的总面积占所述焊垫区211的面积的占比大于50%。
参考图7和图8所示，其中，图7为俯视图，图8为沿图7中虚线X-X处的纵截面图。图7和图8为另一些实施例中所述层间介质层220中的顶层金属层221分布情况。
参考图7和图8所示，在本申请的另一些实施例中，所述层间介质层220中还形成有若干位于所述焊垫区211中与所述顶层金属层221同层的虚拟金属层222，位于所述若干焊垫区211中的部分顶层金属层221以及若干虚拟金属层222在所述若干焊垫区211的投影均匀分布，位于每个焊垫区211中的部分顶层金属层221以及若干虚拟金属层222在所述焊垫区211的投影的总面积占所述焊垫区211的面积的占比大于50%。
如果在一些情况下，金属走线规则允许的情况下，没有足够的顶层金属层221能够穿过焊垫区211，则可以形成用于替代顶层金属层221作用的虚拟金属层222。虚拟金属层222不需要参与走线，只需要替代顶层金属层221实现应力支撑的功能即可。
参考图9所示，图9是沿图6的后续附图。在所述层间介质层220表面形成封装介质层230以及位于所述封装介质层230中与所述若干焊垫区211位置对应的封装焊垫231，所述封装焊垫231通过通孔结构232与所述输入/输出端口电连接，所述封装焊垫231的厚度大于等于18纳米。
在本申请的一些实施例中，所述封装焊垫231的厚度例如为20纳米、22纳米、24纳米、26纳米、28纳米、30纳米、32纳米、34纳米或36纳米等。
在本申请的一些实施例中，所述封装焊垫231的材料包括铝。所述封装介质层230的材料包括氧化硅。
在本申请的技术方案中，一方面使用较厚的封装焊垫231来提高对超声波震动以及高温应力变化的抵抗，另一方面利用部分位于焊垫区211中（即封装焊垫231下方）的顶层金属层221和虚拟金属层222来进一步提高对超声波震动以及高温应力变化的抵抗，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
在本申请的一些实施例中，顶层金属层221可以正常参与到整个芯片上的金属走线，使得金属走线电阻率大大降低，内部电路的IR drop减小，提升了电路性能，同时也使得IO ring上的电阻降低，减少了需要放置的IO数量。一般来说，封装设计规则中要求的封装焊垫面积都比较大，但是本申请技术方案中封装焊垫下方的区域可以摆放内部电路以及IO电路，不会额外占用芯片面积。本申请的技术方案既能提升芯片性能，缩减芯片面积，也能保证芯片生产制造时的可靠性。
参考图10所示，在所述封装介质层230表面形成钝化层240，所述钝化层240暴露部分所述封装焊垫231。
在本申请的一些实施例中，所述钝化层240的材料包括氮化硅、氮氧化硅中的任意一种或多种。
本申请技术方案的封装焊垫支持直径为0.7mil、0.8mil的Au、Ag、Cu各线材的封装，同时不会对生产时的可靠性造成影响。
本申请提供一种芯片结构的形成方法，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
本申请的实施例还提供一种芯片结构200，参考图10所示，包括：基底210，所述基底210中包括有源器件以及输入/输出端口，所述基底210包括若干焊垫区211；位于所述基底210表面的层间介质层220以及位于所述层间介质层220中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层221，其中，部分所述顶层金属层221位于所述若干焊垫区211中；位于所述层间介质层220表面的封装介质层230以及位于所述封装介质层230中与所述若干焊垫区211位置对应的封装焊垫231，所述封装焊垫231与所述输入/输出端口电连接，所述封装焊垫231的厚度大于等于18纳米；位于所述封装介质层230表面的钝化层240，所述钝化层240暴露部分所述封装焊垫231。
继续参考图10所示，所述基底210中包括有源器件以及输入/输出端口（图中未示出），所述基底210包括若干焊垫区211。所述焊垫区211为方形或圆形。
需要说明的是，本申请实施例所述的芯片结构200用于打线封装（wire bonding，WB），wire bonding是一种用丝焊的方法在芯片和基板之间直接建立电气连接的封装技术。一般来说芯片结构上会设置多个封装焊垫以进行打线焊接。本申请出于简洁的目的仅示出一个焊垫区211作为示范说明，但本领域技术人员应当理解焊垫区211可以为多个。
在本申请的一些实施例中，所述基底210为半导体前端工艺结构，其内一般形成有诸如晶体管等有源器件，并且设置有诸如电源线、接地线、信号线等输入/输出端口（IO）。
继续参考图10所示，所述基底210表面形成有层间介质层220以及位于所述层间介质层220中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层221，其中，部分所述顶层金属层221位于所述若干焊垫区211中。
在本申请的一些实施例中，所述层间介质层220的材料包括氧化硅。所述金属互连结构的材料包括铜。
金属互连结构用于电连接基底中的有源器件，实现有源器件之间或有源器件内部的电连接。根据有源器件结构的不同以及实际需求，金属互连结构的走线可以有不同的设计。金属互连结构一般为多层，本申请中根据需要仅展示了顶层金属层221。本申请的技术方案中，顶层金属层221可以遍布整个芯片结构，实现设计允许的任意走线，只需要保证有部分顶层金属层221位于焊垫区211中，位于封装焊垫231下方提供应力支撑即可。
具体地，在本申请的示范中，部分顶层金属层221位于焊垫区211以外，部分顶层金属层221穿过焊垫区211。
在本申请的一些实施例中，位于所述若干焊垫区211中的部分顶层金属层221在所述若干焊垫区211的投影均匀分布。
在本申请的一些实施例中，位于每个焊垫区211中的部分顶层金属层221在所述焊垫区211的投影的总面积占所述焊垫区211的面积的占比大于50%。
参考图7和图8所示，在本申请的另一些实施例中，所述层间介质层220中还形成有若干位于所述焊垫区211中与所述顶层金属层221同层的虚拟金属层222，位于所述若干焊垫区211中的部分顶层金属层221以及若干虚拟金属层222在所述若干焊垫区211的投影均匀分布，位于每个焊垫区211中的部分顶层金属层221以及若干虚拟金属层222在所述焊垫区211的投影的总面积占所述焊垫区211的面积的占比大于50%。
如果在一些情况下，金属走线规则允许的情况下，没有足够的顶层金属层221能够穿过焊垫区211，则可以形成用于替代顶层金属层221作用的虚拟金属层222。虚拟金属层222不需要参与走线，只需要替代顶层金属层221实现应力支撑的功能即可。
继续参考图10所示，所述层间介质层220表面形成有封装介质层230以及位于所述封装介质层230中与所述若干焊垫区211位置对应的封装焊垫231，所述封装焊垫231通过通孔结构232与所述输入/输出端口电连接，所述封装焊垫231的厚度大于等于18纳米。
在本申请的一些实施例中，所述封装焊垫231的厚度例如为20纳米、22纳米、24纳米、26纳米、28纳米、30纳米、32纳米、34纳米或36纳米等。
在本申请的一些实施例中，所述封装焊垫231的材料包括铝。所述封装介质层230的材料包括氧化硅。
在本申请的技术方案中，一方面使用较厚的封装焊垫231来提高对超声波震动以及高温应力变化的抵抗，另一方面利用部分位于焊垫区211中（即封装焊垫231下方）的顶层金属层221和虚拟金属层222来进一步提高对超声波震动以及高温应力变化的抵抗，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
在本申请的一些实施例中，顶层金属层221可以正常参与到整个芯片上的金属走线，使得金属走线电阻率大大降低，内部电路的IR drop减小，提升了电路性能，同时也使得IO ring上的电阻降低，减少了需要放置的IO数量。一般来说，封装设计规则中要求的封装焊垫面积都比较大，但是本申请技术方案中封装焊垫下方的区域可以摆放内部电路以及IO电路，不会额外占用芯片面积。本申请的技术方案既能提升芯片性能，缩减芯片面积，也能保证芯片生产制造时的可靠性。
继续参考图10所示，所述封装介质层230表面形成有钝化层240，所述钝化层240暴露部分所述封装焊垫231。
在本申请的一些实施例中，所述钝化层240的材料包括氮化硅、氮氧化硅中的任意一种或多种。
本申请技术方案的封装焊垫支持直径为0.7mil、0.8mil的Au、Ag、Cu各线材的封装，同时不会对生产时的可靠性造成影响。
本申请提供一种芯片结构，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
图11为本申请实施例所述的芯片封装结构300的结构示意图。
本申请的实施例还提供一种芯片封装结构300的形成方法，包括：提供封装基板310，所述封装基板310表面包括金属焊垫320；将如上述所述的芯片结构200封装于所述封装基板310上；通过金属引线330将所述芯片结构200上的封装焊垫231与所述金属焊垫320电连接。
需要说明的是，出于简洁的目的，图11中省略了芯片结构200的详细结构，主要展示了封装焊垫231以及钝化层240。
需要说明的是，所述封装基板310上可以包括与封装焊垫231数量对应的多个金属焊垫320。
在本申请的一些实施例中，所述钝化层240可以在打线封装时保护所述芯片结构200表面。
在本申请的技术方案中，一方面芯片结构200中的封装焊垫231的厚度增加可以提高对超声波震动以及高温应力变化的抵抗，另一方面利用部分位于焊垫区211中（即封装焊垫231下方）的顶层金属层221和虚拟金属层222来进一步提高对超声波震动以及高温应力变化的抵抗。因此可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
本申请提供一种芯片封装结构的形成方法，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
本申请的实施例还提供一种芯片封装结构300，参考图11所示，包括：封装基板310，所述封装基板310表面包括金属焊垫320；如上述所述的芯片结构200，封装于所述封装基板310上；金属引线330，将所述芯片结构200上的封装焊垫231与所述金属焊垫320电连接。
本申请提供一种芯片结构及其形成方法、芯片封装结构及其形成方法，可以避免在打线焊接时导致芯片上层间介质层破裂以及金属互连结构失效，提高打线封装可靠性。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。 尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。 这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (10)
1.一种芯片结构的形成方法，所述芯片结构用于打线封装，其特征在于，包括：
提供基底，所述基底中包括有源器件以及输入/输出端口，所述基底包括若干焊垫区；
在所述基底表面形成层间介质层以及位于所述层间介质层中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层，其中，部分所述顶层金属层位于所述若干焊垫区中，部分所述顶层金属层位于所述若干焊垫区之外，所述层间介质层中还形成有若干位于所述焊垫区中与所述顶层金属层同层的虚拟金属层，位于所述若干焊垫区中的部分顶层金属层以及若干虚拟金属层在所述若干焊垫区的投影均匀分布；
在所述层间介质层表面形成封装介质层以及位于所述封装介质层中与所述若干焊垫区位置对应的封装焊垫，所述封装焊垫与所述输入/输出端口电连接，所述封装焊垫的厚度大于等于18纳米；
在所述封装介质层表面形成钝化层，所述钝化层暴露部分所述封装焊垫。
2.如权利要求1所述的芯片结构的形成方法，其特征在于，位于所述若干焊垫区中的部分顶层金属层在所述若干焊垫区的投影均匀分布。
3.如权利要求2所述的芯片结构的形成方法，其特征在于，位于每个焊垫区中的部分顶层金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
4.如权利要求1所述的芯片结构的形成方法，其特征在于，位于每个焊垫区中的部分顶层金属层以及若干虚拟金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
5.一种芯片结构，所述芯片结构用于打线封装，其特征在于，包括：
基底，所述基底中包括有源器件以及输入/输出端口，所述基底包括若干焊垫区；
位于所述基底表面的层间介质层以及位于所述层间介质层中电连接所述有源器件的金属互连结构，所述金属互连结构包括顶层金属层，其中，部分所述顶层金属层位于所述若干焊垫区中，部分所述顶层金属层位于所述若干焊垫区之外，所述层间介质层中还包括若干位于所述焊垫区中与所述顶层金属层同层的虚拟金属层，位于所述若干焊垫区中的部分顶层金属层以及若干虚拟金属层在所述若干焊垫区的投影均匀分布；
位于所述层间介质层表面的封装介质层以及位于所述封装介质层中与所述若干焊垫区位置对应的封装焊垫，所述封装焊垫与所述输入/输出端口电连接，所述封装焊垫的厚度大于等于18纳米；
位于所述封装介质层表面的钝化层，所述钝化层暴露部分所述封装焊垫。
6.如权利要求5所述的芯片结构，其特征在于，位于所述若干焊垫区中的部分顶层金属层在所述若干焊垫区的投影均匀分布。
7.如权利要求6所述的芯片结构，其特征在于，位于每个焊垫区中的部分顶层金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
8.如权利要求5所述的芯片结构，其特征在于，位于每个焊垫区中的部分顶层金属层以及若干虚拟金属层在所述焊垫区的投影的总面积占所述焊垫区的面积的占比大于50%。
9.一种芯片封装结构的形成方法，其特征在于，包括：
提供封装基板，所述封装基板表面包括金属焊垫；
将如权利要求5至8任一项所述的芯片结构封装于所述封装基板上；
通过金属引线将所述芯片结构上的封装焊垫与所述金属焊垫电连接。
10.一种芯片封装结构，其特征在于，包括：
封装基板，所述封装基板表面包括金属焊垫；
如权利要求5至8任一项所述的芯片结构，封装于所述封装基板上；
金属引线，将所述芯片结构上的封装焊垫与所述金属焊垫电连接。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102064155A (zh) * | 2009-11-17 | 2011-05-18 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN105448866A (zh) * | 2014-08-20 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件结构及其制作方法 |
| CN105489581A (zh) * | 2015-12-25 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 半导体结构及其制作方法 |
| CN108155155A (zh) * | 2016-12-02 | 2018-06-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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