CN115700914A - 集成电路 - Google Patents

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Abstract

一些实施例涉及铁电随机存取存储器(FeRAM)器件。该FeRAM器件包括：底部电极结构和位于底部电极结构上面的顶部电极。顶部电极具有在顶部电极的最外侧壁之间测量的第一宽度。铁电结构将底部电极结构与顶部电极分隔开。铁电结构具有在铁电结构的最外侧壁之间测量的第二宽度。第二宽度大于第一宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘。介电侧壁间隔件结构设置在凸缘上，并且覆盖顶部电极的最外侧壁。本发明的实施例还涉及存储器器件及其形成方法。本发明的实施例还涉及一种集成电路。

Description

集成电路
技术领域
本发明的实施例涉及集成电路。
背景技术
许多现代电子器件包括非易失性存储器。非易失性存储器是能够在断电的情况下存储数据的电子存储器。下一代非易失性存储器的有希望的候选是铁电随机存取存储器(FeRAM)。FeRAM具有相对简单的结构并且与互补金属氧化物半导体(CMOS)逻辑制造工艺兼容。
发明内容
本发明的实施例提供了一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方的金属间层和设置在金属间层上方的顶部金属层、以及设置在顶部金属层上方的接合焊盘层，其中，顶部金属层的厚度大于最底部金属层的厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在半导体衬底的上表面上方的底部电极、设置在底部电极上方的铁电结构、以及设置在铁电结构上方和最底部金属层下方的顶部电极。
本发明的另一实施例提供了一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方的金属间层和设置在金属间层上方的顶部金属层、以及设置在顶部金属层上方的接合焊盘层，其中，顶部金属层的宽度和厚度分别大于多个金属间层的宽度和厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在顶部金属层上方的底部电极、设置在底部电极上方的铁电结构、以及设置在铁电结构上方和接合焊盘层下方的顶部电极。
本发明的又一实施例提供了一种一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方不同高度的多个金属间层、以及设置在金属间层上方不同高度的多个顶部金属层、以及设置在多个顶部金属层上方的接合焊盘层；其中，多个顶部金属层中的每个的宽度和厚度分别大于多个金属间层中的每个的宽度和厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在多个金属间层中的最上金属间层上方的底部电极结构、位于底部电极结构上方的铁电结构、以及设置在多个顶部金属层中的最下顶部金属层下方的顶部电极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了包括FeRAM单元的集成电路(IC)的一些实施例的截面图。
图1B示出了包括与图1A一致的FeRAM单元的集成电路(IC)的一些实施例的顶视图。
图1C至图1D示出包括FeRAM单元的IC的其他实施例的截面图。
图2A至图2I示出了IC的各个实施例的截面图，该IC包括具有一个或多个FeRAM单元的存储器区，以及与存储器区间隔开的包括逻辑电路的外围区。
图3至图13示出了用于形成包括FeRAM单元的IC的方法的一些实施例的一系列截面图。
图14示出了用于形成包括FeRAM单元的IC的流程图格式的方法的一些实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
单晶体管单电容器(1T1C)存储器单元是一种包括电容器和晶体管的存储器。电容器存储不同电荷水平，电荷水平对应于存储在电容器中的单独的数据位，并且晶体管便于访问电容器以进行读取和写入操作。1T1C存储器单元的相对简单的结构允许高存储器密度，这导致高存储器容量和每低的每个位的成本。1T1C存储器单元通常与动态随机存取存储器(DRAM)一起使用。然而，DRAM正在达到性能极限，是易失性的，具有高功耗，并且依赖于复杂的刷新电路。易失性存储器是电子存储器，在没有电源的情况下无法存储数据。DRAM的一种有前景的替代方案是铁电随机存取存储器(FeRAM)。与DRAM相比，FeRAM具有更低的功耗，更好的性能潜力，不依赖于复杂的刷新电路，并且是非易失性的。
FeRAM存储器单元包括晶体管和铁电电容器结构，铁电电容器结构包括夹在顶部电极和底部电极之间的铁电结构。FeRAM存储器单元配置为存储数据位，这取决于原子在铁电电容器结构中如何相对于彼此对准。例如，FeRAM存储单元的第一状态(其中铁电结构中的原子在“向上”方向上极化)可以表示二进制值“1”，而FeRAM存储单元的第二状态(其中铁电结构中的原子在在“向下”方向上极化)可以表示二进制值“0”，反之亦然。
然而，如在本发明的一些方面中所理解的，在制造一些FeRAM单元期间，蚀刻工艺会引起可靠性问题。特别是，在制造期间，形成底部电极层，在底部电极层上方形成铁电层，在铁电层上方形成顶部电极层；并且在顶部电极层上方形成掩模。然后，在掩模就位的情况下，进行蚀刻以蚀刻穿过顶部电极层、铁电层和底部电极层，以形成顶部电极、铁电结构和底部电极。如发明人所理解的，这种蚀刻可以导致随着蚀刻进行而从这些层中去除的原子无意中再沉积为铁电结构的侧壁上的导电残留物。该导电残留物最终会使底部电极与顶部电极短路，导致FeRAM器件的故障和/或不可操作性。
因此，本发明使用沿顶部电极的外侧壁设置的介电侧壁间隔件结构。该介电侧壁间隔件结构用作电屏障，以防止在器件制造期间产生的导电残留物使底部电极与顶部电极短路。因此，该介电侧壁间隔件和相应的制造工艺有助于提高FeRAM器件的产量。
参考图1A，提供了包括铁电电容器结构102的IC的一些实施例的截面图100。在一些实施例中，铁电电容器结构102包括设置在底部电极结构104和顶部电极114之间的铁电结构112。利用这种结构，铁电电容器结构102配置为存储数据位。例如，铁电电容器结构102的第一状态(其中铁电结构112中的原子在“向上”方向上极化)可以表示二进制值“1”，而铁电电容器结构102的第二状态(其中铁电结构112中的原子在“向下”方向上极化)可以表示二进制值“0”，反之亦然。
底部电极结构104位于底部电极线106be上面并且电耦合到底部电极线106be。底部电极线106be可以是或包括例如铝铜、铜、铝、一些其他合适的导电材料或前述的任何组合。如本文所用，具有后缀“(s)”的术语可以是例如单数或复数。在一些实施例中，底部电极结构104具有T形轮廓或一些其他合适的轮廓。在一些实施例中，底部电极结构104是均质的(例如，底部电极结构104的整个主体是单一材料)。在其他实施例中，底部电极结构104是异质的(例如，底部电极结构104的主体包括多个层和/或材料)。底部电极结构104可以是或包括例如氮化钛、氮化钽、钛、钽、铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或者前述的任何组合。底部电极结构104包括底部电极108和底部电极通孔110。例如，底部电极108和底部电极通孔110可以是底部电极结构104的单独的区域。
底部电极108通过从底部电极108延伸到底部电极线106be的底部电极通孔110电耦合到底部电极线106be。在一些实施例中，铁电结构包括具有第一宽度的上部铁电部分112A、具有第二宽度的下部铁电部分112B以及与上部铁电部分112A与下部铁电部分112B相交的高度对应的凸缘119。因此，图1A示出了示例，其中底部电极108和铁电结构112各自具有第一宽度w1，并且顶部电极具有第二宽度w2，其中w2大于w1。在一些实施例中，第一宽度约为10nm，第二宽度约为12nm。在各个实施例中，第一宽度的范围为第二宽度的约50％至约95％。此外，在一些情况下，底部电极108的宽度是均匀的或基本均匀的，和/或底部电极通孔110的宽度是均匀的或基本均匀的。在一些实施例中，底部电极108和底部电极通孔110是或包括相同的材料。在其他实施例中，底部电极108和底部电极通孔110是不同的材料。在一些实施例中，底部电极108和底部电极通孔110集成在一起和/或彼此连续。在其他实施例中，底部电极108和底部电极通孔110彼此独立和/或彼此不同。
铁电结构112位于底部电极结构104上面。铁电结构112可以是或包括例如锶铋钽铁矿(例如，SBT)、钛酸铅锆(例如，PZT)、氧化铪锆(例如，HZO)、掺杂的氧化铪(例如，Si：HfO2)、一些其他合适的铁电材料或前述的任何组合。掺杂的氧化铪可以例如掺杂有锆、硅、钇、铝、钆、镧、锶、一些其他合适的元素或前述的任何组合。铁电结构112配置为存储数据位。例如，在第一状态中，铁电结构112中的原子在“向上”方向上极化，可以表示二进制值“1”，而在第二状态中，铁电结构112中的原子在“向下”方向上极化，可以表示二进制值“0”，反之亦然。
顶部电极114位于铁电结构112上面。顶部电极114可以是或包括例如氮化钛、氮化钽、钛、钽、铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或前述的任何组合。顶部电极具有在其最外侧壁之间测量的第一宽度w1，并且铁电结构具有在其最外侧壁之间测量的第二宽度w2。第二宽度大于第一宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘119。
在一些实施例中，硬掩模116位于顶部电极114上面。硬掩模116可以例如在顶部电极114、铁电结构112和底部电极108的形成期间用作掩模。例如，硬掩模116可以是或包括氮化硅、氮氧化硅、一些其他合适的电介质或前述的任何组合。
介电侧壁间隔件结构118位于铁电结构112的外侧壁上，并且可以部分地延伸到铁电结构112的上表面中。介电侧壁间隔件结构的底面位于凸缘119上并且与底部电极108的上表面间隔开。当在横截面中观察时，介电侧壁间隔件结构118包括一对间隔件区段，并且间隔件区段分别位于铁电结构112的相对的外侧上。间隔件区段具有弯曲的上侧壁。在图1A的横截面中，可以看到间隔件区段具有内侧壁和外侧壁，所述内侧壁是垂直的，并且外侧壁是圆形的和/或锥形的。介电侧壁间隔件结构118可以具有范围从约50埃到约500埃的高度hs，并且可以在凸缘119上具有底面，该底面可以对应于114的底面或者可以在114的底面之下并且在铁电结构112内。介电侧壁间隔件结构118的每个间隔件区段可以具有范围从约50埃到约500埃的宽度ws，并且在一些实施例中，宽度ws与宽度w1的比率(ws：w1)可以在1:20至2：1的范围内，但是对于该示例和本申请中的其他示例，其他值也在本发明的范围内。从图1B的顶视图可以看出，当从上方观察时，在一些实施例中，介电侧壁间隔件结构118可以是横向围绕顶部电极114的外侧壁的连续间隔件。介电侧壁间隔件结构118例如可以是或包括氮化硅、氧化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，介电侧壁间隔件结构118和硬掩模116是相同的材料或包括相同的材料。
如图1A所示，在一些实施例中，导电残留物117可以形成在介电侧壁间隔件结构118的外侧壁上，并且可以与底部电极108直接物理和电接触。导电残留物117通过介电侧壁间隔件结构118与顶部电极114的外侧壁间隔开并与之隔离，使得介电侧壁间隔件结构118防止导电残留物117(如果有的话)使顶部电极114与底部电极结构短路。因此，导电残留物117包括包含在铁电层和/或底部电极层中的化学物质，该化学物质在制造期间沿着介电侧壁间隔件结构的最外侧壁再沉积。在一些情况下，导电残留物117可以是连续层，但在其他情况下可以在下面的表面上“不整齐”或不连续。例如，在一些情况下，导电残留物117可以是具有均匀或不均匀厚度的完全成形的片，该片覆盖掩模116的顶面、介电侧壁间隔件结构118的上表面和侧壁表面、铁电结构112的外侧壁以及底部电极108的外侧壁。在其他实施例中，导电残留物117可以是零散的，因为导电残留物117覆盖掩模116的顶面的一些但不是所有部分、介电侧壁间隔件结构118的上表面和侧壁表面、铁电结构112的外侧壁和底部电极108的外侧壁；例如，覆盖那些下面的表面的多于1％但小于100％，但是对于该示例和本申请中的其他示例，其他值也在本发明的范围内。
在一些实施例中，第一介电衬垫128和/或第二介电衬垫130横向围绕介电侧壁间隔件结构118、铁电结构112和底部电极108。第一介电衬垫128可以例如是在邻接通孔的形成期间用作蚀刻停止和/或可以例如是或包括碳化硅、一些其他合适的电介质或前述的任何组合。第二介电衬垫130可以是或包括例如TEOS二氧化硅、一些其他合适的电介质或前述的任何组合。
顶部电极线106te和顶部电极通孔120te位于顶部电极114上面。顶部电极通孔120te从顶部电极线106te延伸到顶部电极114，以将顶部电极线106te电耦合到顶部电极114。在一些实施例中，顶部电极线106te和顶部电极通孔120te是相同的材料。在其他实施例中，顶部电极线106te和顶部电极通孔120te是不同的材料。在一些实施例中，顶部电极线106te和顶部电极通孔120te集成在一起和/或与每个连续。在其他实施例中，顶部电极线106te和顶部电极通孔120te彼此独立和/或彼此不同。
底部和顶部电极线106be、106te、顶部电极通孔120te和铁电电容器结构102由介电结构围绕。介电结构包括下部互连介电层122、位于下部互连介电层122上面的通孔介电层124以及位于通孔介电层124上面的上部互连介电层126。介电结构可以是或包括例如正硅酸乙酯(TEOS)二氧化硅、一些其它合适的二氧化硅、氮氧化硅、低k电介质、碳化硅、氮化硅、一些其他合适的电介质或前述的任何组合。如本文所用，低k电介质可以是例如介电常数k小于约3.9、3、2或1的电介质。在一些实施例中，下部互连介电层122和上部互连介电层126是或包括氧化硅、低k电介质、一些其他合适的电介质或前述的任何组合，和/或通孔介电层124是或包括碳化硅、氮化硅、氮氧化硅、一些其他合适的电介质或者前述的任何组合。
图1C至图1D示出预期落入本发明的范围内的铁电电容器的一些附加实施例。在这些实施例中，一些部件的参考数字可与其他实施例中(诸如图1A至图1B中)的对应部件相同，使得那些部件的材料和/或功能性在一些实施例中可相同但可能也不同。因此，在一些情况下，具有与图1A和/或图1B中的对应部件相同的参考数字的图1C和/或图1D中的部件可包括与图1A和/或图1B中描述的相同的功能性和/或材料(反之亦然)。本发明的其他实施例也是如此。
在图1C中，侧壁间隔件118从硬掩模116的上表面连续延伸至通孔介电层124的顶面。此外，底部电极通孔110可包括势垒层109，该势垒层包括例如加衬底部电极通孔110的侧壁和下面的钽或钛。在一些实施例中，势垒层109的上表面可与通孔介电层124的上表面齐平。应当了解，尽管图1A未明确示出，但此势垒层109也可存在于图1A中。
在图1D中，顶部电极114、铁电结构112、底部电极104和势垒层109(如果存在)可各自呈现大致U形的截面并彼此同心。因此，顶部电极114、铁电结构112、底部电极104和势垒层109电耦合在底部电极导线106be与顶部电极通孔120te之间。在此布置中，顶部电极114、铁电结构112、底部电极104和势垒层109延伸穿过通孔介电层124和衬层119，其中，衬层119可包括例如TEOS。
参考图2A，提供了IC的一些实施例的截面图200。IC包括存储器区402和外围区404，存储器区402包括一个或多个铁电电容器结构，外围区404包括一个或多个逻辑器件。应当了解，图2A的截面图被示出为包括图1A的铁电电容器结构102，图1C至图1D的铁电电容器结构以及其他铁电电容器结构也可包括在图2A中。
在存储器区402内，图2A的铁电电容器结构102限定第一存储电容器结构102a和第二存储电容器结构102b。第一存储电容器结构102a位于存取晶体管304上面并且通过互连结构306电连接到存取晶体管304。因此，这是铁电随机存取存储器(FeRAM)器件的示例配置。存取晶体管304位于半导体衬底308上面，并且可以是例如金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、鳍式场效应晶体管(FinFET)、一些其他合适的绝缘栅极场效应晶体管(IGFET)或一些其他合适的晶体管。半导体衬底308可以是或包括例如块状单晶硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
存取晶体管304包括一对存储器源极/漏极区310、选择性导电存储器沟道312、存储器栅极介电层314和存储器栅电极316。存储器源极/漏极区310和选择性导电存储器沟道312设置在半导体衬底308内，并且选择性导电存储器沟道312从存储器源极/漏极区310中的一个横向延伸到存储器源极/漏极区310中的另一个。存储器栅极介电层314和存储器栅电极316堆叠在半导体衬底308上方并且夹在存储器源极/漏极区310之间。存储器栅极介电层314可以是或包括例如氧化硅、高k介电层、一些其他合适的电介质或前述的任何组合。存储器栅电极316可以是或包括例如掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。
在一些实施例中，隔离结构318延伸到半导体衬底308的顶面中以提供存取晶体管304与半导体衬底308中的其他半导体器件之间的电隔离。在一些实施例中，隔离结构318横向围绕存取晶体管304的有源区。隔离结构318可以是或包括例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、一些其他合适的隔离结构或前述的任何组合。
互连结构306位于存取晶体管304和半导体衬底308上面。互连结构306包括介电结构，并且还包括多条线106和多个通孔120。为了便于说明，仅一些线106和通孔120被标记而其他未被标记。介电结构包括下部互连介电层122、位于下部互连介电层122上面的通孔介电层124以及位于通孔介电层124上面的上部互连介电层126。在一些实施例中，介电结构还包括第一介电衬垫128和/或第二介电衬垫130。第一和第二介电衬垫128、130还将铁电结构112和通孔介电层124与上部互连介电层126分隔开。第一介电衬垫128可以例如在邻接通孔的形成期间用作蚀刻停止和/或可以例如是或包括碳化硅、一些其他合适的电介质或前述的任何组合。第二介电衬垫130可以是或包括例如TEOS二氧化硅、一些其他合适的电介质或前述的任何组合。
多条线106包括底部和顶部电极线106be、106te，并且多个通孔120包括顶部电极通孔120te。线106和通孔120交替地堆叠在介电结构中以限定导电路径，其中一个导电路径将底部电极线106be电耦合到存储器源极/漏极区域310中的一个。此外，线106和通孔120分别分为线层级和通孔层级。线层级是在半导体衬底308之上具有共同高度的一组线，并且通孔层级是在半导体衬底308之上具有共同高度的一组通孔。顶部电极线106te位于紧邻容纳底部电极线106be的线层级之上的线层级中。在一些实施例中，如图2A所示，底部电极线106be处于线层级4中，在某些情况下也可称为金属4(M4)。然而，在其他实施例中，底部电极线106be可以是任何其他线层级/金属层。例如，在其他实施例中，底部电极线106be可以处于线层级1中。
第一存储电容器结构102a、存取晶体管304以及第一存储电容器结构102a和存取晶体管304之间的电互连限定第一1T1C FeRAM存储器单元。注意，第一存储电容器结构102a和存取晶体管304之间的电互连由导线106和通孔120限定。在一些实施例中，第一1T1CFeRAM存储器单元是按行和列布置的的许多1T1C FeRAM存储器单元之一，以限定存储器阵列。在一些这样的实施例中，多条线106包括限定存储器阵列的源极线的源极线106s1，存储器栅电极316限定存储器阵列的字线，顶部电极线106te限定存储器阵列的位线，或前述的任何组合。底部电极线106be和源极线106s1可以例如分别电耦合到存储器源极/漏极区310。
在IC的外围区404中，互连结构的金属层以与存储器区402中间隔开相同的间隔或高度。外围区404包括逻辑晶体管408，逻辑晶体管408包括一对逻辑源/漏极区域410、选择性导电逻辑沟道412、逻辑栅极介电层414和逻辑栅电极416。逻辑源极/漏极区域410和选择性导电逻辑沟道412设置在半导体衬底308内，并且选择性导电逻辑沟道412从逻辑源极/漏极区域410中的一个横向延伸到逻辑源极/漏极区域410中的另一个。逻辑栅极介电层414和逻辑栅电极416堆叠在半导体衬底308上方并且夹在逻辑源极/漏极区域410之间。逻辑栅极介电层414可以是或包括例如氧化硅、高k介电层、一些其他合适的电介质或前述的任何组合。逻辑栅电极416可以是或包括例如掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。
图2B至图2G示出铁电电容器可布置在互连结构内的各种位置的各种其他实施例。从这些实施例可了解，铁电电容器102a、102b可布置在互连结构中或上方的任何点处。在图2B至图2G中，互连结构306包括最底部金属层(例如，M1)和顶焊盘层(例如，铝接合焊盘、铜柱和/或焊料凸块)。多个金属间层和多个上金属层设置在最底部金属层与顶焊盘层之间。通常，金属间层，包括金属间布线层和金属间通孔，具有较小的部件大小并且间隔更紧密，而顶部金属层，包括顶金属布线层和顶金属通孔，具有更大的部件大小并更远地间隔。例如，在一些情况下，金属间层可包括堆叠在彼此上方的M1布线层、M1通孔层、M2布线层、M2通孔层、M3布线层、M3通孔层、M4布线层和M4通孔层。这些布线层可各自具有金属间宽度(例如，大于50nm)和金属间厚度(例如，500埃至1500埃，并在一些实施例中为900埃)，并且可间隔开最小金属间横向间距(例如，大于50nm)。顶部金属层可包括顶金属TM1布线层、顶金属TM1通孔层、顶金属TM2布线层、顶金属TM2通孔层和顶金属TM3布线层。这些顶金属布线层可各自具有顶金属宽度(例如，大于0.1微米)和顶金属厚度(例如，1500埃至10,000埃，在一些实施例中为1900埃)，并且可间隔开顶金属横向间距(例如，大于0.1微米)。介电钝化材料包围顶焊盘层，但使顶焊盘层的上表面暴露以用于电接合。
例如，图2B至图2C示出一些实施例，其中，铁电电容器布置在衬底的顶面与最底金属(例如，M1)层的下面之间。这种方法允许在制造期间的各个点对铁电电容器应用高温退火(例如大于400℃)以优化铁电相。在图2B中，底部电极104设置在下接触部分上方，铁电结构112设置在底部电极104上方，顶部电极114设置在铁电结构上方，并且上接触部分将顶部电极114耦合至最底部金属层。在一些情况下，下接触部分与上接触部分可包括相同的金属，诸如钨、镍、铝和/或铜，但在其他情况下，下接触部分与上接触部分可包括不同的金属。例如，在这些其他情况中的一些情况下，下接触部分可包括钨、镍和/或铝，并且上接触部分可包括铜。
图2D至图2E示出一些实施例，其中，铁电电容器布置在金属间层内(即，最底部金属层与最上金属间层之间)。例如，在图2D至图2E的实例中，铁电电容器设置在金属间层M2与金属间层M3之间。此实施例可提供一些优点，因为与图2B至图2C的实施例相比，铁电电容器在整个制造工艺中倾向于经历较小的热应力，并且因此终端器件可以更加可靠，因为它们落入较低热预算内。
图2F至图2G示出一些实施例，其中，铁电电容器布置在最上金属间层与底上金属层之间。此实施例可提供一些优点，因为与图2B至图2C的实施例相比，铁电电容器在整个制造工艺中倾向于经历较小的热应力，并且因此终端器件可以更加可靠，因为它们落入较低热预算内。然而，与互连结构中铁电电容器较低的实施例相比，在互连结构306中放置较高的铁电电容器也可增加少量附加电阻，并且因此涉及到权衡，并且各种方法可能更适合于各种情况取决于何种设计考虑是最重要的。
图2H至图2I示出一些实施例，其中，铁电电容器布置在最上金属层之上和焊盘层结构之下。同样，与互连结构中铁电电容器较低的实施例相比，在互连结构306中放置较高的铁电电容器也可增加少量附加电阻并可能使它们在接合期间承受附加应力，并且因此涉及到权衡，并且各种方法可能更适合于各种情况取决于何种设计考虑是最重要的。
参考图3至图13，一系列截面图300-1300示出了用于形成包括铁电电容器结构的IC的方法的一些实施例，其中铁电电容器结构是1T1C存储器单元的部分。例如，该方法可用于形成图1A至图1D和/或图2A至图2G中的任何一个中的IC。虽然参考该方法描述图3至图13中所示的截面图300-1300，但是可以理解，图3至图13中所示的结构不限于该方法，并且可以独立于该方法。
如图3的截面图300所示，IC包括对应于一个或多个铁电电容器结构的存储器区402，以及对应于一个或多个逻辑器件的外围区404。注意，为了绘制紧凑性，图3至图13中省略了IC的下部(例如，图2A中所示)。沿着下部互连介电层122的顶面分别在下部互连介电层122的顶面和线(例如，图1A至图1B中的106be)的顶面中执行平坦化，使得沿着下部互连介电层122的顶面，下部互连介电层122的顶面分别与线的顶面平齐或大致平齐。平坦化可以例如通过CMP、一些其他合适的平坦化工艺或者前述的任何组合来执行。
如图4的截面图400所示，形成覆盖下部互连介电层122的通孔介电层124。通孔介电层124可以是或包括碳化硅、氮化硅、一些其他合适的电介质或前述的任何组合。通孔介电层124可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、合适的其他合适的沉积工艺或前述的任何组合来形成。
如图5的截面图500所示，图案化通孔介电层124以形成多个存储器开口502。存储器开口502分别位于底部电极线106be上面并暴露底部电极线106be。在一些实施例中，通过蚀刻工艺、一些其他合适的图案化工艺或前述的任何组合来执行图案化。在一些实施例中，蚀刻工艺包括在通孔介电层124上形成掩模506，在掩模506就位的情况下对通孔介电层124执行蚀刻，以及在蚀刻之后去除掩模506。掩模506可以例如是或包括光刻胶、氮化硅、一些其他合适的掩模材料或前述的任何组合。
如图6的截面图600所示，形成导电衬垫层602，其覆盖通孔介电层124并衬垫存储器开口502(参见图5)。此外，形成下部导电主体层604，其覆盖导电衬垫层602并填充存储器开口502。导电衬垫层602和下部导电主体层604在存储器开口502中完全或部分地限定底部电极通孔110。此外，导电衬垫层602配置为阻挡来自下部导电主体层604的材料远离下部导电主体层604移动到周围结构。导电衬垫层602可以是或包括例如氮化钛、钛、氮化钽、钽、用于下部导电主体层604的一些其他合适的导电阻挡材料或者前述的任何组合。下部导电主体层604可以是或包括例如氮化钛、氮化钽、铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或前述的任何组合。导电衬垫层602和下部导电主体层604可以例如通过CVD、PVD、化学镀、电镀、溅射、一些其他合适的沉积工艺或前述的任何组合形成。
如图7的截面图700所示，分别在导电衬垫层602(参见图6)和下部导电主体层604(参见图6)的顶面中执行平坦化，直到到达通孔介电层124的顶面。例如，可以通过CMP、一些其他合适的平坦化工艺或前述的任何组合来执行平坦化。
如图8的截面图800所示，在通孔介电层124和下部导电主体层604上形成上部导电主体层802、铁电层804，顶部电极层806和硬掩模层808。上部导电主体层802可以是或包括例如氮化钛、氮化钽、铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或者前述的任何组合。通常，上部导电主体层802是与下部导电主体层604相同的材料，但是在可选实施例中这些材料可以是不同的材料。铁电层804可以是或包括例如锶铋钽铁矿，钛酸铅锆、氧化铪锆、掺杂的氧化铪、一些其他合适的铁电材料或前述的任何组合。顶部电极层806可以是或包括例如氮化钛、氮化钽、铂、铱、钌、钨、银、铜、镍、一些其他合适的导电材料或前述的任何组合。硬掩模层808可以是或包括例如氮化硅、氮氧化硅、氧化硅、一些其他合适的电介质或前述的任何组合。
用于形成堆叠件的工艺可以例如包括沉积上部导电主体层802，随后沉积铁电层804，随后沉积顶部电极层806，以及随后沉积硬掩模层808。上部导电主体层802、铁电层804、顶部电极层806和硬掩模层808可以例如通过CVD、PVD、ALD、化学镀、电镀、一些其他合适的沉积工艺或前述的任何组合来沉积。
如图9的截面图900所示，图案化顶部电极层806(参见图8)和硬掩模层808(参见图8)以形成顶部电极114和硬掩模116。在一些实施例中，该蚀刻可以延伸到铁电层804的上表面中，例如在铁电层804的深度的5％到约30％的范围，以建立凸缘(参见例如，图1A中的凸缘119)。
图案化可以例如通过蚀刻工艺、一些其他合适的图案化工艺或前述的任何组合来执行。蚀刻工艺可以例如包括：在硬掩模层116上形成掩模902；在掩模902就位的情况下对顶部电极层和硬掩模层执行蚀刻；从而形成顶部电极114和硬掩模116。可以在蚀刻之后去除掩模902。掩模902可以是例如或包括光刻胶、硬掩模和/或一些其他合适的掩模材料或者前述的任何组合。
如图10的截面图1000所示，沿着顶部电极114的侧壁以及沿着硬掩模116的上表面和在硬掩模116的上表面上方，在铁电结构112的上表面上方形成介电间隔件层1002，诸如氮化硅或氮氧化硅。因此，介电间隔件层1002是位于图9的结构上方的连续介电层，并且通常是共形的。
如图11的截面图1100所示，使用第一蚀刻(诸如干蚀刻或等离子蚀刻，使用强蚀刻)以强垂直分量回蚀刻介电间隔件层(参见例如图10中的1002)，通常在形成介电间隔件层之后没有形成额外的掩模。因此，该蚀刻去除介电间隔件层(参见例如图10中的1002)的横向部分，从而在蚀刻之后将介电侧壁间隔件结构118留在适当位置。然后在介电侧壁间隔件结构118就位的情况下执行第二蚀刻，以去除铁电层(参见例如图8中的804)和上部导电主体层(参见例如图8中的802)的暴露部分。该蚀刻可以产生导电残留物117，导电残留物117包括从铁电层804和/或上部导电主体802蚀刻/去除的化学物质，以形成在底部电极的外侧壁、铁电层的外侧壁和/或介电侧壁间隔件结构118的外侧壁上或介电侧壁间隔件结构118的上表面以及硬掩模116的上表面上。但是对于介电侧壁间隔件结构118，该导电残留物可使顶部电极和底部电极彼此短路，导致器件不可操作。在一些情况下，导电残留物117可以是“斑点的”或“斑点状”，而不是连续的层，覆盖暴露结构的一些部分但不覆盖暴露结构的其他部分。此外，导电残留物117可以朝向介电间隔件结构118的顶部更厚并且朝向底部电极更薄，这是由于导电残留物的蚀刻和再沉积从结构的顶部到结构的底部的方式，但是对于该示例和本申请中的其他示例，其他结构也在本发明的范围内。
如图12的截面图1200所示，形成第一介电衬垫128和第二介电衬垫130，它们覆盖通孔介电层124和存储器结构。在一些实施例中，第一介电衬垫128可以是例如或包括碳化硅，并且第二介电衬垫130可以包括TEOS二氧化硅。然后形成上部互连介电层126以覆盖第一介电衬垫128和第二介电衬垫130，并且上部互连介电层126可以是或包括例如氧化硅、低k电介质、一些其他合适的电介质或前述的任何组合。
如图13的截面图1300所示，在上部互连介电层126的顶面中执行平坦化以使顶面变平。例如，可以通过CMP、一些其他合适的平坦化工艺或前述的任何组合来执行平坦化。然后，在上部互连介电层126中形成开口，并且在开口中形成通孔(例如，120te和120)和金属线(例如，106te、1304)。通孔和金属线可以例如通过镶嵌工艺或双镶嵌工艺形成。通孔和金属线可以是或包括例如铜、铝、镍、钛、钽、氮化钛、氮化钽、铂、铱、钌、钨、银、一些其他合适的导电材料或任何前述的组合。在IC的外围区404中，互连结构的金属层可以与存储器区402中的间隔开相同的间隔或高度，这简化了存储器区402和外围区404的集成。例如，外围区404中的金属层1302、1304可以具有与存储器区402中的106be和106te相同的垂直间隔。
图14示出了根据一些实施例的流程图格式的方法1400。
在动作1402中，形成底部电极层，并在底部电极层上方形成铁电层。在铁电层上方形成顶部电极层。在一些实施例中，该动作可以与例如图3至图8的全部或部分一致。
在动作1404中，在顶部电极层上方形成掩模。在一些实施例中，该动作可以与例如图9的全部或部分一致。
在动作1406中，在掩模就位的情况下，执行蚀刻以去除顶部电极层的部分以使顶部电极结构留在适当位置。蚀刻在对应于铁电层的表面的高度处停止。在一些实施例中，该动作可以与例如图9的全部或部分一致。
在动作1408中，沿着铁电层的表面、沿着顶部电极结构的侧壁以及在顶部电极结构的上表面上方形成共形介电层。在一些实施例中，该动作可以与例如图10的全部或部分一致。
在动作1410中，回蚀刻共形介电层以在铁电层的表面上并沿着顶部电极结构的侧壁以及沿着掩模的侧壁形成介电侧壁间隔件结构。在一些实施例中，该动作可以与例如图11的全部或部分一致。
在1412中，在掩模和介电侧壁间隔件结构就位的情况下，去除铁电层的部分和底部电极层的部分。在一些实施例中，该动作可以与例如图11的全部或部分一致。
在1414中，沿着介电侧壁间隔件结构的最外侧壁并且在硬掩模的上表面上方形成第一衬垫。在一些实施例中，该动作可以与例如图12的全部或部分一致。
在1416中，沿着第一衬垫的最外侧壁并且在第一衬垫的上表面上方形成第二衬垫。在一些实施例中，该动作可以与例如图12的全部或部分一致。
在1418中，穿过第一衬垫并穿过第二衬垫形成通孔以与顶部电极电接触。在一些实施例中，该动作可以与例如图13的全部或部分一致。
因此，一些实施例涉及存储器器件。该存储器器件包括：底部电极结构；和顶部电极，位于底部电极结构上面。顶部电极具有第一宽度。铁电结构将底部电极结构与顶部电极分隔开，并且铁电结构具有大于第一宽度的第二宽度，使得铁电结构包括反映第一宽度和第二宽度之间的差的凸缘。介电侧壁间隔件结构设置在凸缘上，并且覆盖顶部电极的最外侧壁。
在上述存储器器件中，其中，所述铁电结构包括具有第一宽度的上部铁电部分和具有第二宽度的下部铁电部分，并且所述凸缘对应于所述上部铁电部分与所述下部铁电部分相交处的高度。
在上述存储器器件中，其中，所述铁电结构包括具有第一宽度的上部铁电部分和具有第二宽度的下部铁电部分，并且所述凸缘对应于所述上部铁电部分与所述下部铁电部分相交处的高度，其中，所述凸缘与所述铁电结构的最上表面分开的距离为所述铁电结构的总高度的5％至30％。
在上述存储器器件中，还包括：导电残留物，沿着所述介电侧壁间隔件结构的最外侧壁、沿着所述铁电结构的最外侧壁以及沿着所述底部电极结构的最外侧壁设置。
在上述存储器器件中，还包括：硬掩模，位于所述顶部电极的上表面上方。
在上述存储器器件中，还包括：硬掩模，位于所述顶部电极的上表面上方，还包括：第一介电衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述硬掩模的上表面上方。
在上述存储器器件中，还包括：硬掩模，位于所述顶部电极的上表面上方，还包括：第一介电衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述硬掩模的上表面上方，其中，所述第一介电衬垫包括碳化硅。
在上述存储器器件中，还包括：硬掩模，位于所述顶部电极的上表面上方，还包括：第一介电衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述硬掩模的上表面上方，还包括：第二介电衬垫，沿着所述第一介电衬垫的最外侧壁并且位于所述第一介电衬垫的上表面上方。
在上述存储器器件中，还包括：硬掩模，位于所述顶部电极的上表面上方，还包括：第一介电衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述硬掩模的上表面上方，还包括：第二介电衬垫，沿着所述第一介电衬垫的最外侧壁并且位于所述第一介电衬垫的上表面上方，还包括：金属线，在所述顶部电极上方延伸；以及导电通孔，延伸穿过所述硬掩模、所述第一介电衬垫和所述第二介电衬垫，以将所述金属线电耦合到所述顶部电极。
其他实施例涉及一种方法。在该方法中，形成底部电极层，在底部电极层上方形成铁电层，并且在铁电层上方形成顶部电极层。在顶部电极层上方形成掩模。在掩模就位的情况下，执行蚀刻以去除顶部电极层的部分以将顶部电极结构留在适当位置。蚀刻在对应于铁电层的表面的高度处停止。在铁电层的表面上方、沿着顶部电极结构的侧壁以及在顶部电极结构的上表面上方形成共形介电层。回蚀刻共形介电层以在铁电层的表面上以及沿着顶部电极结构的侧壁形成介电侧壁间隔件结构。在掩模和介电侧壁间隔件结构就位的情况下，去除铁电层的部分和底部电极层的部分。
在上述方法中，还包括：沿着所述介电侧壁间隔件结构的最外侧壁和在所述掩模的上表面上方形成SiC衬垫。
在上述方法中，还包括：沿着所述介电侧壁间隔件结构的最外侧壁和在所述掩模的上表面上方形成SiC衬垫；沿着所述SiC衬垫的最外侧壁和在所述SiC衬垫的上表面上方形成正硅酸乙酯衬垫。
在上述方法中，还包括：沿着所述介电侧壁间隔件结构的最外侧壁和在所述掩模的上表面上方形成SiC衬垫；沿着所述SiC衬垫的最外侧壁和在所述SiC衬垫的上表面上方形成正硅酸乙酯衬垫；穿过所述SiC衬垫并且穿过所述正硅酸乙酯衬垫形成通孔以与所述顶部电极结构电接触。
在上述方法中，其中，去除所述铁电层的部分并且去除所述底部电极层的部分使得从所述铁电层和所述底部电极层去除的化学物质沿着所述介电侧壁间隔件结构的最外侧壁再沉积。
此外，其他实施例涉及一种存储器器件，包括：底部电极结构；和顶部电极，位于底部电极结构上面。顶部电极具有在顶部电极的最外侧壁之间测量的第一宽度。铁电结构将底部电极结构与顶部电极分隔开。铁电结构包括具有第一宽度的上部铁电部分和具有大于第一宽度的第二宽度的下部铁电部分，使得凸缘对应于上部铁电部分与下部铁电部分相交处的高度。介电侧壁间隔件结构设置在凸缘上并且覆盖顶部电极的最外侧壁。
在上述存储器器件中，还包括：介电硬掩模，设置在所述顶部电极上方并且设置在所述介电侧壁间隔件结构的内侧壁内。
在上述存储器器件中，还包括：介电硬掩模，设置在所述顶部电极上方并且设置在所述介电侧壁间隔件结构的内侧壁内；第一衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述介电硬掩模的上表面上方；第二衬垫，沿着所述第一衬垫的最外侧壁并且位于所述第一衬垫的上表面上方，所述第二衬垫具有不同于所述第一衬垫的第一组分的第二组分；以及通孔，延伸穿过所述介电硬掩模、穿过所述第一衬垫并且穿过所述第二衬垫以与所述顶部电极电接触。
在上述存储器器件中，其中，所述凸缘与所述铁电结构的最上表面分开的距离为所述铁电结构的总高度的5％至30％。
在上述存储器器件中，还包括：导电残留物，沿着所述介电侧壁间隔件结构的最外侧壁、沿着所述铁电结构的最外侧壁并且沿着所述底部电极结构的最外侧壁设置。
在上述存储器器件中，还包括：导电残留物，沿着所述介电侧壁间隔件结构的最外侧壁、沿着所述铁电结构的最外侧壁并且沿着所述底部电极结构的最外侧壁设置，其中，所述导电残留物包括化学物质，并且所述铁电结构包括所述化学物质。
在一些实施例中涉及一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方的金属间层和设置在金属间层上方的顶部金属层、以及设置在顶部金属层上方的接合焊盘层，其中，顶部金属层的厚度大于最底部金属层的厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在半导体衬底的上表面上方的底部电极、设置在底部电极上方的铁电结构、以及设置在铁电结构上方和最底部金属层下方的顶部电极。
在上述集成电路中，铁电结构包括具有第一宽度的上部铁电部分和具有第二宽度的下部铁电部分，使得凸缘对应于上部铁电部分与下部铁电部分相交处的高度。
在上述集成电路中，凸缘与铁电结构的最上表面分开的距离为铁电结构的总高度的5％至30％。
在上述集成电路中，还包括：介电侧壁间隔件结构，设置在顶部电极的外侧壁周围；以及导电残留物，沿着介电侧壁间隔件结构的最外侧壁、沿着铁电结构的最外侧壁以及沿着底部电极结构的最外侧壁设置。
在上述集成电路中，还包括：硬掩模，位于顶部电极的上表面上方。
在上述集成电路中，还包括：第一介电衬垫，沿着介电侧壁间隔件结构的最外侧壁并且位于硬掩模的上表面上方。
在上述集成电路中，第一介电衬垫包括碳化硅。
在上述集成电路中，还包括：第二介电衬垫，沿着第一介电衬垫的最外侧壁并且位于第一介电衬垫的上表面上方。
在一些实施例中涉及一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方的金属间层和设置在金属间层上方的顶部金属层、以及设置在顶部金属层上方的接合焊盘层，其中，顶部金属层的宽度和厚度分别大于多个金属间层的宽度和厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在顶部金属层上方的底部电极、设置在底部电极上方的铁电结构、以及设置在铁电结构上方和接合焊盘层下方的顶部电极。
在上述集成电路中，还包括：介电侧壁间隔件结构，设置在顶部电极的外侧壁周围；以及介电硬掩模，设置在顶部电极上方并设置在介电侧壁间隔件结构的内侧壁内。
在上述集成电路中，还包括：第一衬垫，沿着介电侧壁间隔件结构的最外侧壁并位于介电硬掩模的上表面上方；第二衬垫，沿着第一衬垫的最外侧壁并位于第一衬垫的上表面上方，第二衬垫具有与第一衬垫的第一组分不同的第二组分；以及通孔，延伸穿过介电硬掩模、穿过第一衬垫并穿过第二衬垫以与顶部电极进行电接触。
在上述集成电路中，还包括：导电残留物，沿着介电侧壁间隔件结构的最外侧壁、沿着铁电结构的最外侧壁并且沿着底部电极结构的最外侧壁设置。
在上述集成电路中，导电残留物包括化学物质，并且铁电结构包括化学物质。
在一些实施例中涉及一种集成电路，包括：半导体衬底；互连结构，设置在半导体衬底的上表面上方，互连结构包括：最底部金属层、设置在最底部金属层上方不同高度的多个金属间层、以及设置在金属间层上方不同高度的多个顶部金属层、以及设置在多个顶部金属层上方的接合焊盘层；其中，多个顶部金属层中的每个的宽度和厚度分别大于多个金属间层中的每个的宽度和厚度；以及铁电电容器结构，设置在互连结构内，铁电电容器结构包括：设置在多个金属间层中的最上金属间层上方的底部电极结构、位于底部电极结构上方的铁电结构、以及设置在多个顶部金属层中的最下顶部金属层下方的顶部电极结构。
在上述集成电路中，铁电电容器结构包括具有第一宽度的上部铁电部分和具有大于第一宽度的第二宽度的下部铁电部分，使得凸缘对应于上部铁电部分与下部铁电部分相交的高度；并且集成电路还包括：介电侧壁间隔件结构，设置在凸缘上并覆盖顶部电极结构的最外侧壁。
在上述集成电路中，还包括：导电残留物，沿着介电侧壁间隔件结构的最外侧壁、沿着铁电结构的最外侧壁并且沿着底部电极结构的最外侧壁设置。
在上述集成电路中，还包括：势垒层，沿着底部电极结构的底部的外侧壁并沿着底部电极结构的底部的底面。
在上述集成电路中，底部电极结构、铁电结构和顶部电极结构各自具有U形截面并相对于彼此同心。
在上述集成电路中，还包括：介电侧壁间隔件结构，从顶部电极结构的顶面连续延伸至底部电极结构的底面。
在上述集成电路中，多个顶部金属层中的每个的宽度大于0.1微米，并且多个顶部金属层中的每个的厚度介于1500埃与10000埃之间，并且其中，多个金属间层中的每个的宽度大于50纳米，并且多个金属间层中的每个的厚度介于500埃与1500埃之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路，包括：
半导体衬底；
互连结构，设置在所述半导体衬底的上表面上方，所述互连结构包括：最底部金属层、设置在所述最底部金属层上方的金属间层和设置在所述金属间层上方的顶部金属层、以及设置在所述顶部金属层上方的接合焊盘层，其中，所述顶部金属层的厚度大于所述最底部金属层的厚度；以及
铁电电容器结构，设置在所述互连结构内，所述铁电电容器结构包括：设置在所述半导体衬底的所述上表面上方的底部电极、设置在所述底部电极上方的铁电结构、以及设置在所述铁电结构上方和所述最底部金属层下方的顶部电极。
2.根据权利要求1所述的集成电路，其中，所述铁电结构包括具有第一宽度的上部铁电部分和具有第二宽度的下部铁电部分，使得凸缘对应于所述上部铁电部分与所述下部铁电部分相交处的高度。
3.根据权利要求2所述的集成电路，其中，所述凸缘与所述铁电结构的最上表面分开的距离为所述铁电结构的总高度的5％至30％。
4.根据权利要求1所述的集成电路，还包括：
介电侧壁间隔件结构，设置在所述顶部电极的外侧壁周围；以及
导电残留物，沿着所述介电侧壁间隔件结构的最外侧壁、沿着所述铁电结构的最外侧壁以及沿着所述底部电极结构的最外侧壁设置。
5.根据权利要求4所述的集成电路，还包括：
硬掩模，位于所述顶部电极的上表面上方。
6.根据权利要求5所述的集成电路，还包括：
第一介电衬垫，沿着所述介电侧壁间隔件结构的最外侧壁并且位于所述硬掩模的上表面上方。
7.根据权利要求6所述的集成电路，其中，所述第一介电衬垫包括碳化硅。
8.根据权利要求6所述的集成电路，还包括：
第二介电衬垫，沿着所述第一介电衬垫的最外侧壁并且位于所述第一介电衬垫的上表面上方。
9.一种集成电路，包括：
半导体衬底；
互连结构，设置在所述半导体衬底的上表面上方，所述互连结构包括：最底部金属层、设置在所述最底部金属层上方的金属间层和设置在所述金属间层上方的顶部金属层、以及设置在所述顶部金属层上方的接合焊盘层，其中，所述顶部金属层的宽度和厚度分别大于所述多个金属间层的宽度和厚度；以及
铁电电容器结构，设置在所述互连结构内，所述铁电电容器结构包括：设置在所述顶部金属层上方的底部电极、设置在所述底部电极上方的铁电结构、以及设置在所述铁电结构上方和所述接合焊盘层下方的顶部电极。
10.一种集成电路，包括：
半导体衬底；
互连结构，设置在所述半导体衬底的上表面上方，所述互连结构包括：最底部金属层、设置在所述最底部金属层上方不同高度的多个金属间层、以及设置在所述金属间层上方不同高度的多个顶部金属层、以及设置在所述多个顶部金属层上方的接合焊盘层；其中，所述多个顶部金属层中的每个的宽度和厚度分别大于所述多个金属间层中的每个的宽度和厚度；以及
铁电电容器结构，设置在所述互连结构内，所述铁电电容器结构包括：设置在所述多个金属间层中的最上金属间层上方的底部电极结构、位于所述底部电极结构上方的铁电结构、以及设置在所述多个顶部金属层中的最下顶部金属层下方的顶部电极结构。
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