JP5705130B2 - 半導体デバイスにおけるはんだバンプ接続を改良するための構造および方法 - Google Patents

半導体デバイスにおけるはんだバンプ接続を改良するための構造および方法 Download PDF

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Description

（関連出願の相互参照）
本発明は、本願と同一日に出願された同時係属中の米国出願連続番号第１２／３４４７７４（出願人整理番号ＢＵＲ９２００８０２１７ＵＳ１、対応日本国出願 特願２００９−２７１３０４）に関する。
本発明は集積回路に関し、更に特定すれば、改良されたはんだバンプ接続を有する構造およびかかる構造を製造する方法に関する。
従来、基板にチップを接合するために、高温Ｃ４（Controlled Collapse Chip Connection）バンプが用いられており、最も一般的かつ広く利用されているパッケージは有機積層物である。一般に、Ｃ４バンプ（はんだバンプ）は、優れた特性を有するために有鉛はんだから生成される。例えば、鉛は、チップと基板（すなわち有機積層物）との間の熱係数（ＴＣＥ）の不一致を緩和することが知られている。このため、Ｃ４バンプによって、冷却サイクルの間に加わる応力が緩和され、これによってチップまたは基板に剥離または他の損傷が生じることが防止される。
現在、多くの国々によって無鉛の要求が課され、製造業者に対してチップ対基板接合部を生成する新しい方法を実施することが求められている。例えば、有鉛はんだ相互接続に取って代わるものとして、ＳＡＣ合金と組み合わせたすず／銅、すず／銀（高濃度の銀を有する）、およびすず／金から成るはんだ相互接続が用いられている。しかしながら、無鉛の要求により、Ｃ４相互接続の欠陥についての問題が表面化している。例えば、Ｃ４バンプの下のチップ冶金における亀裂（それらがＣＳＡＭ検査プロセスにおいて現れるために、「白いバンプ」と名付けられている）は、デバイスの故障につながる。更に具体的には、白いバンプはＣｕ最終金属パッドに対する良好な電気的接続を生成しないＣ４であり、この結果、機能テストまたは現場においてチップの故障が発生する。これは、少なくとも部分的には、高応力の無鉛Ｃ４（はんだバンプ）を用いたチップ設計によってＣ４／ＡｌＣｕバンプ対Ｃｕワイヤの接着問題が悪化することが原因である可能性がある。
１つの説明的な例として、チップ接合リフローの間に、はんだ相互接続接合部を形成するために、チップおよびその基板は高温（約２５０℃）に加熱される。冷却の初期部分では、応力はほとんど生じない。しかしながら、接合部が固まると（小さい無鉛接合部では約１８０℃）、パッケージ上で応力の上昇が観察される。特に、パッケージ（積層物、はんだ、およびチップ）が冷却し始めると、はんだは（例えば約１８０℃で）固まり始め、チップは実質的に同じサイズのままであるが、積層物は収縮し始める。チップと基板との間の熱膨張の差は、デバイスおよび基板の面外変形によって、および、はんだ接合部のせん断変形によって吸収される。リフローの冷却部分中に、デバイスに対するピーク応力が生じる。
はんだが強固でありチップの力を超えると、引張応力によってチップ上の構造が剥離し始める。チップ（３．５ｐｐｍ）と積層物（１６ｐｐｍ）との間のＴＣＥの不一致が引き起こす高いせん断応力によって、界面破損（すなわちＣ４の下のＢＥＯＬ銅と誘電体（例えばＦＳＧ）との間の分離）が生じる。この界面破損は、Ｃ４バンプの下のチップ冶金における亀裂として具現化する。更に、すずは、無鉛はんだバンプからＢＬＭ／キャプチャ・パッド（capture pad）構造を介して最終金属銅層内へと拡散する傾向がある。これは、上に重なっているそれらの膜のバリア完全性が不適切であるためである。これが起こると、最終金属レベルにおける銅は、すずと反応して体積が膨張し、亀裂が生じる。
従って、当技術分野において、上述した欠陥および限界を克服する要望が存在する。
本発明の第１の態様において、半導体構造を製造する方法は、下にある金属層まで延出する誘電層内の複数のトレンチを形成することを含む。この方法は、複数のトレンチ内に金属を堆積して、下にある金属層と接触した個別金属ライン・アイランドを形成することを更に含む。また、この方法は、複数の金属ライン・アイランドに電気的に接続するはんだバンプを形成することを含む。
本発明の第２の態様において、パッケージを製造する方法は、下にある金属層まで延出する誘電層内の複数の個別トレンチを形成することと、複数の個別トレンチ内に金属ライナを堆積することと、金属ライナの上に金属材料を堆積して下にある金属層と接触した個別金属ライン・アイランドを形成することと、複数の個別金属ライン・アイランドに電気的に接続する無鉛はんだバンプを堆積することと、無鉛はんだバンプに積層構造を接合することと、を含む。
本発明の第３の態様において、はんだバンプ構造は、誘電層であって、この誘電層において下にある金属層と接触した導電材料を充填した複数の個別トレンチを有する誘電層を含む。導電材料を充填した複数の個別トレンチに電気的に接触させて金属層を形成する。はんだバンプは金属層と電気的に接続されている。
本発明の例示的な実施形態の限定的でない例として言及する複数の図面を参照して、以下の詳細な説明において本発明について記載する。
本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。 本発明の一態様に従った構造および処理ステップを示す。
本発明は集積回路に関し、更に特定すれば、改良されたはんだバンプ接続を有する構造およびかかる構造を製造する方法に関する。更に具体的には、本発明は、下にあるＢＥＯＬ（後工程）バイアおよび関連する金属相互接続またはパッドまたはワイヤあるいはそれら全てにおいて疲労亀裂または剥離が生じるのを防ぐ構造およびかかる構造を製造する方法を提供する。例えば、実施において、本発明は、Ｃ４応力が配線レベル全体に移動して破局的な配線故障を生じる可能性を防ぐ。また、最終金属レベルにおける銅がすずと反応して体積が膨張して亀裂が生じた場合であっても、最終金属銅を各アイランドへとセグメント化することで、その亀裂の破局的な伝播を制限する。これは、配線層の個別の金属アイランドまたはセグメントを設けることによって達成することができる。これによって、冷却期間の間に加わる応力が配線層全体を剥離させてデバイスを動作不能にすることを防ぐ。
本発明は、例えば、Ｃ４ＮＰ（ControlledCollapse Chip Connection New Process）等の、めっき、スクリーニング、および物理的配置方法を含む全てのＣ４プロセスに適用可能である。Ｃ４ＮＰは、インターナショナルビジネスマシーンズ社によって開発されたものであり、１００パーセント無鉛、信頼性の高さ、ピッチの細かさ、材料コストの低さという利点と、実質的に全てのタイプのはんだ組成を用いる柔軟性とを組み合わせたフリップ・チップ技術を提供する。本明細書におけるプロセスおよび構造は、既知のおよび未来の世代のために用いることができ、特にＣ４ＮＰを用いた３００ｍｍウェハ技術に適用可能である。従って、本発明のプロセスは、将来の銅配線世代にとって利益になるものである。
具体的には、図１は、誘電材料１０に形成された下部金属層１２を含む開始構造を示す。下部金属層１２は、例えば窒化タンタルの拡散バリア層でライニングされた、例えば銅材料とすることができる。金属層１２は、窒化タンタルでライニングされた銅に限定されず、例えば、窒化チタニウムまたは他の拡散バリア層でライニングされたいずれかの導電材料とすることが可能であることは、当業者には認められよう。誘電材料１０は、例えばＳｉＯ2とすれば良い。
誘電材料１０に複数のトレンチ１４が形成され、例えばワイヤである下の金属層１２まで延出している。トレンチ１４は、分離した個別のセグメントを形成し、これらは亀裂が金属層全体に影響を及ぼすことを防ぐように設計されている（そうでない場合にはデバイスの故障が発生する）。トレンチ１４は、いずれかの従来のリソグラフィおよびエッチング・プロセスを用いて形成することができる。例えば、トレンチ１４の形成は従来のフォトリソグラフィを用いて処理することができ、この場合、マスキング層を用いて露光して開口を形成し、次にエッチング（例えば反応性イオン・エッチング（ＲＩＥ））技法によって誘電材料１０にトレンチ１４を形成する。これは、トレンチが２つの異なる横断面形状を含む２ステップ・エッチング・プロセスとすることができる。これらは従来のプロセスであるので、本発明を実施するために当業者にはこれ以上の説明は不要である。
トレンチ１４は、１ミクロンから１０ミクロンの範囲の幅とすることができ、いくつかの異なる形状およびサイズ（例えば小さい開口および大きい開口）とすることができる。トレンチ１４は、いくつかのサイズの開口を取り囲む放射状または弧状のオフセット・セグメントを含むことができる。実施形態において、トレンチ１４は、格子パターン、市松模様パターン、セグメント化された線、重複する線、オフセット線、垂直線、弧状セグメント、または本明細書に述べたいずれかの組み合わせ等、１つ以上の開口または形状のパターンを含むことができる。
図２は、トレンチ１４に堆積された、例えば拡散バリア層のような金属ライナ１６を示す。金属ライナ１６は例えば窒化タンタル材料とすることができる。金属ライナ１６は、例えば物理気相堆積（ＰＶＤ）等の従来の堆積方法を用いて堆積するが、例えば化学気相堆積（ＣＶＤ）のような他の堆積技法も本発明と共に用いることができる。化学機械研磨（ＣＭＰ）を実行して、図２の構造の表面を平坦化することができる。
図３において、トレンチ１４に金属材料１８が堆積されている。金属材料１８を用いて上部配線レベルを形成することができる。更に具体的には、金属材料１８は、誘電層１０のトレンチに形成されたＢＥＯＬ配線構造とすることができる。銅配線１８は、（トレンチの配置のために）アイランドとして形成されるので、この構造に応力が加わると外側のアイランドのみが剥離し、金属層全体には影響が及ばないようになっている。これによって、構造に応力が加わった場合にデバイス故障が生じることを防ぐ。また、化学機械研磨（ＣＭＰ）を実行して、図３の構造の表面を平坦化することができる。
図４において、図３の構造の平坦化した表面上に誘電層２０、２２が堆積されている。誘電層２０は例えばＳｉＮとすることができる。あるいは、誘電層２０は、ＳｉＮ、ＳｉＯ2、およびＳｉＮの多層構造とすることができる。誘電層２２は、誘電層２０の上に堆積した感光性ポリイミドまたは他のタイプの絶縁性材料とすることができる。誘電層２０、２２は、例えばＣＶＤ等の従来の堆積技法を用いて堆積することができる。実施形態において、誘電層２０、２２は、厚さが約５から１０ミクロンの範囲の高さとすることができるが、本発明では他の寸法も想定される。感光性ポリイミドの場合、誘電層２２は約５ミクロンの厚さとすることができる。
図５を参照すると、バイア２３を形成するために誘電層２０、２２にパターニング・ステップが行われている。実施形態において、感光性ポリイミドの場合、従来のエッチング・プロセス（例えばＲＩＥ）の必要なく感光性ポリイミドを露光および現像することができる。他の絶縁性材料を用いた実施形態においては、従来のリソグラフィおよびエッチング・プロセスを用いてバイア２３を形成することができる。
バイア２３内および層２２の一部の上に、ボール制限冶金（ＢＬＭ：ball limiting metallurgy）２６が堆積されている。ＢＬＭ２６は、下にあるアイランド１８と接触する。ＢＬＭ２６は、ＵＢＭ／ＢＬＭパッドまたはキャプチャ・パッド構造２６とすることができる。ボール制限冶金（ＢＬＭ）またはアンダー・バンプ冶金（ＵＢＭ：under bump metallurgy）は、例えば、上部金層と下部バリア層との間にニッケル材料を挟む等、いくつかの層で生成することができる。バリア層はＴｉＷバリア層とし、典型的に約１０００Åから２０００Åの厚さを有することができるが、本発明では他の寸法も想定される。金層は、典型的に約５００から１０００Åとすることができるが、本発明では他の寸法も想定される。ニッケル層は、典型的に約数ミクロンの厚さとすることができるが、本発明では他の寸法も想定される。他の実施形態においては、キャプチャ・パッド２６はＣｒＣｕ／Ｃｕとすることができる。キャプチャ・パッド領域は、約１ミクロンから５００ミクロンの範囲とすることができ、好適な間隔（幅）は約５０ミクロンである。また、ＵＢＭ／ＢＬＭパッドまたはキャプチャ・パッド構造２６は、例えば耐熱金属ベース層（例えばＴｉＷ）、導電材料中間層（例えばＣｕまたはＣｒＣｕ）、および拡散バリア上部層（例えばＮｉ）等の他の材料から成ることも可能である。
図７において、キャプチャ・パッド領域上にはんだバンプが堆積されている。更に具体的には、例えばＳＡＣ合金と組み合わせたすず／銅、すず／銀、およびすず／金等の無鉛はんだバンプ２８を、キャプチャ・パッド２６上に堆積する。
図８は、全体的に参照番号５０で示すパッケージ化チップを示す。パッケージ化チップ５０は、積層物３２の接合パッド３０に接続されたはんだバンプ２８を示す。積層物３２は有機またはセラミック積層物とすることができる。また、図８は、ＢＬＭセグメント（キャプチャ・パッド３０）における疲労亀裂の終端を図で示す。
当業者には理解されるであろうが、本発明は、配線層全体の剥離を防ぐように設計された金属配線アイランド・パターンを提供する。このアイランド・パターンを用いると、単一の銅アイランド１８ａの亀裂または剥離によってデバイス故障が生じることはない。すなわち、Ｃ４／ＢＬＭ構造の周辺部におけるアイランド１８ａが応力を中断させ、これが次いで亀裂の伝播の終端点として機能する。このように、亀裂または剥離が生じても、単一の配線セクションにおいて停止するので、ＢＬＭにおける金属間（ＩＭＣ）化合物とはんだ材料との間の界面全体に沿って伝播することはない。この構造は、特に無鉛Ｃ４について、Ｃ４はんだバンプによって接合された、いずれかのチップ積層または「３Ｄ」用途を含むいずれかの２つの部分に適用することができる。
ここで、本発明は、配線層全体の剥離を防ぐように設計された追加のセグメント化パターンを追加することが、当業者には理解されよう。追加のセグメント化パターンによって、配線層の周辺部において応力が中断され、これが次いで亀裂の伝播の終端点として機能する。すなわち、（セグメント１８ａに加えて）ＴａＮ／ＴｉＷ層３６ａの外側周辺セグメントによって応力の中断が生じ、これが次いで亀裂の伝播の終端点として機能する。このように、Ｃ４疲労亀裂は単一の相互接続において停止するので、ＢＬＭにおける金属間（ＩＭＣ）化合物とはんだ材料との間の界面全体に沿って伝播することはない。この構造は、特に無鉛Ｃ４について、Ｃ４はんだバンプによって接合された、いずれかのチップ積層または「３Ｄ」用途を含むいずれかの２つの部分に適用することができる。
上述したような方法は集積回路チップの製造において用いられる。この結果として得られる集積回路チップは、未加工のウェハ形態（すなわち多数の未パッケージ・チップを有する単一のウェハ）で、ベア・ダイとして、またはパッケージされた形態で、製造業者によって配布することができる。後者の場合、チップは、単一チップ・パッケージ（マザーボードに取り付けられたリードを有するプラスチック・キャリアまたは他の高レベル・キャリア等）に、または多チップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミック・キャリア等）に、搭載される。いずれの場合であっても、次いでチップを、（ａ）マザーボード等の中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積する。最終製品は、集積回路チップを含むいずれかの製品とすることができる。
本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本発明を限定することは意図していない。本明細書において用いたように、単数形「１つの（ａ）、（ａｎ）、（ｔｈｅ）」は、文脈によって明らかに他の場合が示されない限り、複数形を含むことが意図されている。また、「含む」または「含んでいる」という言葉あるいはその両方は、本明細書において用いられた場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を特定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。
以下の特許請求の範囲に存在する場合、全てのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本発明の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本発明を限定することは、意図していない。本発明の範囲および精神から逸脱することなく、多くの変更および変形が当業者には明らかであろう。実施形態は、本発明の原理および実際的な用途を最良に説明するため、更に、想定される具体的な用途に適した様々な変更と共に様々な実施形態に関して当業者が本発明を理解することを可能とするために、選択し記載したものである。

Claims (17)

  1. 半導体構造を製造する方法であって、
    下にある金属層まで延出する誘電層内の複数の個別トレンチを形成することと、
    前記複数の個別トレンチ内に金属を堆積して、前記下にある金属層と接触した個別金属ライン・アイランドを形成することと、
    前記個別金属ライン・アイランド上に１または２以上の誘電層を堆積することと、
    前記個別金属ライン・アイランドの表面を露光して、１または２以上の誘電層にバイアを形成することと、
    前記バイア内および前記１または２以上の誘電層の一部の上に、中間金属層を堆積して、前記個別金属ライン・アイランドとのコンタクトを作製することと、
    前記中間金属層上に前記複数の個別金属ライン・アイランドに電気的に接続するはんだバンプを形成することと、
    を含む、方法。
  2. 前記中間金属層がキャプチャ・パッドおよび導電パッドを含む、請求項１に記載の方法。
  3. 前記キャプチャ・パッドが前記導電パッドの上に堆積されている、請求項２に記載の方法。
  4. 前記キャプチャ・パッドが、上部金層と下部バリア層との間に挟まれたニッケル材料を含む、請求項２に記載の方法。
  5. 前記キャプチャ・パッドがアンダー・バンプ冶金（ＵＢＭ）またはボール制限冶金（ＢＬＭ）である、請求項２に記載の方法。
  6. 前記アンダー・バンプ冶金（ＵＢＭ）または前記ボール制限冶金（ＢＬＭ）が、耐熱金属ベース層、導電金属中間層、および拡散バリア上部層を含む、請求項５に記載の方法。
  7. 前記はんだバンプが無鉛はんだバンプである、請求項１に記載の方法。
  8. 前記複数の個別トレンチの形成が、前記誘電層におけるそれぞれ異なるサイズおよび形状の開口を含む、請求項１に記載の方法。
  9. 第１の誘電層であって、前記第１の誘電層において下にある金属層と接触した導電材料から成る複数の個別金属ライン・アイランドであって、前記複数の個別金属ライン・アイランドの各々が２つの異なる横断面形状およびサイズを含むステップ・エッチング・プロセスを経た形状を有する、前記第１の誘電層と、
    前記第１の誘電層の上において、複数の個別金属ライン・アイランドの上面が露光されたバイアを有する、第２の誘電層と、
    前記バイアに形成されたキャプチャ・パッドであって、前記複数の個別金属ライン・アイランドの露光された上面と、前記第２の誘電層とに直接接触している、前記キャプチャ・パッドと、
    前記キャプチャ・パッドおよび前記複数の個別金属ライン・アイランドを介して、前記金属層と電気的に接続したはんだバンプと、
    を含む、はんだバンプ構造。
  10. 前記複数の個別金属ライン・アイランドがそれぞれ異なるサイズおよび形状のものである、請求項９に記載の構造。
  11. 前記はんだバンプと電気的に接触したキャプチャ・パッドを更に含む、請求項９に記載の構造。
  12. 前記はんだバンプと前記個別金属ライン・アイランドとの間のアンダー・バンプ冶金（ＵＢＭ）またはボール制限冶金（ＢＬＭ）を更に含み、前記アンダー・バンプ冶金または前記ボール制限冶金が、耐熱金属ベース層、導電金属中間層、および拡散バリア上部層を含む、請求項９に記載の構造。
  13. 前記キャプチャ・パッドが、１ミクロンから５００ミクロンの範囲の間隔（幅）である、請求項９に記載の構造。
  14. 前記キャプチャ・パッドが、５０ミクロンの間隔（幅）である、請求項１３に記載の構造。
  15. 上部金層が、５００から１０００Åの厚さであり、
    下部バリア層が、１０００Åから２０００Åの厚さである、請求項４に記載の方法。
  16. ニッケル材料の層が、２〜３ミクロンの厚さである、請求項１５に記載の方法。
  17. 前記キャプチャ・パッドが、上部金層と下部バリア層との間に挟まれたニッケル材料を含み、
    上部金層が、５００から１０００Åの厚さであり、
    下部バリア層が、１０００Åから２０００Åの厚さであり、
    ニッケル材料の層が、２〜３ミクロンの厚さである、請求項９に記載の構造。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8610283B2 (en) 2009-10-05 2013-12-17 International Business Machines Corporation Semiconductor device having a copper plug
US8298930B2 (en) 2010-12-03 2012-10-30 International Business Machines Corporation Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof
US9396991B2 (en) 2014-08-25 2016-07-19 Globalfoundries Inc. Multilayered contact structure having nickel, copper, and nickel-iron layers
CN110745772B (zh) * 2019-10-21 2023-10-20 重庆大学 一种mems应力隔离封装结构及其制造方法
US11205696B2 (en) 2019-12-24 2021-12-21 Skyworks Solutions, Inc. High dielectric constant material at locations of high fields
US20210202375A1 (en) * 2019-12-27 2021-07-01 Silicon Laboratories Inc. Top Hat Structure for Isolation Capacitors
US11626366B2 (en) 2021-06-22 2023-04-11 Silicon Laboratories Inc. Shielding using layers with staggered trenches

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
US5290588A (en) * 1991-12-19 1994-03-01 Advanced Micro Devices, Incorporated TiW barrier metal process
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
JP2001053074A (ja) * 1999-08-05 2001-02-23 Seiko Epson Corp 半導体装置及びその製造方法
US6426557B1 (en) * 2000-02-25 2002-07-30 International Business Machines Corporation Self-aligned last-metal C4 interconnection layer for Cu technologies
JP2001257226A (ja) * 2000-03-10 2001-09-21 Hitachi Ltd 半導体集積回路装置
US7034402B1 (en) * 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
JP2003017522A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6673698B1 (en) * 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
JP2004047510A (ja) * 2002-07-08 2004-02-12 Fujitsu Ltd 電極構造体およびその形成方法
US20040048468A1 (en) * 2002-09-10 2004-03-11 Chartered Semiconductor Manufacturing Ltd. Barrier metal cap structure on copper lines and vias
US7049171B2 (en) * 2004-06-23 2006-05-23 Delphi Technologies, Inc. Electrical package employing segmented connector and solder joint
JP4517843B2 (ja) * 2004-12-10 2010-08-04 エルピーダメモリ株式会社 半導体装置
US20060244156A1 (en) * 2005-04-18 2006-11-02 Tao Cheng Bond pad structures and semiconductor devices using the same
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US7256503B2 (en) * 2006-02-27 2007-08-14 International Business Machines Corporation Chip underfill in flip-chip technologies
US7635643B2 (en) 2006-04-26 2009-12-22 International Business Machines Corporation Method for forming C4 connections on integrated circuit chips and the resulting devices
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
JP2008091632A (ja) * 2006-10-02 2008-04-17 Manabu Bonshihara 半導体装置の外部回路接続部の構造及びその形成方法

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