KR20110076605A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 플립 칩 패키지 및 웨이퍼 레벨 패키지에서 범프 조인트와 연관된 다양한 스트레스를 효과적으로 억제할 수 있는 반도체 패키지 및 그 제조 방법을 제공한다. 이를 위한 본 발명은 반도체 칩에 적층되는 절연층이 연질의 재질로 이루어진 웨이퍼 레벨 패키지 또는 플립 칩 패키지로서, 칩 패드를 구비한 반도체 칩; 상기 칩 패드를 제외하고 상기 반도체 칩에 적층되는 패시베이션층; 상기 패시베이션층에 적층되는 제 1 절연층; 상기 제 1 절연층에 적층되며 상기 칩 패드에 접속되는 금속배선층; 상기 금속배선층에 적층되며 일정영역의 개구부를 갖는 제 2 절연층; 상기 제 2 절연층에 적층되며 상기 개구부를 통하여 상기 금속배선층과 접속되는 금속층; 상기 개구부 상의 상기 금속층에 적층되는 볼 패드; 및 상기 볼 패드에 형성되는 범프 볼;을 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 범프와 연관된 열적, 물리적 스트레스를 억제하여 범프 조인트 신뢰성을 향상시킬 수 있는 효과가 있다.
웨이퍼 레벨, WLP, 플립 칩, 연질, 절연층

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히, 연질의 절연층을 형성하여 플립 칩 패키지 또는 웨이퍼 레벨 패키지의 패키지 변형을 방지할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 반도체 칩을 외부 환경으로부터 보호하고, 사용이 용이하도록 반도체 칩을 형상화하고 반도체 칩에 구성된 동작 기능을 보호함으로써 반도체 소자의 신뢰도를 향상시키는 공정이다.
최근 반도체 소자의 집적도가 향상되고 반도체 소자의 기능이 다양해짐에 따라 패키징 공정의 추세는 점차 패키지 핀이 적은 공정에서 핀이 많은 다핀화 공정으로 전환되고 있다.
또한 많은 기능이 하나의 칩에 집적됨에 따라 고집적, 고속화(High Speed)가 요구되고 있으며, 이러한 고집적 칩과 기판의 전기적 연결을 골드 와이어(Gold Wire)로 하면 전기저항이 증가하고, 노이즈가 발생하여 고집적 칩의 정상적인 작동에 악영향을 미친다.
고집적 칩이 정상적으로 작동하여 고성능을 발휘하기 위하여, 반도체 칩과 인쇄 회로 기판(PCB : Print Circuit Board) 또는 메인 보드(Main board)사이의 전기적인 연결을 골드 와이어 대신에 솔더 볼(Solder ball) 및 골드 범프(Gold bump)를 이용함으로써, 전기적인 연결 거리가 짧게 되도록 구성한다.
솔더 볼 및 골드 범프를 사용하는 대표적인 반도체 패키지는 플립 칩(Flip chip) 패키지, 웨이퍼 레벨 패키지(Wafer level package) 및 팬 아웃 패키지(Fan-out package) 등이다.
도 1은 종래의 플립 칩 또는 웨이퍼 레벨 패키지의 단면도이다.
필립 칩 패키지 또는 웨이퍼 레벨 패키지(100)는 반도체 칩(110), 반도체 칩의 칩 패드(112)를 제외하고 적층되는 제 1 절연층(120), 칩 패드(112)와 연결되어 제 1 절연층에 적층되는 금속배선층(130), 금속배선층(130)의 일부가 노출되도록 적층되는 제 2 절연층(140) 및 금속배선층(130)에 형성되는 솔더 볼(150)을 포함한다.
여기서 절연층(120,140)은 폴리이미드(polyImid, PI), BCB(Benzno Cyclo Butene), PBO(Poly Benz Oxazole), BT(Bismaleimidetriaznie) 중 어느 하나로 이루어지는데, 이는 단단한 성질을 갖는다.
이러한 패키지는 솔더 또는 범프 조인트(joint) 부분이 취약하여 언더필 에폭시(Underfill epoxy), ACP(Anisotropic Conductive Paste), NCP( Non-conductive paste)의 소재(material)를 이용하여 조인트를 보강하는 구조를 갖는다.
그러나 종래의 웨이퍼에 범프를 조립하는 방법은 그 구조상 여러 가지의 제 약을 받고 있으며, 그 문제점은 패키지의 종류에 따라 다음과 같다.
첫째, 플립 칩 패키지는 솔더 조인트 부분에 스트레스(Stress)가 집중되어 솔더 크랙(Solder crack) 등의 솔더 조인트 파손 불량의 위험성이 높다. 이를 해결하기 위하여 전용 에포시를 이용하여 조인트 부분에 대한 언더필 공정을 수행하고 있으나, 플립 칩 패키지가 미세 피치(Fine pitch) 및 소형 범프 볼(Small bump ball)을 사용함에 따라, 생산성이 크게 저하되고, 언더필 공정 도중 언더필 보이드(Under fill void), 박리 현상(delamination) 및 솔더 누출(solder leakage)등 많은 불량이 발생하는 문제점이 있다.
둘째, 웨이퍼 레벨 패키지는 별도의 패키징 공정을 거치지 않고 재배선 및 범핑(bumping)에 의해 패키징을 완성하여 실장 드롭 테스트(Board mount drop test)시 솔더 조인트 부분이 취약하여 웨이퍼 레벨 패키지를 5x5㎜이상 크기로 제작하기가 곤란한 문제점이 있다. 이러한 이유로 웨이퍼 레벨 패키지는 대부분 5x5㎜이하의 크기로 제작된다.
셋째, 웨이퍼 레벨 패키지가 모바일 폰(Mobile phone) 등에서 버튼이 있는 부분 아래에 배치되는 경우, 버튼을 누르는 힘에 의하여 크랙 등의 위험이 높기 때문에 백 사이드 코팅(Back-side coating) 등 별도의 공정을 수행하거나 특정 소재를 적용하여야 하므로 생산성이 저하되고 비용이 상승하는 문제점이 있다.
넷째, 솔더 조인트를 하기 위하여 솔더 범핑이 되어 있는 반도체 칩을 PCB 및 기타 보드에 실장하여 경화(Oven cure) 및 리플로우(Reflow) 등 고열의 공정을 수행하는 동안 PCB, 언더 필 에폭시, 반도체 칩(Si chip) 및 EMC(Epoxy molding compound)등 패키징에 사용되는 소재들 사이의 열팽창 계수의 차이로 인하여 솔더 조인트가 불량한 냉납(cold solder)이 형성되어 솔더 크랙이 발생하는 등의 불량을 초래하는 문제점이 있다.
다섯째, 반도체 패키지에 사용되는 소재들의 열팽창 계수의 차이는 솔더 범프 조인트 이외에도 반도체 칩에 상당히 높은 스트레스를 받게 하여 반도체 칩에 육안으로 식별이 불가능한 미세한 크랙이 발생하는 문제점이 있다.
상기 문제들은 반도체 소자의 신뢰성을 저하시키는 주요한 사항이다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 플립 칩 패키지 및 웨이퍼 레벨 패키지에서 범프 조인트와 연관된 다양한 스트레스를 효과적으로 억제할 수 있는 반도체 패키지 및 그 제조 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 웨이퍼 레벨 패키지 또는 플립 칩 패키지에 있어서, 반도체 칩에 적층되는 절연층이 연질의 재질로 이루어진 것을 특징으로 한다.
바람직하게는 상기 웨이퍼 레벨 패키지 또는 플립 칩 패키지는, 칩 패드를 구비한 반도체 칩; 상기 칩 패드를 제외하고 상기 반도체 칩에 적층되는 패시베이션층; 상기 패시베이션층에 적층되는 제 1 절연층; 상기 제 1 절연층에 적층되며 상기 칩 패드에 접속되는 금속배선층; 상기 금속배선층에 적층되며 일정영역의 개 구부를 갖는 제 2 절연층; 상기 제 2 절연층에 적층되며 상기 개구부를 통하여 상기 금속배선층과 접속되는 금속층; 상기 개구부 상의 상기 금속층에 적층되는 볼 패드; 및 상기 볼 패드에 형성되는 범프 볼;을 포함할 수 있다.
바람직하게는 상기 제 1 절연층은 테플론(teflon), 실리콘 화합물 및 실리콘 수지용액 중 어느 하나일 수 있다.
바람직하게는 상기 제 2 절연층은 테플론, 실리콘 화합물 및 실리콘 수지용액 중 어느 하나일 수 있다.
본 발명의 다른 양태에 따른 반도체 패키지 제조 방법은 웨이퍼 레벨 패키지 또는 플립 칩 패키지 제조 방법에 있어서, 반도체 칩에 적층되는 절연층을 연질의 재질로 형성하는 것을 특징으로 한다.
바람직하게는 웨이퍼 레벨 패키지 또는 플립 칩 패키지 제조 방법은 칩 패드를 구비한 반도체 칩을 준비하는 준비 단계; 상기 칩 패드를 제외하고 상기 반도체 칩에 패시베이션층을 적층 형성하는 패시베이션층 형성 단계; 상기 패시베이션층에 제 1 절연층을 적층 형성하는 제 1 절연층 형성 단계; 상기 칩 패드에 접속되도록 상기 제 1 절연층에 금속배선층을 적층 형성하는 금속배선층 형성 단계; 일정영역의 개구부가 형성되도록 상기 금속배선층에 제 2 절연층을 적층 형성하는 제 2 절연층 형성 단계; 상기 개구부를 통하여 상기 금속배선층과 접속되도록 상기 제 2 절연층에 금속층을 적층 형성하는 금속층 형성 단계; 상기 개구부 상의 상기 금속층에 범프 볼을 적층 형성하는 형성 단계;를 포함할 수 있다.
바람직하게는 상기 제 1 절연층 형성 단계는 상기 제 1 절연층이 테플론, 실 리콘 화합물 및 실리콘 수지용액 중 어느 하나로 이루어질 수 있다.
바람직하게는 상기 제 2 절연층 형성 단계는 상기 제 2 절연층이 테플론, 실리콘 화합물 및 실리콘 수지용액 중 어느 하나로 이루어질 수 있다.
바람직하게는 상기 범프 볼 형성 단계는, 상기 개구부 상의 상기 금속층에 볼 패드를 적층 형성하는 볼 패드 형성 단계; 상기 범프 볼을 재형성하는 리플로우 단계;를 포함할 수 있다.
본 발명에 따른 반도체 패키지 및 그 제조 방법은 절연층을 연질의 재질로 형성하여 플립 칩 패키지 및 웨이퍼 레벨 패키지의 범프와 연관된 열적, 물리적 스트레스를 억제하여 범프 조인트 신뢰성을 향상시킬 수 있는 효과가 있다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 2를 참조하여 본 발명의 한 실시예에 따른 반도체 패키지를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 단면도이다.
반도체 패키지(300)는 칩 패드(312)를 구비한 반도체 칩(310), 반도체 칩(310)에 적층되는 패시베이션층(314), 패시베이션층(314)에 적층되는 제 1 절연 층(320), 칩 패드(312)와 접속되도록 제 1 절연층(320)에 적층되는 금속배선층(330), 금속배선층(330)에 적층되는 제 2 절연층(340), 금속배선층(330)과 접속되도록 제 2 절연층(340)에 적층되는 금속층(350), 및 금속층(350)에 구비된 볼 패드(360)에 형성되는 범프 볼(370)을 포함한다.
반도체 패키지(300)는 반도체 칩(310)의 재배선 및 범프 형성 과정 중에 절연층을 형성하는 소재를 기존의 단단한 형태의 폴리이미드에서 부드러운 재질의 소재로 변경하여 구조상의 패키지에 영향을 주는 여러 가지 스트레스를 경감하는 것이다.
반도체 칩(310)은 Si 반도체 칩으로 외부와의 접속을 위하여 예를 들면, 알루미늄(Al)으로 이루어진 칩 패드(312)가 형성되고, 반도체 칩(310)을 보호하도록 칩 패드(312)를 제외한 반도체 칩(310)의 상면에 적층되는 패시베이션층(314)을 포함한다. 여기서, 패시베이션층(314)은 예들 들면 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)일 수 있다.
제 1 절연층(320)은 칩 패드(312)가 노출되도록 패시베이션층(314)의 상면에 적층되며, 테플론, 실리콘 화합물 및 실리콘 수지용액과 같이 부드러운 소프트 소재(soft material)로 이루어진다.
금속배선층(330)은 반도체 칩(310)의 외부 연결을 위하여 칩 패드(312)와 접속되며 제 1 절연층(320)의 상면에 적층된다. 이 금속배선층(330)은 범프 볼(370)이 연결된 부분을 재배선(RDL; Redistribution Layer)하는 것에 대응된다.
제 2 절연층(340)은 금속배선층(330)의 상면에 적층되며, 제 1 절연층(320)과 동일하게 테플론, 실리콘 화합물 및 실리콘 수지용액과 같이 부드러운 소프트 소재로 이루어질 수 있다. 이 제 2 절연층(340)은 금속층(350)이 금속배선층(330)과 연결되도록 일정영역의 개구부를 갖는다.
금속층(350)은 개구부를 통하여 금속배선층(330)과 접속되도록 제 2 절연층(340)의 상면에 적층된다. 이 금속층(350)은 UBM 증착(Under Bump Metal deposition)에 의해 형성되며, 재배선된 금속배선층(330)과 범프 볼(370)을 전기적으로 연결한다.
볼 패드(360)는 개구부 상의 금속층(350)에 적층되며 반도체 칩(310)과 범프 볼(370)과의 결합력을 증가시키기 위해 형성된다.
범프 볼(370)은 볼 패드(360)에 형성되며, PCB 또는 메인 보드와 같은 외부장치에 반도체 칩(310)을 전기적으로 연결한다.
이와 같이 구성된 본 발명은 솔더 볼을 사용하여 반도체 칩을 기판(Substrate) 또는 메인 보드에 솔더 조인트 방법으로 전기적인 연결을 하는 반도체 패키지에 적합한 것으로 플립 칩 패키지 및 웨이퍼 레벨 패키지에 적용하는 것이 바람직하다.
또한 본 발명은 절연 소재를 부드러운 소재인 실리콘 화합물로 변경하여 범프 조인트에 발생하는 스트레스를 최소화하여 범프 조인트와 관련된 문제를 해소함으로써, 솔더 조인트 크랙, 냉납, 보드 레벨 드롭 테스트의 신뢰성을 향상시킬 수 있다.
도 3a 및 도 3b는 수평 방향 스트레스를 받는 경우를 설명하기 위한 도면이다.
도 3a에 도시된 바와 같이 수평방향으로 스트레스를 받는 경우, 스트레스가 인가된 방향으로 연성 재질의 제 1 절연층(320) 및 제 2 절연층(340)에 순차적으로 텐션(tension)이 작용하여, 도 3b에 도시된 바와 같이 반도체 칩(310)이 스트레스 인가방향으로 유동하게 됨으로써, 솔더 조인트 부분의 크랙을 최소화할 수 있다.
또한 반도체 칩(310)과 솔더 조인트 사이에 완충 역할을 실리콘 소재의 제 1 절연층(320) 및 제 2 절연층(340)에 의해 메인 보드 드롭 테스트의 신뢰성을 향상시킬 수 있다.
도 4a 및 도 4b는 수직 방향 스트레스를 받는 경우를 설명하기 위한 도면이다.
도 4a에 도시된 바와 같이, 모바일 폰 등의 버튼 아래에 반도체 칩(310)이 배치되어 버튼을 누르는 압력에 의해 수직 방향으로 스트레스를 받는 경우, 연성 재질의 제 1 절연층(320) 및 제 2 절연층(340)이 순차적으로 완충 작용을 발생하여, 도 4b에 도시된 바와 같이 반도체 칩(310)이 스트레스 인가방향으로 유동하게 됨으로써, 반도체 칩의 크랙을 방지할 수 있다.
또한, PCB 또는 메인 보드에 실장하고 경화나 리플로우 등과 같이 고온에 노출되어 소재들의 열팽창 계수의 차이에 의한 변형이 발생하는 경우에도, 연성 재질의 제 1 절연층(320) 및 제 2 절연층(340)이 순차적으로 완충 작용을 발생하여 냉납이나 솔더 조인트 부분의 크랙을 방지할 수 있다.
또한, 패키지 소재들의 열팽창계수의 차이에 의한 패키지 뒤틀림(warpage)과 같은 패키지 변형이 발생하는 경우에도 연성 재질의 제 1 절연층(320) 및 제 2 절연층(340)이 순차적으로 완충 작용을 발생하여 칩 크랙 등의 신뢰성에 영향을 주는 심각한 문제를 최소화 할 수 있다.
이하, 도 5 내지 도 6을 참조하여 본 발명의 반도체 패키지의 제조 방법을 설명한다.
도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 순서도이고, 도 6a 내지 도 6f는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 도면도이다.
반도체 패키지(300)의 제조 방법은 반도체 칩(310)을 준비하는 단계(단계 S501), 반도체 칩(310)에 패시베이션층(314)을 형성하는 단계(단계 S502), 패시베이션층(314)에 연질의 제 1 절연층(320)을 형성하는 단계(단계 S503), 제 1 절연층(320)에 금속배선층(330)을 형성하는 단계(단계 S504), 금속배선층(330)에 연질의 제 2 절연층(340)을 형성하는 단계(단계 S505), 제 2 절연층(340)에 금속층(350)을 형성하는 단계(단계 S506), 금속층(350)에 연결하여 범프 볼(370)을 형성하는 단계(단계 S507), 범프 볼(370)을 리플로우 하는 단계(단계 S508)를 포함한다.
보다 상세하게는, 도 6a에 도시된 바와 같이, 준비 단계(단계 S501)는 외부와의 접속을 위하여 예를 들면, 알루미늄(Al)으로 이루어진 칩 패드(312)가 형성된 Si 반도체 칩(310)을 준비한다.
패시베이션층 형성 단계(단계 S502)는 칩 패드(312)가 노출되도록 반도체 칩(310)의 상면에 패시베이션층(314)을 적층 형성한다. 여기서, 패시베이션층(314)은 반도체 칩(310)을 보호하기 위하여 형성되는 것으로, 예를 들면, 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN)일 수 있다.
제 1 절연층 형성 단계(단계 S503)는 칩 패드(312)가 노출되도록 패시베이션층(314)의 상면에 제 1 절연층(320)을 적층 형성한다. 여기서, 제 1 절연층(320)은 테플론, 실리콘 화합물 및 실리콘 수지용액과 같이 부드러운 소프트 소재로 이루어진다.
도 6b에 도시된 바와 같이, 금속배선층 형성 단계(단계 S504)는 칩 패드(312)에 접속되도록 금속배선층(330)을 제 1 절연층(320)의 상면에 적층 형성한다. 이 단계는 반도체 칩(310)에 범프 볼(370)이 연결되는 부분을 재배선(RDL) 하는 공정으로서, 금속배선층(330)은 스퍼터링(sputtering), 화학기상증착법(CD) 또는 도금 등의 공정을 통해 증착할 수 있으며, 구리(Cu)나 알루미늄(Al)으로 이루어질 수 있다.
도 6c에 도시된 바와 같이, 제 2 절연층 형성 단계(단계 S505)는 일정영역의 개구부가 형성되도록 금속배선층(330)의 상면에 제 2 절연층(340)을 적층 형성한다. 여기서, 제 2 절연층(340)은 제 1 절연층(320)과 동일하게 테플론, 실리콘 화합물 및 실리콘 수지용액과 같이 부드러운 소프트 소재로 이루어진다. 개구부는 볼 패드(360)가 형성되는 위치로서, 금속배선층(330)이 금속층(350)과 연결되는 부분 이다.
도 6d에 도시된 바와 같이, 금속층 형성 단계(단계 S506)는 제 2 절연층(340)의 상면에 금속층(350)을 적층 형성하며, 개구부를 통하여 금속배선층(330)과 접속시킨다. 금속층(350)은 UBM 증착에 의해 형성될 수 있으며, 재배선된 금속배선층(330)과 범프 볼(370)이 접속되는 영역이다.
도 6e에 도시된 바와 같이, 범프 볼 형성 단계(단계 S507)는 금속층(350)의 상면에 형성되는 볼 패드(360)에 범프 볼(370)을 형성한다. 먼저, 반도체 칩(310)과 범프 볼(370)과의 결합력을 증가시키기 위하여 개구부 영역에서 금속층(350)의 상면에 볼 패드(360)를 적층 형성한다. 다음으로, 볼 패드(360)를 제외한 금속층(350)의 상면에 포토레지스트(380)를 도포한 상태에서 범프 볼(370)을 볼 패드(360)의 상면에 형성한다.
도 6f에 도시된 바와 같이, 범프 볼(370)이 형성된 다음 에싱(ashing) 등의 방법으로 포토레지스트(380)를 제거하면, 포토레지스트(380)와 함께 범프 볼(370)의 일부도 제거된다.
도 6g에 도시된 바와 같이, 리플로우 단계(단계 S508)는 포토레지스트(380)의 제거와 동시에 일부 제거된 범프 볼(370)을 재형성하기 위하여 리플로우한다.
이와 같이 제조된 반도체 패키지는 반도체 패키지의 사용 목적에 따라 범프 볼(370)을 통하여 PCB 또는 메인 보드와 같은 외부장치에 전기적으로 연결하는 공정을 수행한다.
이와 같은 방법에 의해 플립 칩 패키지 및 웨이퍼 레벨 패키지의 범프와 연 관된 열적, 물리적 스트레스를 억제하여 범프 조인트 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
도 1은 종래의 플립 칩 또는 웨이퍼 레벨 패키지의 단면도이고,
도 2는 본 발명의 실시예에 따른 반도체 패키지의 단면도이며,
도 3a 및 도 3b는 수평 방향 스트레스를 받는 경우를 설명하기 위한 도면이고,
도 4a 및 도 4b는 수직 방향 스트레스를 받는 경우를 설명하기 위한 도면이며,
도 5는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 순서도이고,
도 6a 내지 도 6f는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 도면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 패키지 310 : 반도체 칩
312 : 칩 패드 314 : 패시베이션층
320 : 제 1 절연층 330 : 금속배선층
340 : 제 2 절연층 350 : 금속층
360 : 볼 패드 370 : 범프 볼
380 : 포토레지스트 400 : PCB
410 : 솔더 랜드

Claims (8)

  1. 웨이퍼 레벨 패키지 또는 플립 칩 패키지에 있어서,
    반도체 칩에 적층되는 절연층이 연질의 재질로 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 웨이퍼 레벨 패키지 또는 플립 칩 패키지는,
    칩 패드를 구비한 반도체 칩;
    상기 칩 패드를 제외하고 상기 반도체 칩에 적층되는 패시베이션층;
    상기 패시베이션층에 적층되는 제 1 절연층;
    상기 제 1 절연층에 적층되며 상기 칩 패드에 접속되는 금속배선층;
    상기 금속배선층에 적층되며 일정영역의 개구부를 갖는 제 2 절연층;
    상기 제 2 절연층에 적층되며 상기 개구부를 통하여 상기 금속배선층과 접속되는 금속층;
    상기 개구부 상의 상기 금속층에 적층되는 볼 패드; 및
    상기 볼 패드에 형성되는 범프 볼;을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층 중 적어도 하나가 테플론(teflon), 실리콘 화합물 및 실리콘 수지용액 중 어느 하나인 것을 특징으로 하는 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 웨이퍼 레벨 패키지 또는 플립 칩 패키지 제조 방법에 있어서,
    반도체 칩에 적층되는 절연층을 연질의 재질로 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    웨이퍼 레벨 패키지 또는 플립 칩 패키지 제조 방법은,
    칩 패드를 구비한 반도체 칩을 준비하는 준비 단계;
    상기 칩 패드를 제외하고 상기 반도체 칩에 패시베이션층을 적층 형성하는 패시베이션층 형성 단계;
    상기 패시베이션층에 제 1 절연층을 적층 형성하는 제 1 절연층 형성 단계;
    상기 칩 패드에 접속되도록 상기 제 1 절연층에 금속배선층을 적층 형성하는 금속배선층 형성 단계;
    일정영역의 개구부가 형성되도록 상기 금속배선층에 제 2 절연층을 적층 형성하는 제 2 절연층 형성 단계;
    상기 개구부를 통하여 상기 금속배선층과 접속되도록 상기 제 2 절연층에 금속층을 적층 형성하는 금속층 형성 단계;
    상기 개구부 상의 상기 금속층에 범프 볼을 적층 형성하는 형성 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 절연층 형성 단계는 상기 제 1 절연층이 테플론, 실리콘 화합물 및 실리콘 수지용액 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 2 절연층 형성 단계는 상기 제 2 절연층이 테플론, 실리콘 화합물 및 실리콘 수지용액 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 5 항에 있어서,
    상기 범프 볼 형성 단계는,
    상기 개구부 상의 상기 금속층에 볼 패드를 적층 형성하는 볼 패드 형성 단계;
    상기 범프 볼을 재형성하는 리플로우 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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