KR101570272B1 - 상호접속 구조물 및 이의 제조 방법 - Google Patents

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KR101570272B1
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슈안-팅 쿠오
쳉-팅 첸
아이-티 앙
밍-다 쳉
청-시 리우
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Abstract

구조물은 반도체 기판 위에 형성된 패시베이션 층, 패시베이션 층에 의해 에워싸인 접속 패드, 패시베이션 층 위에 형성되며 접속 패드에 접속된 재분배 층, 재분배 층 위에 형성되며 재분배 층에 접속된 범프 및 재분배 층 위에 형성된 몰딩 컴파운드 층을 포함한다. 몰딩 컴파운드 층은 평평한 부분과 돌출 부분을 포함하며, 범프의 하부 부분은 몰딩 컴파운드 층의 평평한 부분에 매립되고, 범프의 중간 부분은 몰딩 컴파운드 층의 돌출 부분에 의해 둘러싸인다.

Description

상호접속 구조물 및 이의 제조 방법{INTERCONNECT STRUCTURE AND METHOD OF FABRICATING SAME}
본 발명은 반도체 분야에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어 왔다. 대체로 집적 밀도의 이러한 개선은 최소 특징부(feature) 크기의 반복되는 축소로부터 온 것이며, 이는 주어진 영역에 더 많은 컴포넌트들이 집적될 수 있게 해준다. 점점 더 작은 전자 디바이스에 대한 요구가 최근에 늘어남에 따라, 반도체 다이의 더 작고 보다 창의적인 패키징 기술에 대한 필요성도 증가하였다.
반도체 기술이 발달함에 따라, 웨이퍼 레벨 칩 스케일 패키지 구조는 반도체 디바이스의 물리적 크기를 더 감소시키기 위한 효과적인 대안으로서 부상하였다. 웨이퍼 레벨 칩 스케일 패키지 구조에 있어서, 트랜지스터 등과 같은 능동 디바이스는 웨이퍼 레벨 칩 스케일 패키지 구조의 기판의 상부 표면에 형성된다. 상호접속 구조를 포함한 다양한 금속화 층은 기판 위에 형성된다. 금속 패드가 상부 금속화 층 위에 형성되고 상호접속 구조에 전기적으로 연결된다. 패시베이션 층 및 제1 폴리머 층이 금속 패드 위에 형성될 수 있다. 금속 패드는 패시베이션 층 및 제1 폴리머 층 내의 개구를 통해 노출된다.
그 다음, 제1 폴리머 층 상에 제1 시드 층이 형성된다. 제1 시드 층 상에 제1 포토 레지스트 층을 형성 및 패터닝하고, 제1 포토 레지스 트 층 내의 개구에 있는 PPI 금속 라인 및 패드를 플레이팅한 다음, 제1 포토 레지스트 층을 제거하는 것과 같은 적합한 제조 기술을 사용함으로써, 포스트 패시베이션 상호접속(PPI; post-passivation interconnect) 금속 라인 및 패드가 제1 시드 층 위에 형성될 수 있다. 또한, 제1 포토 레지스트 층에 의해 전에 덮여있던 제1 시드 층의 부분은 적합한 에칭 프로세스를 사용함으로써 제거된다.
제2 폴리머 층이 PPI 라인 및 패드 위에 형성될 수 있다. 패터닝과 같은 적합한 제조 기술을 사용함으로써 UBM(under bump metallization) 구조를 위한 제2 개구가 형성된다. 제2 시드 층이 제2 폴리머 층 위에 형성된다. UBM 구조는 제2 폴리머 층 내의 제2 개구 안으로 연장하여 형성되며, UMB 구조는 PPI 금속 라인 및 패드에 전기적으로 접속된다. UBM 구조의 제조 단계들은, 제2 시드 층 위에 제2 포토 레지스트 층을 형성하고, 제2 포토 레지스트 층을 패터닝하고, 제2 시드 층 상에 UBM 구조를 형성하고, 제2 포토 레지스트 층을 제거하고, 제2 포토 레지스트 층에 의해 전에 덮여있던 제2 시드 층의 부분을 제거하는 것을 포함한다.
구조물은 반도체 기판 위에 형성된 패시베이션 층, 패시베이션 층에 의해 에워싸인 접속 패드, 패시베이션 층 위에 형성되며 접속 패드에 접속된 재분배 층, 재분배 층 위에 형성되며 재분배 층에 접속된 범프 및 재분배 층 위에 형성된 몰딩 컴파운드 층을 포함한다. 몰딩 컴파운드 층은 평평한 부분과 돌출 부분을 포함하며, 범프의 하부 부분은 몰딩 컴파운드 층의 평평한 부분에 매립되고, 범프의 중간 부분은 몰딩 컴파운드 층의 돌출 부분에 의해 둘러싸인다.
본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 다음의 상세한 설명을 참조한다.
도 1은 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 반도체 디바이스의 단면도를 예시한다.
도 2는 본 개시의 다양한 실시예에 따라 반도체 디바이스의 금속 라인 상에 실장된 범프를 예시한다.
도 3은 본 개시의 다양한 실시예에 따라 반도체 디바이스 위에 중간 액상 몰딩 컴파운드 층이 형성된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다.
도 4는 본 개시의 다양한 실시예에 따라 액상 몰딩 컴파운드 층을 가압하는데 사용되는 이형 필름을 예시한다.
도 5는 본 개시의 다양한 실시예에 따라 최종 액상 몰딩 컴파운드 층을 형성하도록 중간 액상 몰딩 컴파운드 층을 가압하는 방법을 예시한다.
도 6은 본 개시의 다양한 실시예에 따라 이형 필름을 제거한 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다.
도 7은 본 개시의 다양한 실시예에 따라 얇은 몰딩 컴파운드 층을 제거한 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다.
도 8은 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 또다른 반도체 디바이스의 단면도를 예시한다.
도 9는 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 또다른 반도체 디바이스의 단면도를 예시한다.
도 10은 본 개시의 다양한 실시예에 따라 반도체 디바이스가 패키징 기판 상에 실장된 후의, 도 1에 도시된 반도체 디바이스의 단면도를 예시한다.
도 11은 본 개시의 다양한 실시예에 따라 반도체 디바이스가 패키징 기판 상에 실장된 후의, 도 8에 도시된 반도체 디바이스의 단면도를 예시한다.
도 12는 본 개시의 다양한 실시예에 따라 반도체 디바이스가 패키징 기판 상에 실장된 후의, 도 9에 도시된 반도체 디바이스의 단면도를 예시한다.
상이한 도면들에서 대응하는 번호 및 부호는 달리 나타내지 않는 한 일반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며, 반드시 실제 축척대로 도시된 것은 아니다.
본 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 본 개시의 실시예를 형성하고 사용하기 위한 구체적 방식을 예시한 것이며, 본 개시의 범위를 한정하지 않는다.
본 개시는 구체적 상황의 실시예, 즉 칩 스케일 패키징 특징부(chip scale packaging feature)를 갖는 반도체 디바이스의 제조 단계 및 구조물에 대해 기재할 것이다. 그러나 본 개시의 실시예는 또한 다양한 반도체 디바이스에 적용될 수 있다. 이하, 첨부 도면을 참조하여 다양한 실시예가 상세하게 설명될 것이다.
도 1은 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 반도체 디바이스의 단면도를 예시한다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 기판(112)을 포함한다. 기판(112)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드 등으로 형성될 수 있다. 대안으로서, 기판(112)은 SOI(silicon-on-insulator) 기판일 수 있다. SOI 기판은 실리콘 기판에 형성되는 절연체 층(예를 들어, 매립 산화물 등) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 등)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판으로는 다층 기판, 구배 기판, 하이브리드 배향 기판 등을 포함한다.
기판(112)은 다양한 전기 회로(도시되지 않음)를 더 포함할 수 있다. 기판(112) 상에 형성된 전기 회로는 특정 애플리케이션에 적합한 임의의 유형의 회로일 수 있다. 일부 실시예에 따르면, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토 다이오드, 퓨즈 등과 같은 다양한 n 타입 금속 산화물 반도체(NMOS; n-type metal-oxide semiconductor) 및/또는 p 타입 금속 산화물 반도체(PMOS; p-type metal-oxide semiconductor) 디바이스를 포함할 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 파워 분포, 입력/출력 회로 등을 포함할 수 있다.
당해 기술 분야에서의 통상의 지식을 가진 자라면 상기 예는 본 개시의 응용을 더 설명하기 위해 예시적인 목적으로 제공된 것이며 어떠한 방식으로든 본 개시를 한정하는 의미가 아니라는 것을 알 것이다.
기판(112)의 상면 상에 층간 유전체 층(122)이 형성된다. 층간 유전체 층(122)은 예를 들어 실리콘 산화물과 같은 로우 k(low-k) 유전체 재료로 형성될 수 있다. 층간 유전체 층(122)은 스피닝, 화학적 기상 증착(CVD; chemical vapor deposition) 및 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition)과 같이 당해 기술 분야에 공지된 임의의 적합한 방법에 의해 형성될 수 있다. 또한 유의해야 할 점으로서, 당해 기술 분야에서의 숙련자라면 층간 유전체 층(122)이 복수의 유전체 층을 더 포함할 수 있다는 것을 인지할 것이다.
층간 유전체 층(122) 위에 하부 금속화(metallization) 층(132) 및 상부 금속화 층(142)이 형성된다. 도 1에 도시된 바와 같이, 하부 금속화 층(132)은 제1 금속 라인(131)을 포함한다. 마찬가지로, 상부 금속화 층(142)은 제2 금속 라인(141)을 포함한다. 금속 라인(131 및 141)은 구리 또는 구리 합금 등과 같은 금속 재료로 형성된다. 금속화 층(132 및 142)은 임의의 적합한 기술(예를 들어, 증착, 다마신 등)을 통해 형성될 수 있다. 일반적으로, 기판(112) 내의 전기 회로를 서로 상호접속시켜 기능 회로를 형성하고 외부 전기 접속을 더 제공하도록 하나 이상의 금속간 유전체 층 및 관련 금속화 층이 사용된다.
유의해야 할 점으로서, 도 1은 하부 금속화 층(132) 및 상부 금속화 층(142)을 도시하고 있지만, 당해 기술 분야에서의 숙련자라면 하부 금속화 층(132)과 상부 금속화 층(142) 사이에 하나 이상의 금속간 유전체 층(도시되지 않음) 및 관련 금속화 층(도시되지 않음)이 형성된다는 것을 알 것이다. 구체적으로, 하부 금속화 층(132)과 상부 금속화 층(142) 사이의 층은 유전체(예를 들어, 매우 낮은 k의 유전체 재료)와 전도성 재료(예를 들어, 구리)의 교대 층들에 의해 형성될 수 있다.
상부 금속화 층(142)의 상면 상에 패시베이션 층(152)이 형성된다. 실시예에 따르면, 패시베이션 층(152)은 미도핑 실리케이트 유리, 실리콘 질화물, 실리콘 산화물 등과 같은 비유기 재료로 형성된다. 대안으로서, 패시베이션 층(152)은 탄소 도핑된 산화물 등과 같은 로우 k 유전체로 형성될 수 있다. 또한, 다공성 탄소 도핑된 실리콘 이산화물과 같은 ELK(extremely low-k) 유전체가 패시베이션 층(152)을 형성하는데 채용될 수 있다.
패시베이션 층(152)은 CVD와 같은 임의의 적합한 기술을 통해 형성될 수 있다. 도 1에 도시된 바와 같이, 패시베이션 층(152)에 형성된 개구가 존재할 수 있다. 개구는 상부 금속 패드(151)를 수용하는데 사용된다.
도 1에 도시된 바와 같이, 상부 금속 패드(151)는 패시베이션 층(152) 내에 매립된다(embedded). 구체적으로, 상부 금속 패드(151)는 반도체 디바이스(100)의 포스트 패시베이션 상호접속 구조(160)와 금속 라인(141) 사이의 전도성 채널을 제공한다. 상부 금속 패드(151)는 구리, 구리 합금, 알루미늄, 은, 금, 및 이들의 임의의 조합, 및/또는 이들의 다층과 같은 금속성 재료로 제조될 수 있다. 상부 금속 패드(151)는 CVD와 같은 적합한 기술에 의해 형성될 수 있다. 대안으로서, 상부 금속 패드(151)는 스퍼터링, 전해도금 등에 의해 형성될 수 있다.
패시베이션 층(152)의 상면 상에 제1 유전체 층(162)이 형성된다. 제1 유전체 층(162)은 에폭시, 폴리이미드 등과 같은 폴리머 재료로 제조된다. 대안으로서, 제1 유전체 층(162)은 PBO(polybenzoxazole) 등과 같은 적합한 폴리머 유전체 재료로 형성될 수 있다. 설명 전반에 걸쳐, 제1 유전체 층(162)은 대안으로서 제1 폴리머 층(162)으로도 지칭될 수 있다. 제1 폴리머 층(162)은 스핀 코팅 및/또는 기타와 같은 당해 기술 분야에 공지된 임의의 적합한 방법에 의해 제조될 수 있다.
제1 폴리머 층(162)에 포스트 패시베이션 상호접속 구조(160)가 형성된다. 도 1에 도시된 바와 같이, 포스트 패시베이션 상호접속 구조(160)는 시드 층(164) 및 시드 층(164) 위에 형성된 금속 라인(166)을 포함할 수 있다. 포스트 패시베이션 상호접속 구조(160)는 금속 패드(151)를 반도체 디바이스(100)의 입력/출력 단자(예를 들어, 범프(180))와 접속시킨다. 보다 구체적으로, 포스트 패시베이션 상호접속 구조(160)는 반도체 디바이스(100)의 입력/출력 단자(예를 들어, 범프(180))와 금속 라인(예를 들어, 금속 라인(141)) 사이의 전도성 경로를 제공한다. 포스트 패시베이션 상호접속 구조의 동작 원리는 당해 기술 분야에 잘 알려져 있고, 따라서 여기에서는 상세하게 설명되지 않는다. 설명 전반에 걸쳐, 포스트 패시베이션 상호접속 구조(160)는 대안으로서 재분배(redistribution) 층(160)으로도 지칭될 수 있다.
금속 라인(166) 상에 범프(180)가 실장된다. 일부 실시예에 따르면, 범프(180)는 도 1에 도시된 바와 같이 금속 코팅 층(184)을 포함한 솔더 볼(182)일 수 있다. 일부 실시예에 따르면, 금속 코팅 층(184)은 구리로 형성된다. 설명 전반에 걸쳐, 금속 코팅 층(184)은 대안으로서 구리 코팅 층(184)으로도 지칭된다.
다른 실시예에 따르면, 범프(180)는 솔더 볼(182), 구리 코팅 층(184) 및 솔더 층(186)을 포함할 수 있다. 솔더 볼(182) 및 솔더 층(186)은 임의의 적합한 재료로 제조될 수 있다. 실시예에 따르면, 솔더 볼(182) 및 솔더 층(182)은 SAC405로 형성될 수 있다. SAC405는 95.5% Sn, 4.0% Ag 및 0.5% Cu를 포함한다.
실시예에 따르면, 구리 코팅 층(184)은 스퍼터링, 전해도금, 이들의 임의의 조합 및/또는 기타와 같은 적합한 반도체 패키징 기술에 의해 형성될 수 있다. 구리 코팅 층(184)의 두께는 약 2 ㎛ 내지 약 20 ㎛ 범위이다.
반도체 디바이스(100)는 액상 몰딩 컴파운드 층(liquid molding compound layer)(172)을 더 포함할 수 있다. 도 1에 도시된 바와 같이, 액상 몰딩 컴파운드 층(172)은 제1 폴리머 층(162) 및 금속 라인(166) 위에 형성된다. 구체적으로, 범프(180)는 액상 몰딩 컴파운드 층(172)에 부분적으로 매립된다. 도 1에 도시된 바와 같이, 액상 몰딩 컴파운드 층(172)의 상부 표면은 범프(180)에 인접한 경사(slope)가 존재하는 것을 제외하고는 대략적으로 평면이다. 액상 몰딩 컴파운드 층(172)의 경사와 상부 표면은 각도(173)를 형성할 수 있다. 일부 실시예에서, 각도(173)는 약 10 도 내지 약 60 도 범위이다. 설명 전반에 걸쳐, 액상 몰딩 컴파운드 층(172)의 경사 부분은 대안으로서 액상 몰딩 컴파운드 층(172)의 돌출 부분으로도 지칭될 수 있다.
실시예에 따르면, 액상 몰딩 컴파운드 층(172)은 반도체 디바이스(100)의 상부 표면 상에 분사되는 에폭시와 같은 적합한 재료로 형성될 수 있다. 에폭시는 액상 형태로 도포될 수 있으며, 경화 프로세스 후에 굳어질 수 있다. 액상 몰딩 컴파운드 층(172)의 평평한 부분의 두께는 약 50 ㎛ 내지 약 350 ㎛ 범위이다.
액상 몰딩 컴파운드 층(172)을 갖는 것의 유리한 특징은, 액상 몰딩 컴파운드 층(172)이 보호 층으로서 기능하여 범프(180) 뿐만 아니라 반도체 디바이스(100)의 다른 부분도 열, 충격, 습도 및 부식으로부터 보호할 수 있다는 것이다.
또한, 액상 몰딩 컴파운드 층(172)은 범프(180)가 열 사이클링 프로세스(thermal cycling process)와 같은 신뢰성 테스트 동안 균열을 일으키는 것을 막도록 돕는다. 또한, 액상 몰딩 컴파운드 층(172)은 반도체 디바이스(100)의 제조 프로세스 동안 기계적 및 열 스트레스를 감소시키도록 도울 수 있다.
도 2 내지 도 7은 실시예에 따라 도 1에 도시된 반도체 디바이스(100)를 형성하는데 있어서 중간 단계들의 단면도들이다. 도 2는 본 개시의 다양한 실시예에 따라 반도체 디바이스의 금속 라인 상에 실장된 범프를 예시한다. 범프(180)는 금속 라인(166)의 상부 표면 상에 실장된다. 일부 실시예에서, 범프(180)가 금속 라인(166) 상에 본딩되도록 솔더 층(186)의 하부 부분을 용융시키기 위해 리플로우(reflow) 프로세스가 채용될 수 있다. 도 2에 도시된 다른 구성요소들은 도 1에 관련하여 상세하게 기재되었고, 따라서 불필요한 반복을 피하기 위해 여기서는 반복되지 않는다.
금속 라인(166) 상에 범프(180)를 실장하는 것의 하나의 유리한 특징은, 금속 라인(166) 상의 범프(180)의 직접 본딩은 웨이퍼 레벨 칩 스케일 패키지의 제조 비용을 감소시키도록 돕는다는 것이다. 예를 들어, 종래의 제조 프로세스에서는, UBM(under bump metallization) 구조 상에 범프를 실장하기 위하여, 제조 프로세스 동안 4개의 마스크 층이 형성될 수 있다. 도 2에 관련하여 상기 기재한 이 직접 본딩 기술을 채용함으로써, UBM 구조를 형성하기 위한 마스크 층이 절약될 수 있다. 그 결과, 웨이퍼 레벨 칩 스케일 패키지의 신뢰성 뿐만 아니라 제조 비용도 개선된다.
도 3은 본 개시의 다양한 실시예에 따라 중간 액상 몰딩 컴파운드 층이 반도체 디바이스 위에 형성된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다. 도 3에 도시된 바와 같이, 액상 몰딩 컴파운드 층(172)을 형성하도록 액상 몰딩 컴파운드 재료가 반도체 디바이스(100) 상에 도포된다. 실시예에 따르면, 액상 몰딩 컴파운드 층(172)은 에폭시로 형성될 수 있다. 도 3에 도시된 바와 같이, 범프(180)가 액상 몰딩 컴파운드 층(172)에 매립된다.
도 4는 본 개시의 다양한 실시예에 따라 액상 몰딩 컴파운드 층을 가압하는데 사용되는 이형 필름(release film)을 예시한다. 이형 필름(404)은 ETFE(Ethylene Tetrafluoroethylene)과 같은 연성 재료로 형성된다. 도 4에 도시된 바와 같이, 연성 재료 층이 금속 플레이트(402)에 부착된다.
도 5는 본 개시의 다양한 실시예에 따라 최종 액상 몰딩 컴파운드 층을 형성하도록 중간 액상 몰딩 컴파운드 층을 가압하는 방법을 예시한다. 금속 플레이트(402)로부터 압력이 인가됨에 따라, 범프(180)의 일부는 이형 필름 층(404) 안으로 가압된다. 또한, 이형 필름 층(404)은 반도체 디바이스(100)의 상부 표면으로부터 멀어지는 방향으로 액상 몰딩 컴파운드 층(172)의 일부를 밀어낼 수 있다. 그 결과, 이형 필름 층(404)의 하부 표면이 범프(180)의 상단부보다 더 낮을 수 있다.
또한, 액상 몰딩 컴파운드 층(172)에 경화(curing) 프로세스가 적용될 수 있다. 이러한 경화 프로세스는 몰딩 컴파운드 층을 고체 형태로 생성하도록 액상 몰딩 컴파운드를 고형화할 수 있다.
도 6은 본 개시의 다양한 실시예에 따라 이형 필름을 제거한 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다. 이형 필름(404)이 반도체 디바이스(100)로부터 제거된 후에, 범프(180)의 상부 표면 상에 몰딩 컴파운드 잔여물(도시되지 않음)의 얇은 층이 남아있을 수 있다. 액상 몰딩 컴파운드 층(172)의 나머지 부분은 범프(180)의 상단부보다 더 낮다.
도 7은 본 개시의 다양한 실시예에 따라 얇은 몰딩 컴파운드 층을 제거한 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다. 범프(180)의 상부 표면 상의 얇은 몰딩 컴파운드 층은 습식 또는 플라즈마 에칭 프로세스와 같은 적합한 에칭 기술에 의해 제거될 수 있다.
도 8은 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 또다른 반도체 디바이스의 단면도를 예시한다. 도 8에 도시된 반도체 디바이스(800)는 제1 폴리머 층(162)과 액상 몰딩 컴파운드 층(172) 사이에 위치된 제2 폴리머 층(192)이 존재한다는 것을 제외하고는 도 1에 도시된 반도체 디바이스(100)와 유사하다.
도 8에 도시된 바와 같이, 제2 폴리머 층(192)은 제1 폴리머 층(162)의 상면 상에 형성된다. 제2 폴리머 층(192)은 에폭시, 폴리이미드 등과 같은 폴리머 재료로 제조된다. 대안으로서, 제2 폴리머 층(192)은 PBO와 같은 적합한 폴리머 유전체 재료로 형성될 수 있다. 제2 폴리머 층(192)은 약 4 ㎛ 내지 약 10 ㎛ 범위의 두께로 이루어질 수 있다. 제2 폴리머 층(192)은 스핀 코팅 및/또는 기타와 같은 당해 기술 분야에 공지된 임의의 적합한 방법에 의해 제조될 수 있다.
범프(180)가 금속 라인(166) 상에 직접 실장된다는 것을 주목하여야 한다. 범프(180)의 하부 부분은 제2 폴리머 층(192)에 의해 둘러싸인다. 도 8에 도시된 바와 같이, 솔더 층(186)의 솔더는 제2 폴리머 층(192)과 금속 코팅 층(184) 사이의 갭을 채울 수 있다.
도 9는 본 개시의 다양한 실시예에 따른 칩 스케일 패키징 특징부를 갖는 또다른 반도체 디바이스의 단면도를 예시한다. 도 9에 도시된 반도체 디바이스(900)는 범프(180)가 UBM(under bump metallization) 구조 위에 형성된다는 것을 제외하고는 도 8에 도시된 반도체 디바이스(800)와 유사하다. 일부 실시예에서, 제2 폴리머 층(192)은 개구를 형성하도록 패터닝된다. 패터닝 프로세스는 레이저 식각 프로세스 및/또는 기타와 같은 적합한 반도체 제조 기술을 사용함으로써 구현될 수 있다.
도 9에 도시된 바와 같이, UBM 구조는 UBM 시드 층(186) 및 전도성 재료 층(188)을 포함할 수 있다. UBM 시드 층(186)은 제2 폴리머 층(192)의 개구 상에 증착된다. UBM 시드 층(186)은 구리와 같은 전도성 재료를 포함할 수 있다. UBM 시드 층(186)은 스퍼터링, CVD 등과 같은 적합한 제조 기술을 사용함으로써 구현될 수 있다.
도 9에 도시된 바와 같이, 신뢰성있는 UBM 구조를 얻기 위하여, 추가의 전도성 층(188)을 형성하도록 UBM 시드 층(186)의 상면 상에 추가의 전도성 재료가 등각의 방식으로 증착될 수 있다. 전도성 재료는 구리일 수 있지만, 구리 합금, 알루미늄, 텅스텐, 은 및 이들의 조합과 같은 임의의 적합한 전도성 재료일 수 있다. 전도성 층(188)은 무전해 도금 프로세스와 같은 적합한 기술에 의해 형성될 수 있다.
도 10은 본 개시의 다양한 실시예에 따라 패키징 기판 상에 반도체 디바이스가 실장된 후의, 도 1에 도시된 반도체 디바이스의 단면도를 예시한다. 패키징 기판(1002)은 접속 패드(1004)를 포함할 수 있다. 보다 구체적으로, 도 10에 도시된 바와 같이, 접속 패드(1004)는 패키징 기판(1002)의 상부 표면 위로 돌출해 있다.
반도체 디바이스(100)는 리플로우 프로세스를 통해 패키징 기판(1002) 상에 실장될 수 있다. 리플로우 프로세스 후에, 범프(180)와 접속 패드(1004)는 도 10에 도시된 바와 같은 접합(joint) 구조를 형성한다. 도 10에 도시된 바와 같이, 범프(180)의 직경은 X1로 정의된다. 접속 패드(1004)의 길이는 X2로 정의된다. 일부 실시예에서, X2에 대한 X1의 비는 약 1 내지 약 1.2 범위이다.
액상 몰딩 컴파운드 층(172)의 평평한 부분의 두께는 H1로 정의된다. 액상 몰딩 컴파운드 층(172)의 상부 표면과 패키징 기판(1002) 사이에는 갭이 존재할 수 있다. 갭은 치수 H2로 이루어진다. 일부 실시예에 따르면, H1은 약 50 ㎛ 내지 약 350 ㎛ 범위이다. H2는 약 20 ㎛ 내지 약 150 ㎛ 범위이다.
구리 코팅 층(184)을 갖는 것의 하나의 유리한 특징은, 구리 코팅 층(184)은 리플로우 프로세스 동안 범프의 형상을 유지하도록 돕는다는 것이다. 그리하여, 패키징 기판(1002)은 반도체 디바이스(100)로부터 더 높이 유지된다. 이러한 증가된 갭은 미세 피치 반도체 디바이스(100)의 신뢰성을 개선하기 위해 솔더 접합 유연성을 증가시키도록 돕는다.
도 11은 본 개시의 다양한 실시예에 따라 반도체 디바이스가 패키징 기판 상에 실장된 후의, 도 8에 도시된 반도체 디바이스의 단면도를 예시한다. 도 11에 도시된 치수는 도 10에 도시된 치수와 유사하고, 따라서 불필요한 반복을 피하도록 여기에서는 설명되지 않는다.
도 12는 본 개시의 다양한 실시예에 따라 반도체 디바이스가 패키징 기판 상에 실장된 후의, 도 9에 도시된 반도체 디바이스의 단면도를 예시한다. 도 12에 도시된 치수는 도 10에 도시된 치수와 유사하고, 따라서 불필요한 반복을 피하도록 여기에서는 설명되지 않는다.
실시예에 따르면, 구조물은 반도체 기판 위에 형성된 패시베이션 층, 패시베이션 층에 의해 에워싸인 접속 패드, 패시베이션 층 위에 형성되며 접속 패드에 접속된 재분배 층, 및 재분배 층 위에 형성된 범프를 포함하고, 범프는 재분배 층에 접속되고 금속 코팅 층을 포함한다.
구조물은 재분배 층 위에 형성된 몰딩 컴파운드 층을 더 포함하고, 몰딩 컴파운드 층은 평평한 부분과 돌출 부분을 포함하며, 범프의 하부 부분은 몰딩 컴파운드 층의 평평한 부분에 매립되고, 범프의 중간 부분은 몰딩 컴파운드 층의 돌출 부분에 의해 둘러싸이며, 몰딩 컴파운드 층의 돌출 부분과 몰딩 컴파운드 층의 평평한 부분은 약 10 도 내지 약 60 도 범위의 각도를 형성한다.
실시예에 따르면, 디바이스는 기판 위의 상호접속 구조물, 상호접속 구조물 위의의 패시베이션 층 - 금속 패드가 패시베이션 층에 매립되고 패시베이션 층의 개구를 통해 노출됨 - , 패시베이션 층 위에 형성된 제1 유전체 층, 제1 유전체 층에 형성된 포스트 패시베이션 상호접속 구조물 - 포스트 패시베이션 상호접속 구조물은 제1 유전체 층에 형성된 금속 라인을 포함하고, 금속 라인은 금속 패드에 전기적으로 연결됨 - , 금속 라인 위에 형성되며 금속 코팅 층을 포함한 범프, 및 몰딩 컴파운드 층을 포함한다.
몰딩 컴파운드 층은 금속 라인 위에 형성되고, 몰딩 컴파운드 층은 평평한 부분과 돌출 부분을 포함하며, 범프의 하부 부분은 평평한 부분에 매립되고, 범프의 중간 부분은 돌출 부분에 의해 둘러싸이며, 몰딩 컴파운드 층의 돌출 부분과 몰딩 컴파운드 층의 평평한 부분은 약 10 도 내지 약 60 도 범위의 각도를 형성한다.
실시예에 따르면, 방법은 반도체 기판 위에 패시베이션 층을 형성하고 - 금속 패드가 패시베이션 층에 매립되고 패시베이션 층의 개구를 통해 노출됨 - , 패시베이션 층 상에 제1 폴리머 층을 증착하고, 제1 폴리머 층 위에 재분배 층을 형성하고, 재분배 층 위에, 재분배 층에 전기적으로 연결된 범프를 실장하고, 패시베이션 층 위에 액상 몰딩 컴파운드 층을 형성하고 - 범프가 액상 몰딩 컴파운드 층에 매립됨 - , 이형 필름의 일부분이 범프의 상부 표면보다 더 낮아질 때까지 액상 몰딩 컴파운드 층을 가압하는 것을 포함한다.
본 개시의 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 대로 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다.
또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
100: 반도체 디바이스 112: 기판
122: 층간 유전체 층 131, 141: 금속 라인
132: 하부 금속화 층 142: 상부 금속화 층
151: 상부 금속 패드 152: 패시베이션 층
160: 포스트 패시베이션 상호접속 구조
162: 제1 유전체 층 164: 시드 층
166: 금속 라인 172: 액상 몰딩 컴파운드 층
180: 범프 182: 솔더 볼
184: 금속 코팅 층

Claims (10)

  1. 반도체 기판 위의 상호접속 구조물;
    상기 상호접속 구조물 위에 형성된 패시베이션 층으로서, 접속 패드가 상기 패시베이션 층에 의해 둘러싸이되 상기 패시베이션 층의 개구를 통해 노출되는 것인, 상기 패시베이션 층;
    상기 패시베이션 층 위에 형성된 제1 유전체 층;
    상기 제1 유전체 층 내에 형성되는 재분배 층(redistribution layer)으로서, 상기 재분배 층은 상기 제1 유전체 층 내에 형성되는 금속 라인을 포함하고, 상기 금속 라인은 상기 접속 패드에 접속되는 것인, 상기 재분배 층;
    상기 금속 라인 위에 형성되는 범프로서, 상기 범프는 상기 금속 라인에 접속되되 금속 코팅 층을 포함하는 것인, 상기 범프; 및
    상기 금속 라인 위에 형성된 몰딩 컴파운드 층을 포함하고,
    상기 몰딩 컴파운드 층은,
    평평한 부분으로서, 상기 범프의 저부 부분이 상기 몰딩 컴파운드 층의 평평한 부분에 매립되는 것인, 상기 평평한 부분; 및
    돌출 부분을 포함하며, 상기 범프의 중간 부분은 상기 몰딩 컴파운드 층의 상기 돌출 부분에 의해 둘러싸이는 것인, 반도체 디바이스 구조물.
  2. 청구항 1에 있어서,
    상기 패시베이션 층과 상기 재분배 층 사이에 형성된 제1 폴리머 층을 더 포함하는 반도체 디바이스 구조물.
  3. 청구항 1에 있어서,
    상기 재분배 층과 상기 몰딩 컴파운드 층 사이에 형성된 제2 폴리머 층을 더 포함하고,
    상기 범프는 상기 제2 폴리머 층에 부분적으로 매립되는 것인 반도체 디바이스 구조물.
  4. 반도체 기판 위에 패시베이션 층을 형성하는 단계로서, 금속 패드가 상기 패시베이션 층에 매립되되 상기 패시베이션 층의 개구를 통해 노출되는 것인, 상기 패시베이션 층 형성 단계;
    상기 패시베이션 층 상에 제1 폴리머 층을 성막하는 단계;
    상기 제1 폴리머 층 위에 재분배 층을 형성하는 단계;
    상기 재분배 층 위에, 상기 재분배 층에 전기적으로 결합된 범프를 실장하는 단계;
    상기 패시베이션 층 위에 액상 몰딩 컴파운드 층을 형성하는 단계로서, 상기 범프는 상기 액상 몰딩 컴파운드 층에 매립되는 것인, 상기 액상 몰딩 컴파운드 층 형성 단계; 및
    이형 필름(release film)의 일부분이 상기 범프의 상부 표면보다 낮아질 때까지 상기 액상 몰딩 컴파운드 층을 가압하는 단계를 포함하는 반도체 디바이스 형성 방법.
  5. 청구항 4에 있어서,
    몰딩 컴파운드 층을 형성하도록 상기 액상 몰딩 컴파운드 층을 경화하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  6. 청구항 4에 있어서,
    상기 패시베이션 층 위에 제2 폴리머 층을 성막하는 단계;
    상기 제2 폴리머 층에 패터닝 프로세스를 적용하여 개구를 형성하는 단계;
    상기 개구 위에 시드 층을 형성하는 단계;
    상기 시드 층 위에 UBM(under bump metallization) 구조물을 형성하는 단계; 및
    상기 UBM 구조물 위에 상기 범프를 실장하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  7. 청구항 4에 있어서,
    제1 리플로우 프로세스를 통해 상기 재분배 층 상에 상기 범프를 실장하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  8. 청구항 4에 있어서,
    제2 리플로우 프로세스를 통해 패키징 기판 상에 상기 반도체 기판을 본딩하는 단계를 더 포함하고, 상기 범프와 상기 패키징 기판 상의 패드가 접합(joint) 구조를 형성하는 것인 반도체 디바이스 형성 방법.
  9. 기판 위의 상호접속 구조물;
    상기 상호접속 구조물 위의 패시베이션 층으로서, 금속 패드가 상기 패시베이션 층에 매립되되 상기 패시베이션 층의 개구를 통해 노출되는 것인, 상기 패시베이션 층;
    상기 패시베이션 층 위에 형성된 제1 유전체 층;
    상기 제1 유전체 층에 형성된 포스트 패시베이션 상호접속 구조물(post passivation interconnect structure)로서, 상기 포스트 패시베이션 상호접속 구조물은 상기 제1 유전체 층 내에 형성되되 상기 금속 패드에 전기적으로 결합된 금속 라인을 포함하는 것인, 상기 포스트 패시베이션 상호접속 구조물;
    상기 금속 라인 위에 형성되되 금속 코팅 층을 포함하는 범프; 및
    상기 금속 라인 위에 형성된 몰딩 컴파운드 층을 포함하고,
    상기 몰딩 컴파운드 층은,
    평평한 부분으로서, 상기 범프의 저부 부분은 상기 평평한 부분에 매립되는 것인, 상기 평평한 부분; 및
    돌출 부분을 포함하고, 상기 범프의 중간 부분은 상기 돌출 부분에 의해 둘러싸이며, 상기 몰딩 컴파운드 층의 돌출 부분과 상기 몰딩 컴파운드 층의 평평한 부분은 10 도 내지 60 도 범위 내의 각도를 형성하는 것인 반도체 디바이스.
  10. 청구항 9에 있어서,
    상기 제1 유전체 층 위에 형성된 제2 유전체 층을 더 포함하는 반도체 디바이스.
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