KR100596452B1 - 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법 - Google Patents

볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법 Download PDF

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insulating layer
redistribution
wafer level
chip scale
ball
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KR1020050023746A
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박명순
정현수
이인영
정재식
심성민
장동현
송영희
유승관
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Abstract

본 발명은 반도체 칩의 전극패드와 연결되는 재배선 상에 솔더 볼이 부착된 형태로서, 패키지 제조 과정을 웨이퍼 상태에서 일괄적으로 진행할 수 있는 웨이퍼 레벨 칩 스케일 패키지(WLCSP)에 관한 것이다. 본 발명의 웨이퍼 레벨 칩 스케일 패키지는 재배선을 덮는 제2절연층을 통하여 노출되는 재배선의 볼 랜드(ball land)와 솔더 볼(solder ball) 사이에 솔더 볼 내에 수용되는 에어 갭(air gap)을 갖도록 함으로써, 볼 랜드와 솔더 볼 사이의 스트레스(stress)가 완화되도록 하여 솔더 접합 신뢰성을 향상시킨 구조이다. 그리고 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법은 재배선 형성 단계에서 볼 랜드 위치에 재배선을 관통하는 재배선 개방 영역을 형성하고, 시드 금속층을 제거하는 단계에서 재배선 하부에 언더컷 부분이 형성되도록 재배선 개방 영역 하부의 시드 금속층 개방 영역을 형성하며, 제2절연층의 형성 단계에서 재배선 개방 영역과 시드 금속층 개방 영역의 공기를 가두어 솔더 볼과 볼 랜드 사이에 에어 갭이 형성되도록 함으로써 솔더 접합 신뢰성이 향상된 웨이퍼 레벨 칩 스케일 패키지를 용이하게 제조할 수 있다.
웨이퍼 레벨 패키지, 반도체 패키지, 칩 스케일 패키지, 솔더 접합, 솔더 볼, 볼 랜드패드, 열팽창계수

Description

볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법{WAFER LEVEL CHIP SCALE PACKAGE HAVING AIR GAP BETWEEN BALL LAND AND SOLDER BALL AND MANUFACTURING METHOD THEREOF}
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 일 예를 나타낸 부분 단면도이다.
도 2는 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 다른 예를 나타낸 부분 단면도이다.
도 3은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 또 다른 예를 나타낸 부분 단면도이다.
도 4는 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 실시예를 나타낸 부분 단면도이다.
도 5a 내지 도 5i는 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정도이다.
도 6은 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조에 사용될 수 있는 마스크 패턴을 나타낸 평면도이다.
도 7은 도 5f의 "A" 부분에 대한 확대도이다.
도 8은 폴리머층 하부에 에어 갭이 형성된 상태를 나타낸 전자 현미경(SEM; Scanning Electron Microscope) 사진이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 웨이퍼 레벨 칩 스케일 패키지 11; 반도체 칩
12; 전극패드 13; 패시베이션층
15; 제1절연층 17; 시드 금속층
18; 시드 금속층 개방 영역 18a; 언더컷 부분
21; 감광막 23; 재배선
24; 재배선 개방 영역 25; 제2절연층
27; 에어 갭(air gap) 29; 솔더 볼
본 발명은 반도체 칩 패키지와 그 제조 방법에 관한 것으로서, 보다 상세하게는 솔더 접합 부분에서의 스트레스를 감소시킬 수 있도록 구조가 개선된 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법에 관한 것이다.
전자 제품은 끊임없이 경박단소화 및 고속화 요구에 직면하고 있다. 이러한 요구에 부응하기 위하여 반도체 칩 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 패키지의 한 형태가 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)이다. 웨이퍼 레벨 칩 스케일 패키지는 기존의 플라스틱 패키지를 대체하기 위하여 근래에 소개된 패키지 기술로서, 이에 대한 관 심과 연구개발이 갈수록 증가하는 추세에 있다.
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지의 일 예를 나타낸 부분 단면도이다. 도 1에 도시된 바와 같이, 웨이퍼 레벨 칩 스케일 패키지(110)는 반도체 칩(111)의 패시베이션층(passivation layer; 113) 상에 제1절연층(115)이 형성되어 있고, 그 패시베이션층(113)과 제1절연층(115)에 의해 노출된 전극패드(112)와 연결되는 시드 금속층(seed metal layer; 117)과 재배선(123)이 형성되어 있으며, 그 재배선(123)을 덮으며 제2절연층(125)이 형성되어 있고, 제2절연층(125)의 일부분이 제거되어 외부로 노출된 재배선(123)의 볼 랜드(ball land; 123a) 위에 솔더 볼(solder ball; 129)이 형성된 구조이다. 반도체 칩(111)의 전극패드(112)와 외부 접속 단자인 솔더 볼(129) 사이의 전기적 연결은 재배선(123)을 통하여 이루어진다.
이와 같은 구조의 웨이퍼 레벨 칩 스케일 패키지는 패키지 제조 과정을 웨이퍼 상태에서 일괄적으로 진행할 수 있고 칩 크기의 패키지를 구현할 수 있다는 장점이 있으나, 반도체 칩이 실장되는 기판을 포함하는 일반적인 볼 그리드 어레이(Ball Grid Array) 패키지와 달리 반도체 칩과 솔더 볼 사이에 기판이 존재하지 않기 때문에 주기판 또는 모듈 기판에 실장된 상태에서 열팽창계수(CTE; Coefficient of Thermal Expansion) 차이에 의한 스트레스(stress)로 인하여 솔더 조인트 크랙(crack)이 발생하는 등 솔더 접합 신뢰성(solder joint Reliability)이 취약하다는 문제점이 있다.
이러한 솔더 접합 신뢰성 문제를 개선하기 위한 방안으로서 제안된 기술이 대한민국 공개특허공보 제2002-692호에 소개된 바와 같은 구조의 웨이퍼 레벨 칩 스케일 패키지로서 도 2의 단면도에 나타나 있다.
도 2에 도시된 바와 같은 웨이퍼 레벨 칩 스케일 패키지(210)는 제2절연층(225)을 통하여 외부로 노출된 재배선(223)의 볼 랜드(223a)에 금속 기둥(metal post; 227)이 형성되어 있고, 이 금속 기둥(227)이 볼 랜드(223a)에 형성된 솔더 볼(229) 내에 수용되는 구조이다. 금속 기둥(227)에 의해 솔더 볼(229)의 지지 강도와 접합 강도를 강화시킴으로써 솔더 접합 신뢰성을 향상시킨 형태이다. 이에 따라 스트레스에 대한 솔더 볼(229)의 대항 강도가 강화되어 솔더 접합 부분에서의 크랙 발생이 방지된다.
그러나 이와 같은 구조의 웨이퍼 레벨 칩 스케일 패키지의 경우 금속 기둥을 갖도록 함으로써 솔더 접합 신뢰성을 향상시키기는 하지만 금속 기둥을 형성하기 위한 추가적인 공정이 요구되어 금속 기둥이 없는 형태의 웨이퍼 레벨 칩 스케일 패키지에 비하여 상대적으로 제조 공정이 복잡하다. 즉 제2절연층 형성 후에 솔더 볼이 부착될 볼 랜드에 금속 기둥을 형성하기 위하여 포토레지스트(photo resist) 도포, 노광, 현상, 금속 기둥 형성, 포토레지스트 제거 등의 추가적인 공정이 요구된다. 따라서 웨이퍼 레벨 칩 스케일 패키지 제조에 소요되는 공정시간과 제조 비용이 금속 기둥을 갖지 않는 웨이퍼 레벨 칩 스케일 패키지에 비하여 증가되는 문제점이 있다.
솔더 접합 신뢰성 문제를 해결하기 위한 또 다른 방안으로서 제안된 기술이 본 출원인에 의해 출원된 바 있는 대한민국 공개특허공보 제2003-68376호에 소개된 구조의 웨이퍼 레벨 칩 스케일 패키지로서 도 3에 도시된 단면도에 나타나 있다.
도 3에 도시된 바와 같은 웨이퍼 레벨 칩 스케일 패키지(310)는 솔더 볼(329)이 부착되는 볼 랜드(323a) 하부에 공기 캐버티(air cavity; 327)를 갖도록 함으로써 솔더 볼(329) 주변이 최소한의 지지부에 의해 지지되기 때문에 반도체 칩(311)과 주기판 또는 모듈 기판과 같은 실장 기판(미도시) 사이의 열팽창계수 차이에 따른 스트레스를 최대한 흡수할 수 있어 솔더 접합 신뢰성이 향상된 구조이다. 더욱이 공기와 같은 저유전율 물질을 사용함으로써 패드 정전 용량이 감소되고 신호전달속도가 향상될 수 있다.
그러나 이와 같은 웨이퍼 레벨 칩 스케일 패키지 역시 일반적인 웨이퍼 레벨 칩 스케일 패키지 제조 공정에 포함되지 않는 추가 공정이 요구되어 제조 공정이 복잡하다는 문제점이 있다. 즉, 공기 캐버티를 형성하기 위하여 제1절연층을 식각하는 단계, 식각 부분이 채워지도록 폴리머를 코팅하는 단계, 폴리머 평탄화 단계, 및 시드 금속층과 금속 접속 패드 형성단계 후에 공기 캐버티를 채우고 있는 폴리머를 습식 에칭으로 제거하는 단계 등이 요구된다. 따라서 웨이퍼 레벨 칩 스케일 패키지 제조에 소요되는 공정시간과 제조 비용이 증가된다.
따라서 본 발명의 목적은 솔더 접합 신뢰성을 보다 향상시킴과 아울러 제조 공정이 단순하여 제조에 소요되는 공정시간이나 제조 비용을 감소시킬 수 있는 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는, 상부면에 형성된 전극패드를 포함하는 반도체 칩과, 그 반도체 칩의 상부면 상에 형성되며 전극패드를 노출시키는 제1절연층과, 그 제1절연층의 표면과 상기 전극패드 상에 형성되는 시드 금속층과, 그 시드 금속층 상에 형성되며 전극패드와 전기적으로 연결되는 재배선과, 그 재배선과 제1절연층 상에 형성되고 재배선의 일부분을 노출시켜 볼 랜드를 형성하는 제2절연층, 및 볼 랜드에 형성되며 상기 재배선과 전기적으로 연결되는 솔더 볼을 포함하되, 볼 랜드 상에 에어 갭(air gap)이 형성되어 있고 상기 제2절연층이 그 에어 갭을 덮으며 솔더 볼이 제2절연층을 덮는 것을 특징으로 한다.
솔더 볼과 재배선 사이에 형성되는 에어 갭이 스트레스에 대한 에어 쿠션 역할을 한다. 에어 갭은 제2절연층의 형성 과정에서 에어 갭이 용이하게 형성될 수 있다. 여기서 제2절연층은 볼 랜드에 형성된 부분이 볼 랜드 주변에 형성된 부분보다 높게 형성되도록 하여 에어 갭의 크기를 증가시킬 수 있다. 제2절연층으로서는 폴리머가 사용될 수 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지에 있어서, 재배선에는 에어 갭과 연결되는 개방 영역(open area)이 형성된 것이 바람직하다. 더욱 바람직하게는 재배선의 개방 영역과 연결되며 재배선 하부로 언터컷(undercut) 부분이 형성된 시드 금속층 개방 영역이 형성되도록 한다. 여기서, 재배선의 개방 영역은 원형, 사각형, 격자 형상 중 어느 하나의 형상으로 개방될 수 있다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 웨이퍼 레벨 패키지 제조 방법은, ⒜전극패드가 형성된 반도체 칩 상에 전극패드가 노출되도록 제1절연층을 형성하는 단계, ⒝제1절연층의 표면과 전극패드 상에 시드 금속층을 형성하는 단계, ⒞솔더 볼 형성 위치에서 시드 금속층의 일부분을 개방시키는 개방 영역을 포함하도록 하여 시드 금속층 상에 재배선을 형성하는 단계, ⒟재배선을 마스크로 이용하여 외부로 노출된 시드 금속층을 제거하는 단계, ⒠재배선과 제1절연층 상에 재배선의 일부분을 노출시켜 볼 랜드를 형성하고 동시에 그 볼 랜드 내에 에어 갭을 형성하는 제2절연층을 형성하는 단계, 및 ⒡에어 갭을 형성하는 제2절연층 부분을 덮도록 하여 볼 랜드에 솔더 볼을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법은 별도의 추가 공정 없이 재배선을 형성하는 단계에서 재배선의 볼 랜드에 시드 금속층의 일부를 노출시키는 개방 영역을 형성하고, 제2절연층 형성 단계가 진행되는 과정에서 재배선의 개방 영역과 시드 금속층의 개방 영역에 존재하는 공기가 제2절연층으로부터 배출되지 못하고 트랩(trap)되도록 함으로써 볼 랜드 상에 에어 갭이 형성된 웨이퍼 레벨 칩 스케일 패키지의 제조가 이루어진다. 여기서, 재배선을 형성하는 단계는 원형, 사각형 및 격자 형상 중 어느 하나의 형상으로 시드 금속층을 노출시키는 개방 영역을 형성할 수 있다. 그리고 제2절연층으로서는 폴리머 재질이 사용될 수 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서, 제2절연층을 형성하는 단계는 재배선과 제1절연층 상에 절연 물질을 도포하여 절연층을 형 성하는 단계, 재배선의 개방 영역과 그에 연결된 시드 금속층의 개방 영역의 상부에 에어 갭이 형성되도록 절연층을 베이킹(baking)시키는 단계, 재배선의 일부분을 노출시켜 볼 랜드가 형성되도록 절연층을 패터닝하는 단계 및 패터닝된 절연층을 경화시키는 단계를 포함한다. 여기서, 절연층을 형성하는 단계와 절연층을 베이킹시키는 단계는 스핀 코팅 단계인 것이 바람직하다.
그리고 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서, 시드 금속층을 제거하는 단계는 등방성 식각(isotropic etching)에 의해 이루어지도록 하여 재배선의 개방 영역과 연결되어 재배선 하부에 언더컷 부분을 포함하는 시드 금속층 개방 영역이 형성되도록 함으로써 공기의 트랩되는 양이 증가되도록 하는 것이 바람직하다.
또한 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 있어서, 제2절연층을 형성하는 단계는 볼 랜드 내에 형성된 제2절연층 부분이 볼 랜드 주변 부분의 제2절연층 부분보다 높게 형성하여 에어 갭의 크기가 증가되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법의 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 4는 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지를 나타낸 부분 단면도로서, 도 4에 도시된 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지(10)는, 통상의 웨이퍼 제조 공정을 통하여 형성된 다수의 전극패드(12)와 패시베이션층(13)이 형 성된 반도체 칩(11)을 포함한다. 패시베이션층(13)은 반도체 칩(11)의 내부에 형성된 집적회로를 보호하기 위하여 전극패드(12)를 제외한 반도체 칩 상부면 전체를 덮는다.
패시베이션층(13) 상에는 제1절연층(15)이 형성되어 있다. 제1절연층(15)은 전기적인 절연 기능과 함께 열 응력을 완화시키는 완충 역할을 한다. 제1절연층(15)은 각종 폴리머(polymer) 물질로 형성될 수 있다. 예컨대, 감광성 폴리이미드(PSPI; Photosensitive Polyimide), 벤조사이클로부텐(benzo-cyclo-butene; BCB), 에폭시(epoxy)와 같은 물질로 형성될 수 있다.
제1절연층(15)의 표면과 전극패드(12) 상에는 시드 금속층(17)이 형성되어 있고, 그 시드 금속층(17) 상에는 재배선(23)이 형성되어 있다. 시드 금속층(17)은 복수 개의 층으로 이루어질 수 있으며, 제1절연층(15) 상에 재배선을 형성할 수 있도록 접착층, 확산 방지층, 도금 전극 등의 역할을 담당한다. 시드 금속층(17)으로서는 잘 알려진 바와 같이 다양한 합금이 사용될 수 있다. 예를 들어, 티타늄(Ti)/구리(Cu), 크롬(Cr)/구리(Cu), 크롬(Cr)/니켈(Ni), 크롬(Cr)/바나듐(V), 티타늄(Ti)/구리(Cu)/니켈(Ni), 크롬(Cr)/니켈(Ni)/금(Au) 등의 합금이 사용될 수 있다. 재배선(23)은 전기전도성이 우수한 물질, 예컨대 구리(Cu)로 형성되며 전극패드와 연결되는 소정의 패턴으로 형성된다.
여기서, 재배선(23)은 솔더 볼(29)이 부착되는 볼 랜드(ball land)로서 제공될 위치에 소정 폭으로 재배선(23)을 관통하는 개방 영역(24)을 갖는다. 재배선(23)의 개방 영역(24)은 원형이나 사각형 또는 격자 형상 등으로 형성될 수 있다. 이는 재배선 형성 과정에서 사용되는 마스크 패턴(mask pattern) 내에 원형이나 사각형 또는 격자 형상의 영역을 마련함으로써 형성될 수 있다. 그리고 시드 금속층(17)은 재배선(23)의 개방 영역(24)과 연결되는 시드 금속층 개방 영역(18)이 시드 금속층(17)을 관통하여 형성되어 있다. 재배선(23)의 개방 영역(24)과 시드 금속층의 개방 영역(18)은 후술되는 에어 갭(27)에 연결된다. 시드 금속층(17)의 개방 영역(18)은 재배선(23)의 하부로 파여진 언더컷 부분(18a)을 포함한다.
제1절연층(15) 상에는 재배선(23)을 덮는 제2절연층(25)이 형성되어 있다. 재배선(23)의 일부분이 제2절연층(25)으로부터 노출되어 솔더 볼(29)이 부착되는 볼 랜드(23a)로 제공된다. 여기서 제2절연층(25)은 재배선(23)의 볼 랜드(23a)에 형성된 부분(26)을 갖는다. 볼 랜드(23a)에 형성된 제2절연층 부분(26)은 볼 랜드(23a)로부터 소정 높이에 형성되며, 볼 랜드(23a)와 그 절연층 부분(26) 사이에는 재배선(23)의 개방 영역(24)과 연결된 에어 갭(27)이 형성되어 있다. 여기서 볼 랜드(23a)의 제2절연층 부분(26)은 주변 부분보다 높게 형성하여 에어 갭(27)의 크기가 증가되도록 하는 것이 바람직하다. 제2절연층(25)은 제1절연층(15)과 마찬가지로 각종 폴리머 물질로 형성될 수 있다.
제2절연층(25)에 의해 노출되는 재배선 부분(23a)에는 외부접속단자로서 솔더 볼(29)이 형성된다. 여기서 솔더 볼(29) 하부에는 여러 금속의 합금으로 이루어지는 하부 금속층(under bump metal; UBM)이 형성될 수 있는데, 이 경우 에어 갭(27)이 하부 금속층 상에서 소정 높이로 형성되도록 한다.
전술한 실시예에서와 같이 본 발명의 웨이퍼 레벨 칩 스케일 패키지는 볼 랜 드 상에 에어 쿠션 역할을 하는 에어 갭을 갖는다. 이 에어 갭이 열팽창계수 차이나 물리적인 충격 등에 대한 에어 쿠션 역할을 하여 스트레스를 완화시킨다. 물론 공기가 유전율이 낮기 때문에 패드 정전용량을 감소시키고 신호전달속도를 향상시키는 역할도 한다.
이와 같은 웨이퍼 레벨 칩 스케일 패키지는 다음과 같은 방법으로 제조된다. 이하, 도 5a 내지 도 5i 및 도 6을 참조하여 본 발명의 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 방법을 설명한다.
도 5a 내지 도 5i는 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 공정도이고, 도 6은 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 제조에 사용될 수 있되는 마스크 패턴을 나타낸 평면도이다.
먼저 도 5a와 같이 반도체 칩(11) 상에 전극패드(12)가 노출되도록 하여 제1절연층(15)을 형성한다. 여기서 반도체 칩(11)은 상부면에 전극패드(12)와 그 전극패드(12)를 개방시키도록 덮여져 있는 패시베이션층(13)을 포함한다. 제1절연층(15)은 반도체 칩(11)의 전면에 예컨대 스핀 코팅(spin coating)법으로 형성할 수 있으며, 포토(photo) 공정을 진행하여 전극패드(12)를 노출시킬 수 있다.
다음으로 도 5b와 같이 제1절연층(15) 상에 전극패드(12)와 연결되는 시드 금속층(17)을 형성한다. 시드 금속층(17)의 형성에는 증착 방법, 스퍼터링(sputtering)이 사용될 수 있다. 시드 금속층(17)은 전술한 바와 같이 매우 다양한 금속의 합금으로 이루어진 복수 개의 층으로 형성할 수 있다.
시드 금속층(17)의 형성이 완료되면, 도 5c와 같이 시드 금속층(17) 상에 소 정 패턴의 감광막(photoresist layer; 21)을 형성한다. 감광막(21)은 감광 물질을 전면에 도포한 후 노광 및 현상하여 형성하며, 재배선이 형성될 시드 금속층 부분(17a)을 외부로 노출시키는 개구부(21a)를 포함한다. 여기서, 감광막(21)은 후속 단계에서 노출될 재배선이 원형, 사각형, 및 격자 형상 중 어느 하나의 형상으로 시드 금속층(17)을 노출시킬 수 있도록 한다.
이어서 감광막(21)의 개구부(21a) 내에 노출된 시드 금속층(17) 상에 도 5d와 같이 재배선(23)을 형성한다. 그리고 재배선(23)의 형성 후에 감광막(21)은 제거되어 도 5e와 같은 상태가 된다. 이때 재배선(23)의 일부분에는 재배선(23)을 관통하여 시드 금속층(17)을 노출시키는 개방 영역(24)이 형성된다. 개방 영역(24)은 도 6a에서와 같이 원형으로 형성되거나 도 6b에서와 같이 사각형으로 형성되거나 도 6c에서와 같은 마스크 패턴을 이용하여 형성될 수 있다. 여기서, 재배선(23)은 시드 금속층(17)을 도금 전극으로 이용하여 전해도금(electroplating)을 진행함으로써 형성될 수 있다.
재배선(23)을 형성한 후에는 도 5f와 같이 재배선(23)을 마스크로 이용하여 외부로 노출된 시드 금속층(17)을 등방성 식각한다. 이방성 식각에 의해 시드 금속층(17)을 식각할 수도 있으나 등방성 식각에 의해 시드 금속층(17)을 식각함으로써 재배선(23)의 하부가 언더컷 부분(18a)이 형성되어 재배선(23)의 개방 영역(24)보다 폭이 증가된 형태의 시드 금속층 개방 영역(18)을 얻을 수 있다. 실제로 등방성 식각에 의해 형성되는 언더컷 부분(18a)은 도 7에서와 같은 형태가 된다.
시드 금속층(17)의 식각이 완료되면 도 5g 내지 도 5i에서와 같이 재배선 (23)을 덮으며 재배선(23)의 볼 랜드(23a)를 노출시키는 제2절연층(25)을 제1절연층(15) 상에 형성한다. 이때 볼 랜드(23a)에 위치하는 재배선(23)의 개방 영역(24)에 연결되어 에어 갭(27)이 형성되도록 제2절연층(25)을 형성한다. 이는 세부적으로 절연 물질을 도포하여 절연층을 형성하는 단계, 그 절연층을 베이킹(bake)시키는 단계, 볼 랜드(23a)를 노출시키는 절연층 패터닝 단계 및 절연층을 경화시키는 단계로 이루어진다.
즉, 도 5g에서와 같이 절연 물질, 예컨대 폴리머를 재배선(23)이 형성된 반도체 칩(11) 상에 도포하여 폴리머층(25a)을 형성하고 폴리머층(25a)에 대한 베이킹 단계를 진행한다. 이 단계들은 스핀 코팅법을 이용하여 막질을 형성하는 스핀 코팅 단계에 의해 진행된다. 폴리머의 도포 후에 폴리머층(25a)에 대한 베이킹 단계를 진행할 때 재배선(23)의 개방 영역(24)과 시드 금속층(17)의 개방 영역(18)에 가열된 공기가 폴리머층(25a)으로부터 빠져나가기 위하여 폴리머층(25a)을 밀어 올리게 되며, 이 공기가 배출되기 전에 폴리머층(25a)에 대한 경화가 이루어지도록 공정 제어가 이루어짐으로써 공기가 외부로 배출되지 못하고 폴리머층(25a) 내에 트랩되어 도 5h에서와 같은 에어 갭(27)을 덮는 제2절연층(25)이 형성된다. 이 과정에서 제2절연층(25)의 에어 갭(27)을 덮는 부분의 두께는 얇아지게 된다. 폴리머층(25a)에 의해 에어 갭(27)이 형성된 상태가 도 8의 사진에 나타나 있다.
여기서 에어 갭(27)의 수직 폭은 가능한 크게 형성되도록 하여 스트레스 완화효과가 상승되도록 하는 것이 바람직하다. 이는 재배선(23)의 개방 영역(24)의 크기와 시드 금속층(17)의 개방 영역(18) 크기에 의해 조절될 수 있다.
베이킹 단계 후에 노광 및 현상을 포함하는 제2절연층(25)에 대한 패터닝 공정이 진행되어 도 5i에서와 같이 볼 랜드(23a)가 노출된다. 그리고 제2절연층(25)에 대한 경화 단계가 진행된다.
도 4를 참조하면, 다음으로 노출된 재배선 부분(23a)에 솔더 볼(29)을 형성한다. 솔더 볼(29)을 노출된 재배선 부분(23a)에 위치 정렬시킨 상태에서 리플로우(reflow)를 진행함으로써 솔더 볼(29)이 부착된다. 이에 따라 솔더 볼(29)과 볼 랜드(23a) 사이에 제2절연층 부분(25a)에 의해 에어 갭(27)이 수용된 상태가 된다.
전술한 실시에와 같이 본 발명의 웨이퍼 레벨 칩 스케일 패키지 제조 방법은 일반적인 웨이퍼 레벨 칩 스케일 패키지의 제조 방법 대비 추가 공정의 진행이 요구되지 않는다. 다만 재배선의 형성 과정에서 개방 영역이 형성되도록 하고, 시드 금속층의 식각 단계에서 언더컷이 이루어지도록 하며, 제2절연층의 형성 과정에서 공기가 제2절연층에서 배출되지 않도록 할뿐이다.
한편 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법은 전술한 실시예에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 예를 들어, 에어 갭의 폭과 높이 등은 필요에 따라 조정될 수 있으며, 그 형태도 다양하게 변화될 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법에 의하면, 에어 갭을 포함하는 구성에 의해 솔더 접합 부분에서의 스트레스가 완화될 수 있어 물리적 충격이나 열팽창계수 차이 등으로 인한 크랙 발생 을 방지하여 솔더 접합 신뢰성을 향상시킬 수 있다.
또한 일반적인 웨이퍼 레벨 칩 스케일 패키지 제조 공정 대비 추가 공정이 요구되지 않기 때문에 패키지 제조에 소요되는 공정시간과 제조 비용 등이 크게 증가되지 않는다.

Claims (13)

  1. 상부면에 형성된 전극패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상부면 상에 형성되며 상기 전극패드를 노출시키는 제1절연층;
    상기 제1절연층의 표면과 상기 전극패드 상에 형성되는 시드 금속층과;
    상기 시드 금속층 상에 형성되며 상기 전극패드와 전기적으로 연결되는 재배선;
    상기 재배선과 상기 제1절연층 상에 형성되고 상기 재배선의 일부분을 노출시켜 볼 랜드를 형성하는 제2절연층; 및
    상기 볼 랜드에 형성되며 상기 재배선과 전기적으로 연결되는 솔더 볼을 포함하되,
    볼 랜드 상에 에어 갭(air gap)이 형성되어 있고 그 에어 갭을 덮는 제2절연층이 형성되어 있으며 솔더 볼이 상기 제2절연층을 덮는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제1항에 있어서, 상기 재배선은 상기 에어 갭과 연결되는 개방 영역을 갖는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제2항에 있어서, 상기 시드 금속층은 상기 재배선의 개방 영역과 연결되며 상기 재배선 하부로 파여진 언더컷 부분을 포함하는 시드 금속층 개방 영역을 갖는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. 제2항에 있어서, 상기 재배선의 개방 영역은 원형, 사각형, 격자 형상 중 어느 하나의 형상으로 개방된 형태를 갖는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제1항에 있어서, 상기 제2절연층은 상기 볼 랜드에 형성된 부분이 볼 랜드 주변 부분보다 높게 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  6. 제1항에 있어서, 상기 제2절연층은 폴리머 재질인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  7. ⒜전극패드가 형성된 반도체 칩 상에 전극패드가 노출되도록 제1절연층을 형성하는 단계;
    ⒝제1절연층의 표면과 전극패드 상에 시드 금속층을 형성하는 단계;
    ⒞솔더 볼 형성 위치에서 상기 시드 금속층의 일부분을 개방시키는 개방 영역을 포함하도록 하여 시드 금속층 상에 재배선을 형성하는 단계;
    ⒟상기 재배선을 마스크로 이용하여 외부로 노출된 상기 시드 금속층을 제거하는 단계;
    ⒠상기 재배선과 상기 제1절연층 상에 상기 재배선의 일부분을 노출시켜 볼 랜드를 형성하고 상기 볼 랜드 내에 에어 갭을 형성하는 제2절연층을 형성하는 단계, 및
    ⒡상기 에어 갭을 형성하는 제2절연층 부분을 덮도록 하여 상기 볼 랜드에 솔더 볼을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  8. 제7항에 있어서, 상기 ⒟시드 금속층을 제거하는 단계는 등방성 식각(isotropic etching)에 의해 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  9. 제7항에 있어서, 상기 ⒠제2절연층을 형성하는 단계는 상기 재배선과 상기 제1절연층 상에 절연 물질을 도포하여 절연층을 형성하는 단계, 상기 재배선의 개방 영역과 그에 연결된 상기 시드 금속층의 개방 영역의 상부에 에어 갭이 형성되도록 상기 절연층을 베이킹(baking)시키는 단계, 상기 재배선의 일부분을 노출시켜 볼 랜드가 형성되도록 절연층을 패터닝하는 단계 및 패터닝된 절연층을 경화시키는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  10. 제9항에 있어서, 상기 절연층을 형성하는 단계와 상기 절연층을 베이킹시키는 단계는 스핀 코팅 단계인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제 조 방법.
  11. 제7항에 있어서, 상기 제2절연층을 형성하는 단계는 상기 볼 랜드 내에 형성된 제2절연층 부분이 상기 볼 랜드 주변 부분의 제2절연층 부분보다 높게 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  12. 제7항에 있어서, 상기 재배선을 형성하는 단계는 볼 랜드 형성 위치에서 원형, 사각형, 및 격자 형상 중 어느 하나의 형상으로 상기 시드 금속층을 노출시키는 개방 영역을 형성하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
  13. 제7항에 있어서, 상기 제2절연층은 폴리머 재질인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830017B2 (en) 2006-12-05 2010-11-09 Samsung Electronics Co., Ltd. Wafer level chip scale package, method of manufacturing the same, and semiconductor chip module including the wafer level chip scale package
KR101030949B1 (ko) 2009-02-05 2011-04-28 (주)애니솔 중공 에폭시 솔더볼 및 이를 포함하는 반도체 패키지
KR101366401B1 (ko) 2011-07-27 2014-02-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 범프 대 랜딩 트레이스 비율을 위한 구조 및 방법

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100647483B1 (ko) * 2005-08-19 2006-11-23 삼성전자주식회사 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법
US8008770B2 (en) * 2005-11-02 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with bump pad
KR100867631B1 (ko) * 2007-02-01 2008-11-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100870864B1 (ko) * 2007-10-02 2008-11-28 삼성전기주식회사 웨이퍼 레벨 패키지 제조방법
US8058726B1 (en) 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
US7977783B1 (en) * 2009-08-27 2011-07-12 Amkor Technology, Inc. Wafer level chip size package having redistribution layers
US8895358B2 (en) * 2009-09-11 2014-11-25 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in PCB containing encapsulant or dummy die having CTE similar to CTE of large array WLCSP
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8735273B2 (en) * 2011-07-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Forming wafer-level chip scale package structures with reduced number of seed layers
US8552557B1 (en) 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9607921B2 (en) 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
US20130299967A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die having redistribution layer capture pad with at least one void
US9355978B2 (en) 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9245833B2 (en) * 2012-08-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pads with openings in integrated circuits
KR101971279B1 (ko) 2012-08-30 2019-04-22 에스케이하이닉스 주식회사 범프 구조물 및 그 형성 방법
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US10204876B2 (en) * 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
US9673093B2 (en) * 2013-08-06 2017-06-06 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making wafer level chip scale package
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
DE102017210654B4 (de) * 2017-06-23 2022-06-09 Infineon Technologies Ag Elektronische Vorrichtung, die ein einen Hohlraum umfassendes Umverdrahtungsschicht-Pad umfasst
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
KR102438179B1 (ko) 2017-11-02 2022-08-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법
EP3732714A4 (en) * 2017-12-30 2021-08-18 INTEL Corporation STRUCTURES WITH TWO PASSES WITHOUT MISALIGNMENT USING A PHOTOGRAPHIC DIELECTRIC STRUCTURE FILM AND TRANSPARENT SUBSTRATE WITH ELECTRIC PLATING
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
KR20220056309A (ko) * 2020-10-27 2022-05-06 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274211A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体装置
JPH10209592A (ja) * 1997-01-20 1998-08-07 Ngk Spark Plug Co Ltd 配線基板
JP2001156091A (ja) 1999-11-30 2001-06-08 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20040253801A1 (en) 2003-06-13 2004-12-16 Aptos Corporation Ultimate low dielectric device and method of making the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000228423A (ja) 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR20020000692A (ko) 2000-06-28 2002-01-05 박종섭 웨이퍼 레벨 패키지
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6638638B2 (en) * 2001-09-18 2003-10-28 Samsung Electronics Co., Ltd. Hollow solder structure having improved reliability and method of manufacturing same
US7141885B2 (en) 2002-02-13 2006-11-28 Samsung Electronics Co., Ltd. Wafer level package with air pads and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08274211A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体装置
JPH10209592A (ja) * 1997-01-20 1998-08-07 Ngk Spark Plug Co Ltd 配線基板
JP2001156091A (ja) 1999-11-30 2001-06-08 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20040253801A1 (en) 2003-06-13 2004-12-16 Aptos Corporation Ultimate low dielectric device and method of making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7830017B2 (en) 2006-12-05 2010-11-09 Samsung Electronics Co., Ltd. Wafer level chip scale package, method of manufacturing the same, and semiconductor chip module including the wafer level chip scale package
KR101030949B1 (ko) 2009-02-05 2011-04-28 (주)애니솔 중공 에폭시 솔더볼 및 이를 포함하는 반도체 패키지
KR101366401B1 (ko) 2011-07-27 2014-02-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 범프 대 랜딩 트레이스 비율을 위한 구조 및 방법

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