KR100647483B1 - 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법 - Google Patents

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conductive
insulating
photoresist
conductive pattern
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심성민
장동현
정현수
정재식
유승관
박명순
윤종국
최주일
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Abstract

반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를 이용한 웨이퍼 레벨 패키지 및 이의 제조 방법이 개시되어 있다. 배선 구조물은 패드, 도전 패턴 및 절연성 포토레지스트 구조물을 포함한다. 패드는 회로부를 갖는 몸체 상에 배치되어 회로부로 신호를 입력하거나 또는 회로부로부터 신호를 출력하고, 도전 패턴은 패드와 전기적으로 접속되며 몸체의 상면 상에 배치된다. 절연성 포토레지스트 구조물은 도전 패턴의 상면의 전면 상에 형성되고, 도전 패턴의 상면 일부를 노출시키는 콘택홀을 갖는다. 배선을 형성하기 위해 금속막 상에 형성된 포토레지스트막을 2회의 사진 공정만으로 절연성 포토 레지스트 구조물을 형성함으로써 배선 구조물의 제조 공정을 보다 단순화시킬 수 있다.

Description

반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를 이용한 웨이퍼 레벨 패키지 및 이의 제조 방법{WIRING STRUCTURE OF A SEMICONDUCTOR PACKAGE, METHOD OF MANUFACTURING THE WIRING STRUCTURE AND WAFER LEVEL PACKAGE USING THE WIRING STRUCTURE, AND METHOD OF MANUFACTURING THE WAFER LEVEL PACKAGE}
도 1은 본 발명의 실시예 1에 의한 반도체 패키지의 배선 구조물을 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 4 내지 7은 도 1 내지 도 3에 도시한 반도체 패키지의 배선 구조물의 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 제2 실시예에 의한 반도체 패키지의 배선 구조물을 도시한 단면도이다.
도 9 및 10은 본 발명의 실시예 2에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예 3에 의한 웨이퍼 레벨 패키지의 반도체 칩이 형성된 웨이퍼를 도시한 평면도이다.
도 12는 도 11에 도시된 웨이퍼 레벨 패키지(A)의 평면도이다.
도 13은 도 12의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 14 내지 도 18은 본 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 19는 본 발명의 실시예 4에 의한 웨이퍼 레벨 패키지의 도전성 범프를 도시한 단면도이다.
도 20은 도 19의 'A' 부분 확대도이다.
도 21 및 22는 본 실시예에 의한 웨이퍼 레벨 패키지의 도전성 범프를 형성하는 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예 5에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 24 및 도 26은 본 발명의 제5 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를 이용한 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 신규한 배선 구조를 갖고, 단순한 제조 공정으로 제조될 수 있는 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를 이용한 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자(semiconductor device)의 제조 기술이 개발됨에 따라 반도체 소자의 집적도가 크게 향상되고 있다. 일반적으로, 실리콘 기판(silicon substrate)상에 형성되는 반도체 소자는 외부 충격, 수분 및 산소에 의하여 쉽게 손상된다. 따라서, 일반적인 반도체 소자는 패키지 공정을 통하여 충격, 수분 및 산소로부터 보호된다.
최근에는 반도체 소자의 부피를 기초로 반도체 소자의 부피의 100% 에 근접한 부피를 갖는 볼 그리드 어레이 패키지(ball grid array package) 및 웨이퍼 레벨 패키지(wafer level package) 등과 같은 칩 스케일 패키지(Chip Scale Package)가 개발된 바 있다.
칩 스케일 패키지는 공통적으로 도전 패턴(conductive pattern) 및 도전볼(conductive ball)을 포함한다. 도전 패턴은 외부 신호가 입력되거나, 처리된 신호를 출력하는 반도체 소자의 패드에 전기적으로 접속되고, 도전볼은 도전 패턴의 단부에 형성된 랜드 패턴(land pattern)에 전기적으로 접속된다. 일반적으로, 칩 스케일 패키지의 도전볼은 반도체 소자 상에 매트릭스 형태로 배치된다.
이러한 칩 스케일 패키지 방법의 예는 미합중국 특허 제6,187,615 (issued to Nam Seog Kim et al.), 미합중국 특허 제6699782호 (issued to Jong Heon Kim) 등에 개시되어 있다.
도전 패턴 및 도전볼을 포함하는 칩 스케일 패키지의 경우, 도전 패턴이 외부에 노출되어 다른 도전체와 원하지 않게 쇼트 될 수 있다. 따라서, 종래 칩 스케일 패키지는 반도체 소자의 패드에 전기적으로 연결된 도전 패턴이 덮이도록 반 도체 소자의 전면적에 걸쳐 포토레지스트 필름을 형성한다. 이어서, 포토레지스트 필름을 다시 패터닝 하여 도전볼이 형성될 도전 패턴의 일부를 노출시키고, 노출된 도전 패턴에 도전볼을 접속시킨다.
따라서, 칩 스케일 패키지의 경우, 도전 패턴을 형성하기 위해서는 도전 패턴을 형성하기 위한 포토레지스트 필름을 형성하는 공정과 도전볼이 형성될 부위를 노출시키기 위하여 포토레지스트 필름을 형성하는 공정, 즉, 2 번의 포토레지스트 필름을 반도체 기판 상에 형성하게 된다.
이와 같이 복잡한 공정으로 칩 스케일 패키지를 제작하기 위해서는 제조 비용이 많이 들고 공정 시간의 손실이 매우 크다.
따라서, 본 발명의 목적은 제조 공정을 단순화한 반도체 패키지의 배선 구조물을 제공하는 것이다.
본 발명의 다른 목적은 상기한 반도체 패키지의 배선 구조를 제조하는 데 특히 적합한 반도체 패키지 배선 구조물의 제조 방법을 제공한다.
본 발명의 또 다른 목적은 상기 배선 구조물을 포함하는 웨이퍼 레벨 패키지를 제공한다.
본 발명의 더욱 또 다른 목적은 상기 배선 구조물을 포함하는 웨이퍼 레벨 패키지를 제조하는 데 적합한 웨이퍼 레벨 패키지의 제조 방법을 제공한다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반 도체 패키지의 배선 구조물은 패드, 도전 패턴 및 절연성 포토레지스트 구조물을 포함한다. 상기 패드는 회로부를 갖는 몸체 상에 배치되어 상기 회로부로 신호를 입력하거나 또는 상기 회로부로부터 신호를 출력한다. 상기 도전 패턴은 상기 패드와 전기적으로 접속되며 상기 몸체의 상면 상에 배치된다. 상기 절연성 포토레지스트 구조물은 상기 도전 패턴의 상면의 전면(whole surface) 상에 형성되고, 상기 도전 패턴의 상면 일부를 노출시키는 콘택홀을 갖는다.
상술한 본 발명의 다른 목적을 구현하기 위하여, 본 발명의 일 실시예에 따른 반도체 패키지의 배선 구조물의 제조 방법에서는, 회로부와 전기적으로 연결된 패드가 형성된 몸체의 상면 상에 상기 패드를 노출시키는 절연막 구조물을 형성한다. 절연막 구조물상에 패드와 전기적으로 연결된 금속막을 형성한다. 금속막 상에 절연성 포토레지스트 물질을 포함하는 절연성 포토레지스트 필름을 형성하고, 절연성 포토레지스트 필름을 노광 및 현상하여 금속막 상에 감광성을 갖는 예비 포토레지스트 구조물을 형성한다. 예비 포토레지스트 구조물을 식각 마스크로 이용하여 금속막을 식각하여, 몸체의 상면을 따라 도전 패턴을 형성하고, 감광성을 갖는 예비 포토레지스트 구조물을 부분적으로 노광 및 현상하여 (사진 공정을 수행하여) 도전 패턴 상에 도전 패턴을 노출시키는 콘택홀을 갖는 포토레지스트 구조물을 형성한다.
본 발명의 또 다른 목적을 구현하기 위하여, 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지는 반도체 칩, 패드, 도전 패턴, 절연성 포토레지스트 구조물 및 도전볼을 포함한다. 반도체 칩은 입력 신호를 처리하여 데이터 신호를 출력하는 회 로부를 갖고, 패드는 반도체 칩 상에 배치되며 회로부에 전기적으로 접속된다. 도전 패턴은 패드와 전기적으로 접속되며, 반도체 칩의 상면에 형성된다. 절연성 포토레지스트 구조물은 상기 도전 패턴의 상면의 전면(whole surface) 상에 형성되고, 도전 패턴의 상면 일부를 노출시키는 콘택홀을 갖는다. 도전볼은 콘택홀의 내부를 매립하면서 도전 패턴 상에 전기적으로 접속된다.
본 발명의 더욱 또 다른 목적을 구현하기 위하여, 본 발명에 의한 웨이퍼 레벨 패키지의 제조 방법에서는, 웨이퍼에 형성된 반도체 칩에 형성된 회로부에 전기적으로 연결된 패드를 노출시키는 제1 개구가 형성된 보호막 패턴을 형성하고, 보호막 패턴 상에 제1 개구와 대응하는 제2 개구를 갖는 제1 절연막 패턴을 형성한다. 제1 절연막 패턴 상에 패드와 전기적으로 연결된 금속막을 형성하고, 금속막 상에 감광성 포토레지스트 필름을 형성한다. 감광성 포토레지스트 필름을 노광 및 현상하여 (1차 사진 공정을 수행하여), 금속막 상에 예비 포토레지스트 구조물을 형성하고, 예비 포토레지스트 구조물을 식각 마스크로 사용하여 금속막을 식각 하여 제1 절연막 패턴상에 도전 패턴을 형성한다. 상기 도전 패턴의 일부를 노출시키기 위해 예비 포토레지스트 구조물을 부분적으로 노광 및 현상하여 (2차 사진 공정을 수행하여), 도전 패턴 상에 콘택홀이 형성된 포토레지스트 구조물을 형성한다. 다음에, 콘택홀을 매립하면서, 도전 패턴과 전기적으로 접속된 도전볼을 형성한다.
본 발명에 의하면, 배선을 형성하기 위해 금속막 상에 형성된 포토레지스트 막을 2회의 사진 공정만으로 절연성 포토레지스트 구조물을 형성함으로써, 회로부로 신호를 입력 또는 회로부로부터 신호를 출력하는 패드에 연결된 배선 구조물을 형성하는 공정을 보다 단축시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
반도체 패키지의 배선 구조물
실시예 1
도 1은 본 발명의 실시예 1에 의한 반도체 패키지의 배선 구조물을 도시한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다. 도 3은 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 1 내지 도 3들을 참조하면, 반도체 패키지의 배선 구조물(100)은 패드(110), 도전 패턴(120) 및 절연성 포토레지스트 구조물(130)을 포함한다.
패드(110)는 회로부(105)를 갖는 몸체(102)상에 배치된다. 본 실시예에서, 몸체(120)는 볼 그리드 어레이 패키지에 사용되는 유연성(flexible) 폴리이미드 기판(polyimide substrate) 또는 실리콘 웨이퍼(silicon wafer)를 포함할 수 있다. 패드(110)는 외부에서 발생된 입력 신호를 회로부(105)로 전달 또는 회로부(105)에서 처리된 데이터 신호를 회로부(105)로부터 외부로 출력한다. 상기 패드(110)는 몸체(120)에 입력 및 출력되는 다수의 신호들을 다수의 소자들에게 각각 전달하기 위하여 다수개 형성될 수 있다.
상기 패드(110)에 사용되는 도전성 물질의 예로서는 알루미늄, 알루미늄 합금, 금, 은, 동 등을 들 수 있다. 이들 금속은 단독 혹은 혼합하여 사용할 수 있 다.
도전 패턴(120)은 상기 패드(110)와 전기적으로 접속하며, 상기 몸체(102)의 상면에 형성된다. 도 1 및 도 2를 참조하면, 도전 패턴(120)은 도전 몸체(120a) 및 랜드부(land portion;120b)를 포함한다.
도전 몸체(120a)는, 패드(110)에 대응하여 형성되고, 제1 단부(121) 및 제1 단부(121)와 대향하는 제2 단부(122)를 갖는 라인 형상을 갖는다. 본 실시예에서, 도전 몸체(120a)의 길이는 패드(110)의 위치와 후술될 도전부재의 배치에 따라서, 다른 패드(110)에 연결된 도전 몸체(120a)와는 서로 다른 길이를 가질 수 있다. 본 실시예에서, 도전 패턴(120)의 두께는, 예를 들어, 1,000Å ∼ 7,000Å의 두께를 갖는다.
랜드부(120b)는 도전 몸체(120a)의 제2 단부(122)에 접속되어 형성된다. 랜드부(120b)는, 예를 들어, 원판 형상을 갖고, 랜드부(120b)는 도전 몸체(120a)와 일체로 형성된다.
본 실시예에서, 도전 패턴(120)으로 사용되는 금속의 예로서는 Ti/Cu, TiW/Ni, Ti/Ni, TiW/NiV, Cr/Cu, Cr/Ni, Cr/NiV, Ti/Cu/Ni, TiW/Cu/Ni, TiW/Cu/NiV 및 Cr/Cu/NiV 등을 들 수 있다. 이들 금속은 단독 혹은 혼합되어 사용될 수 있다.
도 2를 다시 참조하면, 몸체(102)에는 보호막(passivation layer;107)이 형성될 수 있다. 보호막(107)은 몸체(102) 및 도전 패턴(120)의 사이에 개재되며, 보호막(107)은 외부에서 인가된 충격에 의하여 회로부(105)가 손상되는 것을 방지한다. 본 실시예에서, 보호막(107)에 사용할 수 있는 물질의 예로서는 산화물 또는 질화물 등을 들 수 있다.
보호막(107)에는 상기 패드(110)에 대응하여 상기 패드(110)를 노출시키는 제1 개구(107a)가 형성되어 있다.
몸체(102)상에는 제1 절연막(109)이 더 형성될 수 있다. 상기 제1 절연막(109)은 보호막(107) 및 도전 패턴(120)사이에 형성된다. 바람직하게는, 상기 제1 절연막(109)은 약 1㎛ ∼ 25㎛의 두께를 갖는다.
제1 절연막(109)은 외부에서 가해진 응력을 흡수하여 회로부(105)의 손상을 방지한다. 또한, 상기 제1 절연막(109)은 회로부(105)를 외부 도전체로부터 절연시킨다. 제1 절연막(109)으로 사용되는 물질의 예로서는 감광성을 갖는 폴리이미드(polyimide)를 들 수 있다.
제1 절연막(109)은 제2 개구(109a)를 갖는다. 제2 개구(109a)는 패드(110)를 노출시키기 위해 제1 개구(107a)에 대응하는 위치에 형성된다. 따라서 상기 도전 패턴(120)은 상기 제2 개구(109a)와 상기 제1 개구(107a)를 통하여 상기 패드(110)에 전기적으로 접속된다.
도 2 및 도 3을 참조하면, 절연성 포토레지스트 구조물(130)은 도전 패턴(120)의 상면 상에 배치된다. 절연성 포토레지스트 구조물(130)의 외형(outline)은 도전 패턴(120)의 외형과 실질적으로 동일할 수 있다. 따라서 절연성 포토레지스트 구조물(130)의 폭(W1)은 도전 패턴(120)의 폭(W2)과 실질적으로 동일하다. 절연성 포토레지스트 구조물(130)은 도전 패턴(120)의 랜드부(120b)의 일부를 노출시키는 콘택홀(132)을 갖는다. 바람직하게는, 상기 절연성 포토레지스트 구조물(130)은 약 1㎛ ∼ 25㎛의 두께를 갖는다.
이하, 본 발명의 제1 실시예에 의한 반도체 패키지의 배선의 제조 방법을 설명한다.
도 4 내지 7은 도 1 내지 도 3에 도시한 반도체 패키지의 배선 구조물의 제조 방법을 나타내는 단면도들이다.
먼저, 도 4는 본 발명의 제1 실시예에 의한 반도체 패키지의 배선을 제조하기 위한보호막 패턴(107) 및 제1 절연막 패턴(109)을 형성하는 단계를 도시한 단면도이다.
도 4를 참조하면, 반도체 패키지의 배선을 제조하기 위해서, 외부 신호를 처리하여 데이터 신호를 생성하는 회로부(105)가 반도체 제조 공정에 의하여 몸체(102)에 형성된다. 본 실시예에서, 몸체(102)는 볼 그리드 어레이 패키지(ball grid array package)에 사용되는 플렉시블 폴리이미드 기판(flexible polyimide substrate) 또는 실리콘 웨이퍼(silicon wafer)일 수 있다.
몸체(102)에 회로부(105)가 형성된 후, 몸체(102)상에는 회로부(105)로 외부 신호를 입력하거나, 회로부(105)로부터 데이터 신호를 출력하기 위한 패드(110)가 형성된다.
패드(110)를 형성하기 위해서, 몸체(102)상에는 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 패드 금속막(미도시)이 형성된다. 패드 금속막의 예로서는 알루미늄 박막 또는 알루미늄 합금 박막 등을 들 수 있다.
패드 금속막의 상면에는 스핀 코팅 공정 등에 의하여 포토레지스트 필름(미 도시)을 형성한다. 상기 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 패드 금속막의 상면에는 패드 형성 위치를 덮는 포토레지스트 패턴이 형성된다. 본 실시예에서, 포토레지스트 패턴은 회로부(105)의 입력 단자 또는 출력 단자와 대응하는 위치에 형성된다.
포토레지스트 패턴을 식각 마스크로 이용하여 상기 패드 금속막을 식각하여, 몸체(102) 상에는 회로부(105)의 출력 단자 또는 입력 단자와 전기적으로 연결된 패드(110)를 형성한다. 다음에, 패드(110)상에 잔류하는 포토레지스트 패턴은 애싱 공정 등에 의하여 제거한다.
회로부(105)의 입력단자 또는 출력단자에 전기적으로 연결된 패드(110)를 형성한 후, 몸체(102)상에는 보호막(미도시) 및 제1 절연막(미도시)을 연속적으로 형성한다.
상기 보호막은 예를 들면, 화학 기상 증착 공정, 고밀도 플라즈마 증착 공정 등에 의하여 몸체(102) 상에 형성된다. 본 실시예에서, 보호막으로 사용되는 박막의 예로서는 산화막 또는 질화막 등을 들 수 있다.
제1 절연막은 보호막의 상면에 약 1 내지 25um의 두께로 형성한다. 본 실시예에서, 제1 절연막으로 사용되는 박막의 예로서는 감광성 폴리이미드 박막 등을 들 수 있다.
제1 절연막은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어, 보호막의 상면에 패드(110)와 대응하는 위치에 개구(109a)가 형성된 제1 절연막 패턴(109)을 형성한다. 제1 절연막 패턴(109)은 외부에서 인가된 충격을 흡 수하여 취성(brittleness)이 약한 몸체(102) 및 회로부(105)를 충격으로부터 보호 및 회로부(105)를 외부 도전체로부터 절연시킨다.
본 실시예에서, 제1 절연막은 약 500mJ ∼ 약 2,500mJ의 노광 에너지로 노광하여 포토 공정을 수행한다.
제1 절연막이 산화막 또는 질화막 등을 포함할 경우, 제1 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막을 식각하여, 개구(109a)를 갖는 제1 절연막 패턴(109)을 형성할 수도 있다.
제1 절연막 패턴(109)을 형성한 후, 제1 절연막 패턴(109)을 식각 마스크로 이용하여 노출된 보호막을 부분적으로 식각하여, 몸체(102)상에 보호막 패턴(107)을 형성한다. 보호막 패턴(107)은 제1 절연막 패턴(109)의 개구(109a)에 대응하는 개구(107a)를 갖는다.
도 5는 도 4에 도시된 제1 절연막 패턴 상에 금속막 및 절연성 포토레지스트 필름을 형성하는 단계를 도시한 단면도이다.
도 4를 참조하면, 제1 절연막(109)상에 그리고 제1 및 제2 개구(107a, 109a)의 프로파일을 따라서 금속막(119)을 형성한다. 금속막(119)은 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 형성된다. 본 실시예에서, 금속막(119)으로 사용되는 물질의 예로서는 Ti/Cu, TiW/Ni, Ti/Ni, TiW/NiV, Cr/Cu, Cr/Ni, Cr/NiV, Ti/Cu/Ni, TiW/Cu/Ni, TiW/Cu/NiV 및 Cr/Cu/NiV 등을 들 수 있다. 이들 금속은 단독 혹은 혼합되어 사용될 수 있다. 본 실시예에서, 금속막(119)의 두께는, 예를 들어, 1,000Å ∼ 7,000Å이다. 상기 금속막(120)의 상부에 제1 및 제2 개구(107a, 109a)에 해당하는 부위에는 도시한 바와 같이 요부가 형성된다.
금속막(119)상에는 상기 요부를 매립하도록 스핀 코팅 공정 등에 의하여 절연성 포토레지스트 필름(130)을 형성한다. 본 실시예에서, 절연성 포토레지스트 필름으로 사용되는 물질의 예로서는 감광성을 갖는 폴리이미드를 들 수 있다. 본 실시예에서는 포지티브형 절연성 포토레지스트를 사용하는 것을 예로 들어 설명한다.
제1 절연막(109)상에 금속막(119) 및 절연성 포토레지스트 필름(130)을 순차적으로 형성한 후, 절연성 포토레지스트 필름(130)의 상부에는 소정 형상의 광 투과부(135a)들을 갖는 제1 레티클(135)을 정렬한다.
제1 레티클(135)의 광 투과부(135a)를 통과한 광에 의하여 절연성 포토레지스트 필름(130)은 1차로 노광되어, 상기 절연성 포토레지스트 필름(130)은 노광 영역(130a)과 비 노광 영역(130b)으로 구분된다. 노광 영역(130a)에 존재하는 포토레지스트는 광반응에 의해 현상용액에 대한 용해도가 증가된다. 여기서, 상기 절연성 포토레지스트 필름(130)을 1차 노광하기 위한 노광 에너지는 약 500mJ ∼ 약 2,500mJ이다.
도 6은 예비 포토레지스트 구조물(131) 및 도전 패턴(120)을 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 부분적으로 노광된 절연성 포토레지스트 필름(130)은 현상액에 의하여 현상되어, 절연성 포토레지스트 필름(130)의 노광영역(130a)는 제거된다. 따라서, 상기 금속막(119)상에는 예비 포토레지스트 구조물(131)이 형성된다. 예비 포토레지스트 구조물(131)은, 평면상에서 보았을 때, 도 1에 도시한 바와 같 이 원판 및 원판에 연결된 바(bar) 형상을 갖는다. 본 실시예에서, 예비 포토레지스트 구조물(131)의 일부는, 평면상에서 보았을 때, 패드(110)를 덮는다.
이어서, 상기 예비 포토레지스트 구조물(131)을 식각 마스크로 이용하여 금속막(119)을 식각하여, 제1 절연막 패턴(109)상에 상기 패드(102)와 전기적으로 접속된 도전 패턴(120)을 형성한다. 상기 금속막(119)은 제1 절연막 패턴(109)에 대하여 식각 선택비가 높은 에천트(etchant, 121)를 이용한 식각 공정에 의하여 식각한다.
도 7은 도 6에 도시된 예비 포토레지스트 구조물(131)을 패터닝 하여 절연성 포토레지스트 구조물(131a)을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 감광성이 유지된 예비 포토레지스트 구조물(131)의 상부에 도전 패턴(120)의 일부와 오버랩 되는 광 투과부(137a)를 갖는 제2 레티클(137)이 배치된다. 제2 레티클(137)의 광 투과부(137a)를 통과한 광은 예비 포토레지스트 구조물(131)의 일부를 2차 노광한다. 이때, 2차 노광 에너지는, 예를 들어, 500mJ ~ 2,500mJ이다. 2차 노광된 예비 포토레지스트 구조물(130a)은 현상액에 의하여 현상하면, 2차로 노광된 부위가 제거되어, 도전 패턴(120) 상에는 도전 패턴(120)의 일부를 노출시키는 콘택홀(132)이 형성된 절연성 포토레지스트 구조물(131a)이 형성된다. 콘택홀(132)이 형성된 절연성 포토레지스트 구조물(131a)은 베이크 공정에 의하여 경화되어 도 2에 도시한 바와 같은 반도체 패키지의 배선 구조물을 완성한다.
본 실시예에 의하면, 절연성 포토레지스트를 사용하여 도전 패턴(120)상에 예비 절연성 포토레지스트 구조물(131)을 형성한 후, 상기 예비 절연성 포토레지스트 구조물(131)을 다시 노광 및 현상하여 절연성 포토레지스트 구조물(131a)을 형성한다. 따라서 종래 기술에서와 같이, 포토레지스트 패턴을 스트립핑 할 필요가 없이 간단하게 2회의 사진 공정으로 절연성 포토레지스트 구조물을 형성할 수 있다.
본 실시예에서는 상기 절연성 포토레지스트 구조물(131a)은 포지티브형 절연성 포토레지스트를 사용하는 것을 예로 들어 설명하였지만, 네거티브형 절연성 포토레지스트를 사용할 수도 있다. 이 경우에는 도 5의 제1 레티클(135) 및 도 7의 제2 레티클(137)은 도시한 패턴과 반전된 패턴을 갖는 레티클들을 사용하여야 한다.
실시예 2
도 8은 본 발명의 제2 실시예에 의한 반도체 패키지의 배선 구조물을 도시한 단면도이다. 본 실시예에 의한 반도체 패키지의 배선 구조물은 제2 절연막 패턴을 더 형성하는 것을 제외하면, 상기 실시예 1에서 설명한 반도체 패키지의 배선 구조물과 실질적으로 동일하다. 따라서 동일한 부재에 대해서는 동일한 참조부호로 나타내고, 이들에 대한 중복적인 설명은 생략한다.
도 8을 참조하면, 도 2에서와 같은 배선 구조물의 제1 절연막 패턴(109)상에 제2 절연막 패턴(140)이 형성되어 있다. 상기 제2 절연막 패턴(140)은 절연성 포토레지스트 구조물(130)을 덮도록 상기 제1 절연막 패턴(109)상에 형성된다. 본 실시 예에서, 상기 제2 절연막 패턴(140)은 약 1㎛ ∼ 30㎛의 두께를 갖는다. 상기 제2 절연막 패턴(140)으로 사용할 수 있는 물질의 예로서는 감광성을 갖는 폴리이미드를 들 수 있다.
제2 절연막 패턴(140)은 상기 절연성 포토레지스트 구조물(130)의 콘택홀(132)과 대응하는 위치에 형성된 개구(142)를 갖는다. 상기 개구(142)를 통하여 상기 도전 패턴(120)은 부분적으로 노출된다. 상기 제2 절연막 패턴(140)은 도전 패턴(120)의 노출된 측면을 외부 도전체로부터 절연시킨다. 또한, 상기 제2 절연막 패턴(140)은 외부 충격을 흡수하여 도전 패턴(120) 및 회로부(105)의 손상을 방지한다.
이하, 본 발명 실시예에 의한 반도체 패키지의 배선의 제조 방법을 설명한다.
도 9 및 10은 본 발명의 실시예 2에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 의한 반도체 패키지의 제조 방법은 제2 절연막 패턴을 형성하는 단계를 더 수행하는 것을 제외하면 제1 실시예에 의한 반도체 패키지의 제조 방법과 동일하다. 따라서, 동일한 부재에 대하여는 동일한 참조부호로 나태나고, 동일한 부재에 대하여 중복적인 설명은 생략한다.
도 9는 본 실시예에 의한 반도체 패키지의 배선을 제조하기 위한 제2 절연막을 형성하는 단계를 나타내는 단면도이다.
먼저 실시예 1에서 도 4 내지 6에 도시한 바와 동일한 공정을 수행하여 도 2에 도시한 바와 같이, 몸체(102)상에 예비 포토레지스트 구조물(131) 및 도전 패턴 (120)을 형성한다.
다음에, 도 9를 참조하면, 몸체(102) 상에 예비 포토레지스트 구조물(131) 및 도전 패턴(120)을 형성한 후, 예비 포토레지스트 구조물(130)이 덮이도록 스핀 코팅 공정 등에 의하여 몸체(102)의 전면에 걸쳐 제2 절연막(139)을 형성한다. 본 실시예에서, 제2 절연막(139)에 사용되는 물질의 예로서는 상기 예비 포토레지스트 구조물(131)을 구성하고 있는 물질과 동일한 감광성을 갖는 폴리이미드를 들 수 있다.
도 10은 도 9에 도시된 제2 절연막(139)을 노광하는 단계를 나타내는 단면도이다.
도 10을 참조하면, 제2 절연막(139)의 상부에는 광 투과부(138a)를 갖는 제2 레티클(138)이 배치된다. 본 실시예에서, 광 투과부(138a)는 바람직하게 도전 패턴(120)의 일부와 오버랩되어, 도전 패턴(120)을 부분적으로 노출시키는 콘택홀 형성의 위치의 상부에 위치한다. 상기 제2 레티클(138)은 실시예 1의 제2 레티클(137)과 동일한 것을 사용할 수 있다.
제2 레티클(138)이 몸체(102)의 상부에 정렬된 후, 상기 제2 레티클(138)의 상부로부터 제2 절연막(139)을 향해 제2 절연막(139) 및 예비 포토레지스트 구조물(131)을 순차적으로 노광하기 위한 광이 주사되어, 제2 절연막(139) 및 예비 포토레지스트 구조물(131)은 순차적으로 노광된다. 그 결과, 제2 절연막(139) 및 예비 포토레지스트 구조물(131)은 노광 영역(138b)에서 광반응이 일어나서, 비 노광영역에 존재하는 절연성 포토레지스트에 비해 용해도가 커지게 된다. 본 실시예에서, 제2 절연막(139)을 노광하는데 필요한 노광 에너지는 약 500mJ ~ 약 3,000mJ이다.
다음에, 노광된 제2 절연막(139) 및 예비 포토레지스트 구조물(131)은 현상 공정에 의하여 현상되면, 노광 영역(138b)에 존재하는 감광성 포토 레지스트물질은 제거되어, 도 8에 도시한 바와 같이, 몸체(102)상에는 도전 패턴(120)을 부분적으로 노출시키는 제1 콘택홀(132)을 갖는 절연성 포토레지스트 구조물(130) 및 제2 콘택홀(142)을 갖는 제2 절연막 패턴(140)이 형성된다.
본 실시예에서도 실시예 1에서 설명한 바와 같이, 포지티브형 절연성 포토 레지스트대신에 네거티브형 절연성 포토 레지스트를 사용할 수 있다.
웨이퍼 레벨 패키지
실시예 3
도 11은 본 발명의 실시예 3에 의한 웨이퍼 레벨 패키지의 반도체 칩이 형성된 웨이퍼를 도시한 평면도이다. 도 12는 도 11에 도시된 웨이퍼 레벨 패키지(A)의 평면도이다. 도 13은 도 12의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 11을 참조하면, 웨이퍼(200)는 복수개의 웨이퍼 레벨 패키지(210)들 및 웨이퍼 레벨 패키지(210)들을 웨이퍼(200)로부터 분리하기 위해 웨이퍼 레벨 패키지(210)들 사이에 형성된 스크라이브 라인(215)을 포함한다.
도 12 및 도 13을 참조하면, 웨이퍼 레벨 패키지(210)는 회로부(220)를 갖는 반도체 칩(211), 도전성 패드(230), 도전 패턴(240), 절연성 포토레지스트 구조물(250) 및 도전볼(conductive ball;260)을 포함한다.
반도체 칩(211)의 회로부(220)는 외부에서 입력된 입력 신호를 처리하여, 데이터 신호를 발생한다. 본 실시예에서, 반도체 칩(211)은, 평면상에서 보았을 때, 사각형 또는 직사각형 형상을 갖는다.
도전성 패드(230)는 외부 입력 신호를 회로부(220)로 전달하거나, 회로부(220)로부터 처리된 데이터 신호를 외부로 출력하기 위해 회로부(220)에 전기적으로 접속된다.
도전성 패드(230)는 반도체 칩(211)의 에지부(edge portion)를 따라 복수개가 일렬로 배치될 수 있다. 또는, 도전성 패드(230)는 반도체 칩(210)의 에지부를 따라 복수 열로 배치될 수 있다. 도전성 패드(230)가 반도체 칩(210)의 에지부를 따라 복수 열로 배치될 경우, 도전성 패드(230)들은, 평면상에서 보았을 때, 지그재그 형태로 배치될 수 있다.
도전성 패드(230)는 금속과 같은 도전물질을 포함하며, 평면상에서 보았을 때 사각 플레이트 또는 원판 형상을 가질 수 있다. 도전성 패드(230)로 사용되는 물질의 예로서는 알루미늄, 알루미늄 합금, 금, 은, 동 등을 들 수 있다. 이들은 단독 혹은 혼합되어 사용될 수 있다. 본 실시예에서, 도전성 패드(230)는 알루미늄 또는 알루미늄 합금을 포함한다.
다시 도 13을 참조하면, 도전성 패드(230)가 형성된 반도체 칩(211)에는 보호막 패턴(212) 및 제1 절연막 패턴(213)이 순차적으로 형성되어 있다.
보호막 패턴(212)은 도전성 패드(230)가 형성된 반도체 칩(211)의 배면상에 형성된다. 보호막 패턴(212)으로 사용할 수 있는 박막의 예로서는 질화막 또는 산 화막 등을 들 수 있다. 보호막 패턴(212)에는 도전성 패드(230)를 노출하는 개구(212a)가 형성되어 있다. 보호막 패턴(212)은 외부에서 가해진 충격으로부터 반도체 칩(211)에 형성된 회로부(220)의 손상을 방지한다.
제1 절연막 패턴(213)은 보호막 패턴(212)상에 형성되어 있다. 상기 제1 절연막 패턴(213)으로 사용할 수 있는 물질로서는 예를 들어 감광성을 갖는 폴리이미드(polyimide)를 들 수 있다. 제1 절연막 패턴(213)은 상기 보호막 패턴(212)과 마찬가지로 상기 도전성 패드(230)를 노출시키는 개구(213a)를 갖는다. 상기 제1 절연막 패턴(213)에 형성된 개구(213a)는 도전성 패드(230)를 부분적으로 노출시키기 위해 보호막 패턴(212)에 형성된 개구(212a)에 대응한다. 상기 제1 절연막 패턴(213)은 외부에서 가해진 충격을 흡수하여, 반도체 칩(211)에 형성된 회로부(220)의 손상을 방지할 뿐만 아니라, 상기 회로부(220)를 외부 도전체로부터 전기적으로 절연한다.
도전 패턴(240)은 제1 절연막 패턴(213)상에 형성되어 있다. 도전 패턴(240)은 도전 몸체(240a) 및 랜드부(land portion;240b)를 포함한다.
도전 몸체(240a)는 패드(230)와 전기적으로 접속하도록 형성되고, 제1 단부 및 제1 단부와 대향하는 제2 단부를 갖는 라인 형상을 갖는다. 도시한 바와 같이, 도전 몸체(240a)의 길이는 패드(230)의 위치와 도전볼의 배치에 따라서, 서로 다른 길이를 가질 수 있다.
도전 패턴(240)의 도전 몸체(240a)는, 평면상에서 보았을 때, 바(bar) 형상을 갖고, 도전 패턴(240)의 일측 단부는 도전성 패드(230)에 전기적으로 접속되고, 도전 패턴(240)의 일측 단부와 대향하는 타측 단부에는 랜드부(240b)가 형성된다. 랜드부(240b)는 평면상에서 보았을 때, 원판 형상을 갖고, 반도체 칩(211)의 중앙부(central portion)에 배치된다.
본 실시예에서, 복수개의 도전성 패드(230)에 각각 전기적으로 접속된 도전 패턴(240)들은 반도체 칩(211)의 중앙부로 연장되며, 원판 형상을 갖는 반도체 칩의 랜드부(240b)는 반도체 칩(211)의 중앙부에 매트릭스 형태로 배치된다.
절연성 포토레지스트 구조물(250)은 도전 패턴(240)상의 전면에 형성되어 있다. 상기 절연성 포토레지스트 구조물은 도전 패턴(240)의 랜드부(240b)의 중앙부위를 부분적으로 노출시키는 콘택홀(252)을 갖는다. 절연성 포토레지스트 구조물(250)의 외형은 콘택홀(252)을 제외하면, 평면상에서 보았을 때, 도전 패턴(240)과 실질적으로 동일한 외형을 갖는다. 본 실시예에서, 절연성 포토레지스트 구조물(250)로 사용할 수 있는 물질의 예로서는 감광성을 갖는 폴리이미드를 들 수 있다. 절연성 포토레지스트 구조물(250)은 도전 패턴(240)의 상면을 따라 형성되어 도전 패턴(240)을 외부 도전체(미도시)로부터 절연시킨다.
구형상을 갖는 도전 부재인 도전볼(260)은 콘택홀(252)에 의하여 노출된 도전 패턴(240)에 전기적으로 접속된다. 도전볼(260)로 사용되는 물질의 예로서는 도전 패턴(240) 보다 상대적으로 낮은 용융 온도를 갖는 솔더(solder) 등을 들 수 있다. 도전 부재는 구형상인 도전볼(260)이외에 타원 형상, 기둥 형상 등을 가질 수 있다.
이하, 본 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 설명한다.
도 14 내지 도 18은 본 실시예에 따른 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 14는 웨이퍼 레벨 패키지의 보호막 패턴(212) 및 제1 절연막 패턴(213)의 형성 단계를 나타내는 평면도이고, 도 15는 도 14의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.
도 14 및 15를 참조하면, 웨이퍼 레벨 패키지를 제조하기 위해서, 먼저 반도체 칩 제조 공정에 의해 웨이퍼(200) 상에 반도체 칩(211)을 형성한다.
반도체 칩 제조 공정에 의해 반도체 칩(211)에는 외부 입력 신호를 처리하여 데이터 신호를 발생하는 회로부(220)가 형성된다. 다음에, 상기 회로부(220)에는 도전성 패드(230)가 형성된다.
도전성 패드(230)를 형성하기 위해, 반도체 칩(211) 상에는 화학 기상 증착 공정 또는 스퍼터링 공정에 의하여 금속막(도시 안됨)이 형성된다. 금속막은 회로부(220)에 전기적으로 연결된다. 금속막으로 사용되는 물질의 예로서는 알루미늄 또는 알루미늄 합금, 금, 은 등을 들 수 있다. 이들 금속은 단독 혹은 혼합되어 사용될 수 있다. 본 실시예에서, 도전성 패드(230)는 알루미늄을 포함한다.
금속막의 상면에는 스핀 코팅 공정 등에 의해 포토레지스트 필름을 형성하고, 포토 공정에 의하여 포토레지스트 필름을 패터닝하여, 반도체 칩(211) 상에는 포토레지스트 패턴(도시 안됨)을 형성한다. 포토레지스트 패턴을 식각 마스크로 이용하여 상기 금속막을 식각하여, 반도체 칩(211)상에 도전성 패드(230)를 형성한다. 이어서, 도전성 패드(230)상에 잔류하는 포토레지스트 패턴은 산소 플라즈마를 이용한 애싱 공정 등을 통해 도전성 패드(230)로부터 제거된다.
도전성 패드(230)는 외부 입력 신호를 회로부(220)로 전달 또는 회로부(220)로부터 처리된 데이터 신호를 외부로 출력한다. 본 실시예에서, 평면상에서 보았을 때 사각형 형상으로 형성된다.
도 14에 도시된 바와 같이, 반도체 칩(211) 상에 형성된 도전성 패드(230)는 반도체 칩(211)의 에지부를 따라 일렬로 배열될 수 있다. 또는, 도전성 패드(230)는 반도체 칩(211)의 에지부를 따라 복수 열로 배열될 수 있고, 복수 열로 배열된 도전성 패드(230)는, 평면상에서 보았을 때, 지그재그 형태로 배치될 수 있다.
도 15를 참조하면, 도전성 패드(230)를 형성한 후, 도전성 패드(230)가 형성된 반도체 칩(211)상에 보호막(도시 안됨) 및 제1 절연막(도시 안됨)이 화학 기상 증착 공정이나 스핀 코팅 등과 같은 단위 공정에 의하여 순차적으로 형성된다.
보호막은 반도체 칩(211)상에 형성되어 도전성 패드(230)를 덮는다. 보호막으로 사용되는 박막의 예로서는 화학기상증착 공정 또는 고밀도 플라즈마 증착 공정 등에 의하여 형성된 질화막 또는 산화막 등을 들 수 있다.
제1 절연막은 스핀 코팅 공정에 의하여 보호막의 상면에 형성될 수 있다. 제1 절연막으로 사용되는 물질의 예로서는 감광성을 갖는 폴리이미드 물질을 들 수 있다. 제1 절연막은 보호막의 상면에 약 1 내지 25um의 두께로 형성한다.
제1 절연막은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 보호막의 상면에 패드(230)와 대응하는 위치에 개구(213a)가 형성된 제1 절연막 패턴(213)을 형성한다. 제1 절연막 패턴(213)은 외부에서 인가된 충격을 흡 수하여 취성(brittleness)이 약한 몸체(211) 및 회로부(220)를 충격으로부터 보호하고, 회로부(105)를 외부 도전체로부터 절연시킨다. 본 실시예에서, 제1 절연막은 약 500mJ ∼ 약 2,500mJ의 노광 에너지로 노광하여 포토 공정을 수행한다. 이어서, 상기 절연막 패턴(213)을 에칭 마스크로 사용하여, 상기 보호막을 에칭 하여, 상기 패드(230)를 노출하는 보호막 개구부(212a)를 갖는 보호막 패턴(212)을 형성한다.
제1 절연막이 산화막 또는 질화막 등을 포함할 경우, 제1 절연막상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막을 식각하여, 개구(213a)를 갖는 제1 절연막 패턴(213)을 형성할 수도 있다. 즉, 제1 절연막상에는 스핀 코팅 공정에 의하여 포토레지스트 필름이 형성되고, 포토레지스트 필름은 포토 공정에 의하여 패터닝 되어 제1 절연막상에는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 도전성 패드(230)에 대응하는 개구를 갖는다. 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막 및 보호막은 포토리소그라피 공정에 의하여 식각 되어, 반도체 칩(211) 상에는 개구(212a)가 형성된 보호막 패턴(212) 및 개구(213a)가 형성된 제1 절연막 패턴(213)이 형성된다. 잔류하는 포토레지스트 패턴은 애싱 등의 공정에 의하여 제거한다.
보호막 패턴(212)은 외부에서 가해진 충격에 의하여 반도체 칩(211)에 형성된 회로부(220)의 손상을 방지한다. 제1 절연막 패턴(213)은 외부에서 가해진 충격을 흡수하여 반도체 칩(211)에 형성된 회로부(220)의 손상을 방지할 뿐만 아니라, 회로부(220)를 외부 도전체로부터 절연한다.
도 16은 도 15에 도시된 제1 절연막 패턴(213)상에 금속막 및 절연성 포토레 지스트 필름을 형성하는 단계를 나타내는 단면도이다.
도 16을 참조하면, 제1 절연막 패턴(213)상에 스퍼터링 공정 또는 화학 기상 증착 공정에 의하여 전면에 걸쳐 금속막(239)을 형성한다.
이어서, 상기 금속막(239)의 상면에 스핀 코팅 공정 등에 의하여 절연성 포토레지스트 필름(248)을 형성한다. 상기 절연성 포토레지스트 필름(248)에 사용되는 물질의 예로서는 감광성 폴리이미드를 들 수 있다.
도 17은 도 16에 도시된 포토레지스트 필름(248)을 패터닝하고, 금속막(239)을 식각 하여 예비 포토레지스트 구조물(249) 및 도전 패턴(240)을 형성하는 단계를 나타내는 평면도이다. 도 18은 도 17의 V-V'선을 따라 절단한 단면도이다.
도 17 및 18을 참조하면, 실시예 1의 도 5에서 설명한 바와 동일한 방법으로, 절연성 포토레지스트 필름(248)의 상부에는 포토레지스트 필름(248)을 패터닝하기 위한 광 투과부가 형성된 제 1 레티클(도시 안됨)이 정렬된다. 제 1 레티클이 포토레지스트 필름(248)의 지정된 위치에 정렬된 후, 광 투과부를 통해 포토레지스트 필름(248)에 제공된 광에 의하여 포토레지스트 필름(248)은 1차 노광 및 현상되어, 금속막(239)의 상면에는 예비 포토레지스트 구조물(249)이 형성된다.
이어서, 예비 포토레지스트 구조물(249)을 식각 마스크로 이용하여 금속막(239)을 식각하여, 제1 절연막 패턴(213)상에는 도전 패턴(240)을 형성한다.
도전 패턴(240)의 일측 단부는 반도체 칩(211)의 회로부(230)에 전기적으로 접속된 도전성 패드(230)에 전기적으로 접속되고, 일측 단부와 대향하는 타측 단부는 제1 절연막 패턴(213)의 상면을 따라 반도체 칩(211)의 중앙부로 연장된다. 각 도전성 패드(230)에 전기적으로 연결된 다수의 도전 패턴(240)들의 타측 단부들은 도시한 바와 같이, 원형의 랜드부가 연결되어 있고, 이들 원형의 다수의 랜드부들은 반도체 칩(211)의 중앙부에 매트릭스 형태로 배열되도록 형성된다.
도 12 및 도 13을 다시 참조하면, 실시예 1의 도 7에서 설명한 바와 동일한 방법으로, 감광성이 유지된 예비 포토레지스트 구조물(249)의 상부에는 도전 패턴(240)의 일부와 대응하는 광 투과부를 갖는 제 2 레티클(도시 안됨)이 배치된다. 제 2 레티클의 광 투과부를 통해 입사된 광에 의하여 감광성이 유지된 예비 포토레지스트 구조물은 2차 노광된다.
2차 노광된 예비 포토레지스트 구조물은 현상 공정에 의하여 현상되어 제1 절연막 패턴(213)상에는 콘택홀(252)이 형성된 절연성 포토레지스트 구조물(250)이 형성된다.
절연성 포토레지스트 구조물(250)의 외곽 형상은, 평면상에서 보았을 때, 콘택홀(252)을 제외하면 도전 패턴(240)의 외곽 형상과 동일하다.
절연성 포토레지스트 구조물(250)은 추후에 베이크 공정에 의하여 경화된다.
이어서, 절연성 포토레지스트 구조물(250)의 콘택홀(252)에 의하여 노출된 도전 패턴(240)상에 도전볼 부착 공정에 의하여 구형상을 갖는 도전 부재인 도전볼(260)을 부착한다. 상기 도전볼(260)은, 예를 들어, 적외선 리플로우 퍼니스(infrared rays reflow furnace) 등에서 용융되어, 도전 패턴(240) 및 도전볼(260)은 상호 전기적으로 접속된다. 그 결과, 도 13에 도시한 바와 같은 웨이퍼 레벨 패기지가 완성된다.
실시예 4
도 19는 본 발명의 실시예 4에 의한 웨이퍼 레벨 패키지의 도전성 범프를 도시한 단면도이다. 도 20은 도 19의 'A' 부분 확대도이다. 본 실시예에 의한 웨이퍼 레벨 패키지는 도전성 범프를 제외하면, 상술한 실시예 3에 따른 웨이퍼 레벨 패키지와 동일한 구성을 갖는다. 따라서, 동일한 부재에 대하여는 동일한 참조 부호로 나타내고, 이들에 대한 중복된 설명은 생략한다.
도 19 및 도 20을 참조하면, 웨이퍼 레벨 패키지(210)는 도전 패턴(240) 및 도전볼(260) 사이의 전기적 특성을 크게 향상시키는 도전성 범프(conductive bump; 265)를 더 포함한다. 도전성 범프(265)는 도전 패턴(240) 및 도전볼(260) 사이에 배치되어, 도전 패턴(240) 및 도전볼(260) 사이의 물리적 접속 강도와 전기적 특성을 향상시킨다.
도전성 범프(265)는 도전성 접착 패턴(265a), 도전성 웨팅 패턴(265b)을 포함할 수 있다. 도전성 접착 패턴(265a)은 도전 패턴(240)상에 배치되며, 도전성 웨팅 패턴(265b)은 도전성 접착 패턴(265a) 상에 배치된다. 또한, 도전성 범프(265)는 산화 억제 패턴(265c)을 더 포함할 수 있다.
본 실시예에서, 도전성 접착 패턴(265a)으로 사용되는 물질의 예로서는 크롬(Cr), 니켈(Ni), 티타늄-텡스텐(TiW) 등을 들 수 있고, 도전성 웨팅 패턴(265b)으로 사용되는 물질의 예로서는 구리(Cu), 니켈(Ni), 니켈-바나듐(NiV) 등을 들 수 있다.
본 실시예에서, 도전성 범프(265)는 도전성 접착 패턴(265a), 도전 웨팅 패턴(265b) 및 산화 억제 패턴(265c)을 포함하는 것으로 도시하였지만, 도전성 범프(265)는 도전성 접착 패턴(265a), 도전 웨팅 패턴(265b) 및 산화 억제 패턴(265c)중 어느 하나 이상을 포함할 수 있다.
이하, 본 실시예에 의한 웨이퍼 레벨 패키지의 도전성 범프를 형성하는 제조 방법을 설명한다.
도 21 및 22는 본 실시예에 의한 웨이퍼 레벨 패키지의 도전성 범프를 형성하는 방법을 설명하기 위한 단면도들이다.
도 21은 도전성 접착층, 도전성 웨팅층 및 산화 억제층을 형성하는 단계를 나타내는 단면도이다.
도 21을 참조하면, 도전 패턴(240)에 접속된 도전성 범프(265)를 형성하기 위해, 반도체 칩(211)상에는 도전성 접착층(276a), 도전성 웨팅층(267b) 및 산화 억제층(267c)이 순차적으로 형성된다. 본 실시예에서, 도전성 접착층(276a), 도전성 웨팅층(267b) 및 산화 억제층(267c)은 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 형성될 수 있다.
도전성 접착층(267a), 도전성 웨팅층(267b) 및 산화 억제층(267c)이 순차적으로 형성된 후, 산화 억제층(267c) 상에는 스핀 코팅 공정 등에 의하여 포토레지스트 필름(268a)을 형성한다.
도 22는 도 21에 형성된 도전성 접착층, 도전성 웨팅층 및 산화 억제층을 식각하여 도전성 범프를 형성하는 단계를 도시한 단면도이다.
도 22를 참조하면, 산화 억제층(276c)상에 형성된 포토레지스트 필름(268a)을 포토 공정에 의하여 패터닝 하여, 산화 억제층(276c)상에는 포토레지스트 패턴(268b)을 형성한다. 상기 포토레지스트 패턴(268b)은 절연성 포토레지스트 구조물(250)의 콘택홀(252)에 대응하는 부분에 선택적으로 형성된다.
이어서, 포토레지스트 패턴(268b)을 식각 마스크로 이용하여 도전성 접착층(276a), 도전성 웨팅층(267b) 및 산화 억제층(267c)은 순차적으로 식각하여, 절연성 포토레지스트 구조물(250)상에는 도전성 접착 패턴(265a), 도전성 웨팅 패턴(265b) 및 산화 억제 패턴(265c)으로 이루어진 도전성 범프(265)를 형성한다. 이어서, 잔류하는 포토레지스트 패턴(268b)은 애싱 등의 방법으로 제거하고, 실시예 4의 도 13에서 설명한 바와 동일한 방법으로 도전성 범프(265)상에 도전볼을 형성하여 본 실시예에 따른 웨이퍼 레벨 패키지를 완성한다.
실시예 5
도 23은 본 발명의 실시예 5에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다. 본 실시예에 의한 웨이퍼 레벨 패키지는 제2 절연막 패턴을 더 형성하는 것을 제외하면, 상기 실시예 4에서 설명된 웨이퍼 레벨 패키지와 실질적으로 동일하다. 따라서, 동일한 부재에 대해서는 동일한 참조부호로 나타내고, 이들에 대한 중복된 설명은 생략한다.
도 23을 참조하면, 도 18에서와 같은 배선 구조물의 제1 절연막 패턴(213)상에는 제2 절연막 패턴(270)이 형성되어 있다. 상기 제2 절연막 패턴(270)은 절연성 포토레지스트 구조물(250)을 덮도록 상기 제1 절연막 패턴(213)상에 형성된다. 본 실시예에서, 상기 제2 절연막 패턴(270)은 약 1㎛ ∼ 30㎛의 두께를 갖는다. 상기 제2 절연막 패턴(270)으로 사용할 수 있는 물질의 예로서는 감광성을 갖는 폴리이미드를 들 수 있다.
제2 절연막 패턴(270)은 상기 절연성 포토레지스트 구조물(250)의 콘택홀(252)과 대응하는 위치에 형성된 개구(272)를 갖는다. 상기 개구(272)를 통하여 상기 도전 패턴(240)은 부분적으로 노출된다. 상기 제2 절연막 패턴(270)은 도전 패턴(240)의 노출된 측면을 외부 도전체로부터 절연시킨다. 또한, 상기 제2 절연막 패턴(270)은 외부 충격을 흡수하여 도전 패턴(240) 및 회로부(220)의 손상을 방지한다.
이하, 본 발명의 실시예에 의한 웨이퍼 레벨 패키지를 제조하는 방법을 설명한다.
도 24 및 도 26은 본 발명의 제5 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법은 제2 절연막 패턴을 형성하는 단계를 더 수행하는 것을 제외하면 실시예 3에 의한 웨이퍼 레벨 패키지의 제조 방법과 실질적으로 동일하다. 따라서, 동일한 부재에 대해서는 동일한 참조부호로 나타내고, 이들에 대한 중복적인 설명은 생략한다.
도 24는 본 실시예에 의한 웨이퍼 레벨 패키지의 배선을 제조하기 위한 제2 절연막을 형성하는 단계를 나타내는 단면도이다.
먼저, 실시예 3에서 도 17 및 도 18에 도시한 바와 동일한 공정을 수행하여 반도체 칩(211)상에 예비 포토레지스트 구조물(249) 및 도전 패턴(240)을 형성한다.
다음에, 도 24를 참조하면, 반도체 칩(211) 상에 예비 포토레지스트 구조물(249) 및 도전 패턴(240)을 형성한 후, 예비 포토레지스트 구조물(249)을 덮도록 스핀 코팅 공정 등에 의하여 반도체 칩(211)의 전면적에 걸쳐 제2 절연막(269)을 형성한다. 본 실시예에서, 제2 절연막(269)에 사용되는 물질의 예로서는 상기 예비 포토레지스트 구조물(249)을 구성하고 있는 물질과 동일한 감광성을 갖는 폴리이미드를 들 수 있다.
도 25는 도 24에 도시된 제2 절연막(269) 및 예비 포토레지스트 구조물(249)을 노광하는 단계를 나타내는 단면도이다.
도 25를 참조하면, 제2 절연막(270a)의 상부에는 광 투과부(278a)를 갖는 제 3 레티클(278)이 배치된다. 본 실시예에서, 광 투과부(278a)는 바람직하게 도전 패턴(240)의 일부와 오버랩 되어, 도전 패턴(240)을 부분적으로 노출시키는 콘택홀 형성의 위치의 상부에 위치한다. 상기 제2 레티클(278)은 실시예 3의 제 1 레티클(도시 안됨)과 동일한 것을 사용할 수 있다.
제 3 레티클(278)이 반도체 칩(211)의 상부에 정렬된 후, 제3 레티클(278)의 상부로부터 제2 절연막(269)을 향해 제2 절연막(269) 및 예비 포토레지스트 구조물(249)을 순차적으로 노광하기 위한 광이 주사되어, 제2 절연막(269) 및 예비 포토레지스트 구조물(249)은 순차적으로 노광된다. 그 결과, 제2 절연막(269) 및 예비 포토레지스트 구조물(249)은 노광 영역(278b)에서 광반응이 일어나서, 비노광영역에 존재하는 절연성 포토레지스트에 비해 용해도가 커지게 된다. 본 실시예에서, 제2 절연막(270a)을 노광하는데 필요한 노광 에너지는 약 500mJ ~ 약 3,000mJ이다.
도 26은 도 25에 도시한 제2 절연막(269) 및 예비 포토 레지스트 구조물(249)을 현상하여 제2 절연막 패턴(270) 및 절연성 포토 레지스트 구조물(250)을 형성하는 단계를 나타내는 단면도이다.
노광된 제2 절연막(269) 및 예비 포토레지스트 구조물(249)이 현상 공정에 의하여 현상되면, 노광 영역(278b)에 존재하는 감광성 포토 레지스트물질은 제거되어, 도 26에 도시한 바와 같이, 반도체 칩(211)상에는 도전 패턴(240)을 부분적으로 노출시키는 제1 콘택홀(252)을 갖는 절연성 포토레지스트 구조물(250) 및 제2 콘택홀(272)을 갖는 제2 절연막 패턴(270)이 형성된다.
본 실시예에서도 실시예 3에서 설명한 바와 같이, 포지티브형 절연성 포토 레지스트 대신에 네거티브형 절연성 포토 레지스트를 사용할 수 있다.
도 23을 다시 참조하면, 제2 절연막 패턴(270)의 제1 콘택홀(252) 및 절연성 포토레지스트 구조물(250)의 제2 콘택홀(272)에 의하여 노출된 도전 패턴(240)에는 도전볼(260)을 배치한다. 상기 도전볼(260)은 도전볼 어탯치 공정에 의하여 용융되어, 상기 제1 콘택홀(252) 및 상기 제2 콘택홀(272)을 매립하면서 도전 패턴(240)상에 전기적으로 접속된다.
이상에서 상세하게 설명한 바에 의하면, 웨이퍼 레벨 패키지를 제조할 때, 패드와 연결된 도전 패턴을 형성하기 위해 도전 패턴 상에 배치된 예비 포토레지스트 구조물을 도전 패턴으로부터 제거하지 않고, 감광성 포토레지스트 패턴 상에 배선을 노출시키는 콘택홀을 형성한다. 즉, 배선을 형성하기 위해 금속막 상에 형성된 포토레지스트막을 2회의 사진 공정만으로 절연성 포토 레지스트 구조물을 형성함으로써 배선 구조물의 제조 공정을 보다 단순화시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 회로부를 갖는 몸체 상에 배치되어 상기 회로부로 신호를 입력하거나 또는 상기 회로부로부터 신호를 출력하기 위한 패드;
    상기 패드와 전기적으로 접속되며 상기 몸체의 상면 상에 배치된 도전 패턴; 및
    상기 도전 패턴의 상면의 전면에 형성되고, 상기 도전 패턴의 상기 상면 일부를 노출시키는 콘택홀을 갖는 절연성 포토레지스트 구조물을 포함하는 반도체 패키지의 배선 구조물.
  2. 제1항에 있어서, 상기 도전 패턴은 Ti/Cu, TiW/Ni, Ti/Ni, TiW/NiV, Cr/Cu, Cr/Ni, Cr/NiV, Ti/Cu/Ni, TiW/Cu/Ni, TiW/Cu/NiV 및 Cr/Cu/NiV으로 이루어진 군으로부터 선택된 적어도 1 개의 합금을 포함하는 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  3. 제1항에 있어서, 상기 도전 패턴의 두께는 1,000Å ~ 7,000Å인 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  4. 제1항에 있어서, 상기 절연성 포토레지스트 구조물은 상기 도전 패턴과 실질적으로 동일한 외곽 형상을 갖는 것을 특징으로 하는 반도체 패키지의 배선 구조 물.
  5. 제1항에 있어서, 상기 몸체 및 상기 도전 패턴 사이에, 상기 패드와 대응하는 제1 개구를 갖는 보호막 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  6. 제5항에 있어서, 상기 보호막 패턴 및 상기 도전 패턴 사이에, 상기 제1 개구에 대응하는 제2 개구를 갖는 제1 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  7. 제6항에 있어서, 상기 제1 절연막 패턴의 두께는 1㎛ ~ 25㎛인 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  8. 제6항에 있어서, 상기 절연성 포토레지스트 구조물의 상면 및 노출된 상기 제1 절연막 패턴을 따라 배치되며, 상기 콘택홀과 대응하는 제3 개구를 갖는 제2 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  9. 제8항에 있어서, 상기 제2 절연막 패턴의 두께는 1㎛ ~ 25㎛인 것을 특징으로 하는 반도체 패키지의 배선 구조물.
  10. 회로부와 전기적으로 연결된 패드가 형성된 몸체의 상면 상에 상기 패드를 노출시키는 절연막 구조물을 형성하는 단계;
    상기 절연막 구조물상에 상기 배치되며 상기 패드와 전기적으로 연결된 금속막을 형성하는 단계;
    상기 금속막 상에 절연성 포토레지스트 물질을 포함하는 절연성 포토레지스트 필름을 형성하는 단계;
    상기 절연성 포토레지스트 필름을 노광 및 현상하여, 상기 금속막 상에 예비 포토레지스트 구조물을 형성하는 단계;
    상기 예비 포토레지스트 구조물을 식각 마스크로 이용하여 상기 금속막을 식각하여, 상기 몸체의 상면에 도전 패턴을 형성하는 단계; 및
    상기 예비 포토레지스트 구조물을 부분적으로 노광 및 현상 하여, 상기 도전 패턴 상에 상기 도전 패턴을 노출시키는 콘택홀을 갖는 포토레지스트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  11. 제10항에 있어서, 상기 절연막 구조물을 형성하는 단계 이전에, 상기 도전 패턴 및 상기 몸체 사이에 개재되며, 상기 패드와 대응하는 제1 개구를 갖는 보호막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  12. 제11항에 있어서, 상기 절연막 구조물을 형성하는 단계 이전에, 상기 보호막 패턴 및 상기 도전 패턴 사이에, 상기 제1 개구와 대응하는 제2 개구를 갖는 제1 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  13. 제11항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는 상기 보호막 패턴의 상면에 감광성을 갖는 제1 절연막을 형성하는 단계, 상기 제1 개구에 상응하는 부위의 상기 제1 절연막을 부분적으로 노광하는 단계 및 상기 제1 절연막을 현상하여 노광된 부위를 제거하는 단계를 포함하며, 상기 제1 절연막을 노광하기 위한 노광 에너지는 500mJ ∼ 2,500mJ인 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  14. 제10항에 있어서, 상기 몸체를 형성하는 단계 이후에, 상기 포토레지스트 구조물을 덮고 상기 콘택홀과 대응하는 제3 개구를 갖는 제2 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  15. 제14항에 있어서, 상기 제2 절연막 패턴을 형성하는 단계는 상기 포토레지스트 구조물을 덮도록 상기 몸체 상에 감광성을 갖는 제2 절연막을 형성하는 단계, 상기 제3 개구와 대응하는 부위의 상기 제2 절연막을 부분적으로 노광하는 단계 및 상기 제2 절연막을 현상하여 상기 노광된 부위를 제거하는 단계를 포함하며, 상기 제2 절연막을 노광하기 위한 노광 에너지는 500mJ ∼ 2,500mJ인 것을 특징으로 하 는 반도체 패키지의 배선 제조 방법.
  16. 제10항에 있어서, 상기 포토레지스트 구조물을 형성한 후, 상기 포토레지스트 구조물을 베이크 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 배선 제조 방법.
  17. 입력 신호를 처리하여 데이터 신호를 출력하는 회로부를 갖는 반도체 칩;
    상기 반도체 칩 상에 배치되며 상기 회로부에 전기적으로 접속된 패드;
    상기 패드와 전기적으로 접속되며, 상기 반도체칩의 상면을 따라 배치된 도전 패턴;
    상기 도전 패턴의 상면의 전면 상에 형성되고, 상기 도전 패턴의 상면 일부를 노출시키는 콘택홀을 갖는 절연성 포토레지스트 구조물; 및
    상기 콘택홀을 매립하면서, 상기 도전 패턴 상에 전기적으로 접속된 도전 부재를 포함하는 웨이퍼 레벨 패키지.
  18. 제17항에 있어서, 상기 반도체 칩 및 상기 도전 패턴 사이에, 상기 패드와 대응하는 제1 개구를 갖는 보호막 패턴을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  19. 제18에 있어서, 상기 보호막 패턴 및 상기 도전 패턴 사이에, 상기 제1 개구 에 대응하는 제2 개구를 갖는 제1 절연막 패턴을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  20. 제17항에 있어서, 상기 절연성 포토레지스트 구조물의 상면 및 노출된 상기 제1 절연막 패턴의 표면을 따라 배치되며, 상기 콘택홀과 대응하는 제3 개구를 갖는 제2 절연막 패턴을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  21. 제17항에 있어서, 상기 도전 패턴 및 상기 도전 부재 사이에, 상기 도전 패턴 및 상기 도전 부재를 전기적으로 접속하기 위한 도전성 범프를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  22. 제21항에 있어서, 상기 도전성 범프는 상기 도전 패턴과 접착되는 도전성 접착 패턴, 상기 도전성 접착 패턴 상에 배치된 도전 웨팅 패턴(conductive wetting pattern)을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  23. 제21항에 있어서, 상기 도전성 범프는 상기 도전 웨팅 패턴 상에 형성된 산화 억제 패턴을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  24. 제17항에 있어서, 상기 도전 부재는 구형상을 갖는 솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  25. 웨이퍼에 형성된 반도체 칩에 형성된 회로부에 전기적으로 연결된 패드를 노출시키는 제1 개구가 형성된 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴 상에 상기 제1 개구와 대응하는 제2 개구를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상기 패드와 전기적으로 연결된 금속막 및 상기 금속막 상에 감광성 포토레지스트 박막을 순차적으로 형성하는 단계;
    상기 감광성 포토레지스트 박막을 노광 및 현상하여, 상기 금속막 상에 예비 포토레지스트 구조물을 형성하는 단계;
    상기 예비 포토레지스트 구조물을 식각 마스크로 이용하여 상기 금속막을 식각하여 상기 제1 절연막 패턴 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴의 일부를 노출시키기 위해 상기 예비 포토레지스트 구조물을 부분적으로 노광 및 현상하여, 상기 도전 패턴 상에 콘택홀이 형성된 포토레지스트 구조물을 형성하는 단계; 및
    상기 콘택홀을 매립하고, 상기 도전 패턴과 전기적으로 접속된 도전 부재를 형성하는 단계를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
  26. 제25항에 있어서, 상기 도전 패턴을 형성하는 단계 이전에, 상기 콘택홀을 통해 상기 도전 패턴과 전기적으로 접속된 범프 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  27. 제25항에 있어서, 상기 반도체 칩을 형성하는 단계 이후에, 상기 포토레지스트 구조물을 덮고 상기 콘택홀과 대응하는 제3 개구를 갖는 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  28. 제25항에 있어서, 상기 포토레지스트 구조물을 형성한 후, 상기 포토레지스트 구조물을 베이크 하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
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