JP2008042899A - イメージセンサ・モジュールの構造及びウェハーレベル・パッケージの製造方法 - Google Patents

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Wen-Kun Yang
ヤン ウェン−クン
Wen Pin Yang
ピン ヤン ウェン
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Advanced Chip Engineering Technology Inc
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Abstract

【課題】イメージセンサモジュールのコストを下げ、生産性と信頼性を向上させる構造と製造方法を提供する。
【解決手段】イメージセンサ・モジュールは金属合金ベース、ウェハーレベル・パッケージ、レンズホルダ及びフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）からなる。複数のイメージセンサ・ダイスと複数のはんだ球を有するウェハーレベル・パッケージが金属合金ベースに取り付けられる。複数のレンズはレンズホルダに設置され、レンズホルダはイメージセンサ・ダイス上に設置される。レンズホルダはフレシキブルプリント回路（Ｆ．Ｐ．Ｃ）に設置され、フレキシブルプリント回路（Ｆ．Ｐ．Ｃ）はイメージセンサ・ダイスの信号を伝送するための複数のはんだ結合部を有する。更に、イメージセンサ・ダイスは並列構造又は積層構造で受動素子又は他のダイスと共にパッケージ化される。
【選択図】図１

Description

本発明はイメージセンサ・モジュール、特にイメージセンサ・モジュール及びコストを下げ、生産性と信頼性を向上させるウェハーレベル・パッケージの構造および製造方法に関する。
半導体技術は急速に発展しつつあり、特に半導体ダイスは小型化の傾向がある。しかし、半導体ダイス機能の要件は多様化への逆の傾向にある。即ち、半導体ダイスはより多くのＩ／Ｏパッドをより狭い領域に取り付けなければならず、そのためピンの密度は急速に上昇する。これは半導体ダイスのパッケージ化をより困難にし、そして生産性を低下させる。
パッケージ構造の主目的はダイスの外からの損傷を防ぐことである。更に、ダイスにより発生する熱はダイスの作動を保証するためパッケージ構造を通して効率よく拡散しなければならない。
そのピン密度が余りにも高いため、進んだ半導体ダイスには、初期のリードフレーム・パッケージ技術は、既に適さない。従って、ＢＧＡ（ボールグリッド・アレイ）のような新しいパッケージ技術が開発され、進んだ半導体ダイスのパッケージ化要件を満足させている。ＢＧＡパッケージは、球状ピンがリードフレーム・パッケージのそれより短いピッチを有し、そしてピンは損傷しにくく、かつ変形しにくいという利点を有する。更に、より短い信号伝送距離は、より速い効率の要件を満たすため作動周波数を上昇させる利点がある。パッケージ技術の殆どはウェハー上のダイスを夫々のダイスに分割し、次に夫々のダイスをパッケージ化し、テストする。「ウェハーレベル・パッケージ（ＷＬＰ）」と称する別のパッケージ技術はダイスを夫々のダイスへ分割する前にウェハー上のダイスをパッケージ化できる。ＷＬＰ技術はより短い製造サイクルタイム、より安いコスト及びアンダフィル又は鋳造の必要がないなどのいくつかの利点を有する。
ダイスはイメージセンサ・ダイスのようなものである。さて、イメージセンサ・モジュールはＣＯＢ法又はＬＣＣ法を利用して形成される。ＣＯＢ法の１つの欠点は検知領域の粒子汚染のために、パッケージ化工程中での生産性がより低くなることである。他に、ＬＣＣ法の欠点は材料による、より高いパッケージ化コストであり、そして検知領域上の粒子汚染のため、パッケージ化工程中の生産性がより低くなることである。更にシェルケース（ＳＨＥＬＬ ＣＡＳＥ）社も又ウェハーレベル・パッケージ化技術を開発し、シェルケースによりパッケージ化されたイメージセンサ・ダイスは２つのガラス板及び複雑な工程が必要なためコストがより高くなる。そして、透明性はエポシキ磨耗のためよくなく、潜在的信頼性が低下する。
従って、本発明は従来技術における上記問題に鑑みて行われたもので、新しいイメージセンサ・モジュールを提供することが本発明の目的である。
従って、本発明は従来技術における上記問題に鑑みて行われたもので、イメージセンサ・モジュール、及びウェハーレベル・パッケージの構造および製造方法を提供することが本発明の目的である。
本発明の別の目的は、ウェハーレベル・パッケージの最終テストを便利に行うためのイメージセンサ・モジュールを提供することである。
本発明の更なる目的はパッケージ構造のコストを下げることである。
本発明の更に別の目的はパッケージ構造の生産性を上げることである。
本発明の更に別の目的はイメージセンサ・パッケージとモジュールのより薄い本体を提供することである。
本発明の別の目的は高い生産性と信頼性を備えるパッケージ構造を提供することであり、そして、それを半導体産業及びＬＣＤ産業へ適用することができる。
前述のように、本発明はイメージセンサ・モジュールとウェハーレベル・パッケージの製造方法を提供する。イメージセンサ・モジュールは金属合金ベース、ウェハーレベル・パッケージ、レンズホルダ、及びフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）板からなる。金属合金ベースの材料は鉄ニッケル合金、鉄ニッケル・コバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、銅スズ合金又は鉄ニッケル合金積層ガラス繊維材料を含む。複数のイメージセンサダイス及び複数のはんだ球又は隆起を有するウェハーレベル・パッケージは絶縁ベースへ取り付けられる。複数のレンズがレンズホルダへ設置され、レンズホルダはイメージセンサ・ダイス上に設置される。レンズホルダはフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）に設置され、そしてフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）はイメージセンサ・ダイスの信号を便利に伝送するため、はんだ球へ結合される複数のはんだ結合部を有する。更にイメージセンサ・ダイスは並列構造又は積層構造で受動素子又は他のダイスと共にパッケージ化される。
本発明はまたウェハーレベル・パッケージ構造も提供する。パッケージ構造は金属合金ベース、第１ダイス及び第２ダイス、第１誘電層、第２誘電層、接触導電層、絶縁層及びはんだ球からなる。第１ダイス及び第２ダイスは金属合金ベースへ接着される。第１誘電層は金属合金ベース上に形成され、金属合金ベース上の第１ダイス及び第２ダイスを除く空間を充填する。第２誘電層は第２ダイス上に形成される。接触導電層は、第１金属パッド及び第２金属パッドを覆うため、第１ダイスの第１金属パッド及び第２ダイスの第２金属パッド上に形成され、そして接触導電層は夫々第１金属パッド及び第２金属パッドへ電気的に接続される。絶縁層は接触導電層上に形成され、絶縁層は接触導電層上に形成される開口部を有する。はんだ球又は隆起は開口部上に溶接され、夫々接触導電層と電気的に接続される。第１ダイスはＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスから選択され、第２ダイスはＣＭＯＳイメージセンサ・ダイスである。イメージセンサ・ダイスはＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスと共に並列構造でパッケージ化される。
本発明はまたウェハーレベル・パッケージ構造を提供する。パッケージ構造は金属合金ベース、第１ダイス及び第２ダイス、第１誘電層、第２誘電層、第１及び第２接触導電層、絶縁層及びはんだ球からなる。第１ダイスは金属合金ベースへ接着される。第１誘電層は金属合金ベース上に形成され、金属合金ベース上の第１ダイスを除く空間を充填する。第１接触導電層は第１金属パッドを覆うため、第１ダイスの第１金属パッド上に形成され、そして第１接触導電層は第１金属パッドに電気的に接続される。第２ダイスは第１ダイスに接着される。第２誘電層は第１誘電層上に形成され、第２ダイスを除く空間を充填し、そして第２誘電層は第一接触導電層上に形成されるビアホールを有する。第３誘電層は第２ダイス上に形成される。第２接触導電層は第２ダイスの第２金属パッド上に形成され、第２金属パッドを覆うため前記ビアホールを充填し、第２接触導電層は第２金属パッド及び第１接触導電層へ電気的に接続される。絶縁層は第２接触導電層上に形成され、そして絶縁層は第２接触導電層上に形成される開口部を有する。はんだ球は開口部上に溶接され、夫々第２接触導電層と電気的に接続される。第１ダイスはＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスから選択され、そして第２ダイスはＣＭＯＳイメージセンサ・ダイスである。イメージセンサ・ダイスはＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスと積層構造でパッケージ化される。
本発明は又ウェハーレベル・パッケージの工程も提供する。第１に、第１フォトレジスト・パターンが、金属パッドを覆うために、ウェハー上の複数ダイスの金属パッド上に形成される。二酸化珪素層が第１フォトレジスト・パターン及び複数のダイス上に形成される。次に二酸化珪素層が処理される。第１フォトレジスト・パターンが除去される。ウェハー上の複数のダイスは切断され、個々のダイスを形成する。次に、良好なダイスが選別され、金属合金ベースへ取り付けられる。金属合金ベースが処理される。材料層が金属合金ベース上に形成され、金属合金ベース上の複数ダイス間の空間を充填する。材料層が処理される。第２誘電層が材料層と金属パッド上に形成される。その後、金属パッド上の第２誘電層の一部領域がエッチングされ、金属パッド上に第１開口部を形成する。第２誘電層が処理される。接触誘電層は第１開口部上に形成され、夫々金属パッドと電気的に接続される。第２フォトレジスト層が接触導電層上に形成される。次に、第２フォトレジスト層の一部領域が除去され、第２フォトレジスト・パターンを形成し、そして接触導電層を露出させ第２開口部を形成する。導電線は第２フォトレジスト・パターン及び第２開口部上に形成され、夫々接触導電層と接続される。残りの第２フォトレジスト層が除去される。それに続いて、絶縁層が導電線及び第２誘電層上に形成される。導電線上の絶縁層の一部領域が除去され、第３開口部を形成する。絶縁層が処理される。最後に、はんだ球が第３開口部上に溶接される。
本発明のいくつかの実施例をここでより詳細に説明する。しかし、本発明は明確に記述されたそれらの他に広範囲の他の実施例で実施できることが認識されるべきであり、本発明の範囲は付属の特許請求の範囲に特定される範囲に特に限定しない。
次に、異なる要素の構成部品は同一縮尺ではない。関係する構成部品のある寸法は誇張され、無意味な部分は図示せず、本発明のより明確な記述と理解を提供する。
本発明のダイスは受動部品（例、キャパシタ）又は他のダイスと共に並列構造又は積層構造でパッケージ化される。ＩＣパッケージは半導体産業及びＬＣＤ、ＰＣＢ産業で完成される。
先に述べたように、本発明は図１に示すようにイメージセンサ・モジュールを提供する。本発明のウェハーレベル・パッケージ構造の断面を１０１として表示する。イメージセンサ・モジュールは金属合金ベース１００、ウェハーレベル・パッケージ１０１、レンズホルダ１０２、及びフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）１０３からなる。例えば金属合金ベース１００の材料は鉄ニッケル合金、鉄ニッケルコバルト合金、銅鉄合金、銅クロム、銅ニッケル珪素合金、銅スズ合金又は鉄ニッケル合金積層ガラス繊維材料等を含み、ベースの形は円形又は長方形である。例えば、鉄ニッケル合金はＡＳＴＭ Ｆ３０又は合金４２（４２Ｎｉ５８Ｆｅ）を含み、鉄ニッケル合金の組成はニッケル４２％と鉄５８％からなる。合金４２の主な特性は、ＣＥＴ約４．０〜４．７（ｐｐｍ／℃）、熱伝導率約１２（Ｗ／ｍ−℃）、電気抵抗約７０（μΩ‐ｃｍ）及び降伏曲げ疲労強度約６２０（ＭＰａ）からなる。更に、鉄ニッケルコバルト合金はＡＳＴＭ Ｆ１５又はＫｏｖａｒ（２９Ｎｉ１７Ｃｏ５４Ｆｅ）を含み、鉄ニッケルコバルト合金の組成はニッケル２９％、コバルト１９％及び鉄５４％からなる。同様に、Ｋｏｖａｒの主な特性はＣＥＴ約５．１〜８．７（ｐｐｍ／℃）、熱伝導率約４０（Ｗ／ｍ−℃）、及び電気抵抗約４９（μΩ‐ｃｍ）からなる。言い換えれば、本発明の金属合金はリード／リードフレーム合金として利用される。ＡＳＴＭ Ｆ３０又は合金４２及びＡＳＴＭ Ｆ１５又はＫｏｖａｒのような特別な合金はセラミックのそれらにほぼ一致する熱膨張係数、及びそれらの高い成形性のため、広い支持を得て来た。合金４２及びＫｏｖａｒはセラミックチップ・キャリアでリード及びリードフレーム製作のために通常使用される。上述のように、これら両方の材料の熱膨張係数は２．３ｐｐｍ／℃であるシリコンとセラミック基板（３．４〜７．４ｐｐｍ／℃）とよく一致する。Ｋｏｖａｒ及び合金４２は又高い疲労強度も有する。合金４２は、殆どのクーパ合金で３８０〜５５０ＭＰａであるのに比べ、６２０ＭＰａの疲労強度を有する。リード材料は信号の電気経路として作用するため電気伝導性を有するべきである。更にリード材料は、リードの電気抵抗を増加させ、電気故障を起こし、最後に機械的破損に至る腐蝕に対して抵抗力を有するべきである。本発明でのリード材料は鉄ニッケル合金、鉄ニッケルコバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、銅スズ合金、又は鉄ニッケル合金積層ガラス繊維材料等を含む。
ウェハーレベル・パッケージ１０１は複数のイメージセンサ・ダイス１０４とダイス１０５、例えば並列構造のデジタル信号処理（ＤＳＰ）ダイスを有する。ダイス１０５はオプションで配置されることに注意されたい。イメージセンサ・ダイス１０４はＣＭＯＳイメージセンサ・ダイスでもよい。ダイス１０５はＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス１０５又はプロセッサダイス等から選択される。イメージセンサ・ダイス１０４とダイス１０５は並列構造でパッケージ化される。ウェハーレベル・パッケージ１０１で、イメージセンサ・ダイス１０４とダイス１０５は、ＵＶ処理型および／または熱伝導性のよい熱処理型接着材料１０６により金属合金ベース１００に接着される。ウェハーレベル・パッケージ１０１は信号伝送機構となる複数の金属はんだ球１０７を有する。金属はんだ球１０７ははんだ球又は隆起１０７である。
誘電層１０８は金属合金ベース１００上に形成され，金属合金ベース１００上のイメージセンサ・ダイス１０４とダイス１０５を除く空間を充填する。誘電層１０８の材料はシリコンゴムベースの材料である。
接触導電層１０９は金属パッド１１５、１１６を覆うためイメージセンサ・ダイス１０４の金属パッド１１５とダイス１０５の金属パッド１１６上に形成される。即ち、接触導電層１０９は夫々金属パッド１１５、１１６に電気的に接続される。接触導電層１０９の材料はニッケル、銅、金、及びそれらの組み合わせから選ばれる。
更にフィルム層１１０はイメージセンサ・ダイス１０４上を覆うことができる。フィルム層１１０の材料は二酸化珪素、酸化アルミニウム、又は保護フィルムであるスピンコーティングにより形成されるフッ素重合体である。フィルム層１１０の厚さは、イメージセンサ・ダイス１０４の機能に影響しないように、好ましくは０．２μｍ（マイクロメートル）に制御される。フィルム層１１０はフィルタであるフィルム層１１０上に形成される、例えばＩＲフィルタ層のようなフィルタフィルム１１１（オプション層）を含む。
絶縁層１１２は接触導電層１０９上に形成され、そして絶縁層１１２は接触導電層１０９上に開口部を有する。絶縁層１１２はイメージを便利に検知するため、ダイス１０４のイメージセンサ領域を覆うべきでない。絶縁層１１２の材料はエポシキ、レジン、ＳＩＮＲ、ＢＣＢ、ＰＩ及びそれらの組み合わせから選択される。
レンズホルダ１０２はイメージセンサ・ダイス１０４上に設置され、レンズ１１３、１１４はレンズホルダ１０２に設置される。レンズホルダ１０２はフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）１１３に設置され、そしてフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）１０３は、信号を便利に伝送するため、はんだ球１０７に結合する複数のはんだ結合部１１７を有する。従って、本発明のレンズホルダ１０２とフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）１０３の組み合わせはプローブカード機能を有し、図５に示すようにマルチＣＳＰの最終テストとして使用することができる。
前述のように、本発明は又図２に示すように、ウェハーレベル・パッケージも提供する。パッケージ構造は金属合金ベース２００、イメージセンサ・ダイス２０１とダイス２０２、第１誘電層２０５、第２誘電層２０７、接触導電層２０６、絶縁層２０９、及びはんだ球２０８からなる。一実施形態で、金属合金ベース２００の材料は鉄ニッケル合金、鉄ニッケルコバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、又は銅スズ合金等を含み、ベースの形は円形又は長方形である。イメージセンサ・ダイス２０１とダイス２０２は並列構造でパッケージ化される。イメージセンサ・ダイス２０１とダイス２０２はＵＶ処理型および／または熱伝導性のよい熱処理型接着材料２０３により金属合金ベース２００へ接着される。第１誘電層２０５は金属合金ベース２００上に形成され、そして金属合金ベース２００上のイメージセンサ・ダイス２０１とダイス２０２を除く空間を充填する。第１誘電層２０５の材料はシリコンゴムベースの材料である。
第２誘電層２０７はイメージセンサ・ダイス２０１の検知領域を覆うためイメージセンサ・ダイス２０１上に形成される。第２誘電層２０７の材料は保護フィルムである二酸化珪素、酸化アルミニウム、フッ素重合体フィルムである。更にフィルタフィルムは第２誘電層２０７上に形成され、フィルタフィルムは例えばフィルタであるＩＲフィルタ層である。第２誘電層２０７はシリコンウェハーをダイス切断する前にウェハーレベル・プロセスにより形成される。
接触導電層２０６は金属パッド２１０、２０４を覆うためイメージセンサ・ダイス２０１の金属パッド２１０及びダイス２０２の金属パッド２０４上に形成される。即ち接触導電層２０６は夫々金属パッド２１０、２０４に電気的に接続される。接触導電層２０６の材料はニッケル、銅、金及びそれらの組み合わせから選択される。金属パッド２１０、２０４は例えばアルミパッドである。絶縁層２０９は接触導電層２０６上に形成され、そして絶縁層２０９は接触導電層２０６上に開口部を有する。絶縁層２０９の材料はエポキシ、樹脂、ＳＩＮＲ（シロキサン重合体）、ＢＣＢ又はＰＩから選択される。金属はんだ球２０８は溶接法により開口部上に形成され、これにより金属はんだ球２０８は夫々接触導電層２０６と電気的に接続される。金属はんだ球２０８ははんだ球又ははんだ隆起２０８である。
ダイス２０２はＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスから選択され、そしてイメージセンサ・ダイス２０１はＣＭＯＳイメージセンサ・ダイスである。イメージセンサ・ダイス２０１は並列構造でダイス２０２とパッケージ化される。
更に、本発明は図３に示すよう、別のウェハーレベル・パッケージ構造も提供する。一実施形態で、ダイスは積層構造でパッケージされる。パッケージ構造は金属合金ベース３００、イメージセンサ・ダイス３０１とダイス３０２、第１誘電層３０３、第２誘電層３０４、第３誘電層３１１、接触導電層３０５ａ、３０５ｂ、絶縁層３０６及びはんだ球３０７から構成される。例えば、金属合金ベース３００の材料は鉄ニッケル合金、鉄ニッケルコバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、銅スズ合金又は鉄ニッケル積層ガラス繊維材料等を含む。前述のように、ベースの形は円形又は長方形である。イメージセンサ・ダイス３０１とダイス３０２は積層構造でパッケージ化される。ダイス３０２はＵＶ処理型および／または熱伝導性のよい熱処理型接着剤３１０ａにより金属合金ベース３００へ接着される。第１誘誘電層３０３は金属合金ベース３００上に形成され、絶縁ベース３００上のダイス３０２を除く空間を充填する。第１誘電層３０３の材料はシリコンゴムベースの材料である。
接触導電層３０５ａは、夫々金属パッド３０９へ電気的に接続するため、金属パッド３０９を覆うために、ダイス３０２の金属パッド３０９上に形成される。イメージセンサ・ダイス３０１はＵＶ処理型および／または熱伝導性のよい熱処理型接着材料３１０ｂによりダイス３０２へ接着される。第２誘電層３０４は第１誘電層３０３上に形成され、そしてイメージセンサ・ダイス３０１を除く空間を充填し、そして第２誘電層３０４は接触導電層３０５ａ上に形成されるビアホール３１２を有する。第２誘電層３０４の材料はシリコンゴム、ＰＩ、ＳＩＮＲ、ＢＣＢ等である。
また、第３誘電層３１１はイメージセンサ・ダイス３０１の検知領域を覆うため、イメージセンサ・ダイス３０１上に形成される。しかし、第３誘電層３１１はイメージセンサ・ダイス３０１の機能に影響すべきでない。第３誘電層３１１の材料は保護フィルムである二酸化珪素、酸化アルミニウム、フッ素重合体フィルムである。特に、フィルタフィルムはイメージセンサ・ダイス３０１上の第３誘電層３１１上に形成され、そしてフィルタフィルムは例えばフィルタであるＩＲフィルタ層である。第３誘電層３１１はシリコンウェハーのダイシング切断の前にウェハーレベル・プロセスにより形成することができる。
接触導電層３０５ｂはイメージセンサ・ダイス３０１の金属パッド３０８上に形成され、そして金属パッド３０８を覆うため、ビアホール３１２を充填する。即ち、接触導電層３０５ｂは金属パッド３０８及び接触導電層３０５ａへ電気的に接続される。接触導電層３０５ａ、３０５ｂの材料はニッケル、銅、金及びそれらの組み合わせから選択される。金属パッド３０８、３０９は例えばアルミパッドである。絶縁層３０６は接触導電層３０５ｂ上に形成され、そして絶縁層３０６は接触導電層３０５ｂ上に開口部を有する。絶縁層３０６の材料はエポキシ、樹脂、ＳＩＮＲ、ＢＣＢ、ＰＩ及びそれらの組み合わせである。
金属はんだ球３０７は溶接法により開口部上に形成され、それにより金属はんだ球３０７は夫々接触導電層３０５ｂと電気的に接続される。金属はんだ球３０７は、はんだ球又ははんだ隆起３０７である。
ダイス３０２はＤＳＰダイス、能動ダイス、受動ダイス、支持ダイス、ＣＰＵダイス又はプロセッサダイスから選択され、イメージセンサ・ダイス３０１はＣＭＯＳイメージセンサ・ダイスである。イメージセンサ・ダイス３０１は積層構造でダイス２０２とパッケージ化される。
図４Ａ〜４Ｊは本発明によるウェハーレベル・パッケージの製造方法の概略図である。
更に、本発明はウェハーレベル・パッケージプロセスを提供する。最初に、第１フォトレジスト・パターン４０２は図４Ａに示すように、金属パッド４０１を覆うため、ウェハー上の複数ダイス４００の金属パッド４０１上に形成される。第１誘電層は第１フォトレジスト・パターン４０２とダイス４００上に形成される。次に、第１誘電層を処理する。第１フォトレジスト・パターン４０２は誘電層４０３を形成するため除去される。誘電層４０３の材料は保護フィルムであるスピンコーティング法（ＳＯＧ）による二酸化珪素である。ウェハー上の複数のダイス４００は切断線４０４に沿って切断され、図４Ｂに示すように個々のダイスを形成する。特に、フィルタフィルムは誘電層４０３上に形成され、そしてフィルタフィルムは、上記実施形態を参照するように、例えばフィルタであるＩＲフィルタ層である。
処理シリコンウェハーのバックラッピング・ステップを使用して、第１フォトレジスト・パターン４０２を除去するステップの後、５０〜３００μｍ近辺のウェハー厚さを得る。上記厚さの処理シリコンウェハーを容易に切断し、ウェハー上のダイス４００を夫々のダイスに分割する。バックラッピング・ステップは、もし処理シリコンウェハーがバックラッピング無しに切断できる程に硬くなければ省略することができる。ダイス４００は少なくとも２つのタイプのダイスからなる。
次に、分割されたダイスはそれらから標準良好ダイス４００を選択するためテストされる。標準良好ダイス４００を取り上げ、２つの隣接ダイス間をより広く隔て、金属合金ベース４０５上に配置し、そしてＵＶ処理型および／または熱伝導性のよい熱処理型接着材料４０６で金属合金ベース４０５へ接着する。金属合金ベース４０５を図４Ｃに示すようにＵＶ光又は熱で処理する。接着材料４０６は金属合金ベース４０５を覆い、接着材料４０６の厚さは好ましくは２０〜６０μｍである。同様に、金属合金ベース４０５の材料は鉄ニッケル合金、鉄ニッケルコバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、銅スズ合金、又は鉄ニッケル合金積層ガラス繊維材料等を含み、ベースの形は円形又は長方形である。
ダイス４００は上面にＩ／Ｏパッド４０１を有する。本発明の接着材料４０６は好ましくは熱伝導性のよい材料であり、それによりダイス４００と金属合金ベース４０５の間の温度差から発生する問題（例えば応力）を回避することができる。
材料層４０７は金属合金ベース４０５上に形成され、ダイス４００と隣接ダイス４００の間の空間を充填し、図４Ｄに示すように、材料層４０７の表面とダイス４００の表面は同一レベルにある。材料層４０７の材料はＵＶ処理型又は熱処理型材料である。次に、材料層４０７をＵＶ又は熱で処理する。材料層４０７はスクリーン印刷法又はフォトリソグラフィ法により形成される。材料層４０７は緩衝層として機能し、温度等による応力を低減させる。材料層４０７はシリコンゴム、エポキシ、樹脂、ＢＣＢ、ＳＩＮＲ、ＰＩ等のようなＵＶおよび／または熱処理材料である。
第２誘電層４０９は材料層４０７と金属パッド４０１上を覆う。第２誘電層の材料はＳＩＮＲ、ＢＣＢ、ＰＩ、エポキシ等である。
次に、金属パッド４０１上の第２誘電層の一部領域をフォトマスクを利用して除去し、金属パッド４０１上に第１開口部４０８を形成し、次に誘電層４０９を図４Ｅに示すようにＵＶ又は加熱により処理する。次に、プラズマエッチング（ＲＩＥ）を利用して任意に金属パッド４０１上に残留物がないように金属パッド４０１の表面を洗浄する。
接触導電層４１０を第１開口部４０８上に形成し、図４Ｆに示すように夫々金属パッド４０１と電気的に接続する。接触導電層４１０の好ましい材料はチタン、銅、又はそれらの組み合わせである。接触導電層４１０は例えばＣＶＤ、ＰＶＤ、スパッタ及び電気メッキ法のような物理法、化学法又はそれらの組み合わせにより形成される。
第２フォトレジスト層は接触導電層４１０上に形成される。次に第２フォトレジスト層の一部領域を、フォトマスクを利用して露出させそして成長させ、これにより第２フォトレジスト・パターン４１１を形成し、そして接触導電層４１０を露出させ図４Ｇに示すように第２開口部４１２を形成させる。
次に、電気メッキ法による導電線４１３を第２開口部４１２上に形成し、図４Ｈに示すように、夫々接触導電層４１３と接続する。導電線４１３の材料は好ましくは銅、ニッケル、金、又はそれらの組み合わせである。導電線４１３は再分布層（ＲＤＬ）と呼ばれる。
残りの第２フォトレジスト層４１１を除去する。絶縁層を導電線４１３および誘電層４０９上に形成する。絶縁層の一部領域を除去して図４Ｉに示すように導電線４１３上に絶縁層４１４と第３開口部４１５を形成する。絶縁層をスピンコーティング法又はスクリーン印刷法により形成することができる。
本発明は金属合金ベース４０５裏面上にエポキシ層（図示されず）を形成するステップをオプションとして含む。
絶縁層４１４を処理する。ＵＢＭ（図示されず）とはんだ球４１６を図４Ｊに示すように第３開口部４１５上に形成する。はんだ球４１６をスクリーン印刷法により第３開口部４１５上に配置し、そしてはんだ球４１６をＩＲ再流法により導電線４１３の表面と結合する。
最後に、金属合金ベース４０５を切断線４１７に沿って切断し、個々のＩＣパッケージを分離する。
従って、本発明のイメージセンサ・モジュールとウェハーレベル・パッケージはパッケージ構造のコストを下げ、そしてパッケージ構造の生産性を向上させることができる。更に本発明のパッケージ寸法を装置やパッケージ装置等をテストするため容易に調節することができる。
更に、本発明を半導体装置のパッケージ、及びＬＣＤ／ＰＣＢ装置のＩＣパッケージに適用することができる。図６は本発明の一実施形態によるＬＣＤ産業への適用の概略図である。パネルスケール・パッケージ（ＰＳＰ）６０１はベース６００上に形成される。
特定実施形態を図示し、そして記述したが、様々な修正が、付属の特許請求の範囲により限定されることを意図する範囲から離れることなく行われることは当業者には明らかであろう。
本発明によるイメージセンサ・モジュールの概略図である。 本発明による並列構造のパッケージの概略図である。 本発明による積層構造のパッケージの概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるウェハーレベル・パッケージ製造方法の概略図である。 本発明によるマルチ‐ＣＳＰ最終テストの概略図である。 本発明の一実施形態によるＬＣＤ産業への適用の概略図である。
符号の説明
１００、２００、３００、４０５：金属合金ベース
１０１：ウェハーレベル・パッケージ
１０２：レンズホルダ
１０３：フレキシブルプリント回路
１０４、１０５、２０１、３０１：イメージセンサ・ダイス
１０６、２０３、３１０ａ、３１０ｂ、４０６：熱処理型接着材料
１０７、２０８、３０７、４１６：金属はんだ球
１０８：誘電層
１０９：接触導電層
１１０：フィルム層
１１１：フィルタフィルム
１１２：絶縁層
１１３、１１４：レンズ
１１５、１１６：金属パッド
１１７：はんだ結合部
２０２、３０２、４００：ダイス
２０５：第１誘電層
２０７：第２誘電層
３１１：第３誘電層
３１２：ビアホール
４０２：第１フォトレジスト・パターン
４０４、４１７：切断線
４０６：接触材料
４０７：材料層
４０８：第１開口部
４１１：第２フォトレジスト・パターン
４１２：第２開口部
４１５：第３開口部

Claims (5)

  1. 金属合金ベースの材料が鉄ニッケル合金、鉄ニッケル・コバルト合金、銅鉄合金、銅クロム合金、銅ニッケル珪素合金、銅スズ合金、又は鉄ニッケル合金積層ガラス繊維材料を含む、金属合金ベース；
    前記金属合金べースに結合される複数のはんだ球を有するイメージセンサ・ダイス；
    前記イメージセンサ・ダイスのマイクロレンズ領域上に形成される保護フィルム；
    前記イメージセンサ・ダイス上に構築される複数のレンズを有するレンズホルダ；および
    前記イメージセンサ・ダイスの信号を伝送するための前記はんだ球に結合される複数の導電はんだ結合部を有するフレキシブルプリント回路（Ｆ．Ｐ．Ｃ）；
    からなるイメージセンサモジュールであって、
    前記レンズホルダは前記フレキシブルプリント回路に設置されるイメージセンサモジュール。
  2. 前記イメージセンサ・モジュールは、並列構造又は積層構造で前記イメージセンサ・ダイスとパッケージ化された第２ダイスからなる、請求項１に記載のモジュール。
  3. 前記金属合金ベース上に形成され、そして前記金属合金ベース上の前記イメージセンサ・ダイス及び前記第２ダイスを除く空間を充填する第１誘電層；
    前記第２ダイス上に形成される第２誘電層；
    前記第１金属パッド及び第２金属パッドを覆うため前記イメージセンサ・ダイスの第１金属パッド及び前記第２ダイスの第２金属パッド上に形成され、夫々前記第１金属パッド及び第２金属パッドへ電気的に接続される接触導電層；
    前記接触導電層上に形成され前記接触導電層上に開口部を有する絶縁層；及び
    ＵＭＢ、及び夫々前記開口部上に溶接され、そして前記接触導電層と電気的に接続されるはんだ球（又は隆起）、から更になる請求項２に記載のモジュール。
  4. 前記金属合金ベース上に形成され、そして前記金属合金ベース上の前記第２ダイスを除く空間を充填する第１誘電層；
    前記第１金属パッドを完全に覆うために、前記第２ダイスの第１金属パッド上に形成され、前記第１金属パッドに電気的に接続される第１接触導電層；
    前記第２ダイスに積層され、そして取り付けられるイメージセンサ・ダイス；
    前記第１誘電層上に形成され、そして前記イメージセンサ・ダイスを除く空間を充填し、前記第１接触導電層上に形成されるビアホールを有する第２誘電層；
    前記イメージセンサ・ダイス上に形成される第３誘電層；
    前記第２金属パッドを覆うため、前記イメージセンサ・ダイスの第２金属パッド上に形成され、そして前記ビアホールを充填し、前記第２金属パッド及び前記第１接触導電層へ電気的に接続される第２接触導電層；
    前記第２接触導電層上に形成され、そして前記第２接触導電層上に開口部を有する絶縁層；及び
    前記開口部上に溶接され、そして夫々前記第２接触導電層と電気的に接続されるはんだ球；
    からさらになる請求項２に記載のモジュール。
  5. 前記第１誘電層の材料はシリコンゴムであり、前記第２誘電層の材料はポリイミド（ＰＩ）、ＳＩＮＲ（シロキサン重合体）、エポキシである請求項３または請求項４に記載のモジュール。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478458B2 (en) 2013-03-08 2016-10-25 Northrop Grumman Systems Corporation Waveguide and semiconductor packaging
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
JP2021511652A (ja) * 2018-11-20 2021-05-06 中芯集成電路（寧波）有限公司上海分公司Ｎｉｎｇｂｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｒｐｏｒａｔｉｏｎ（Ｓｈａｎｇｈａｉ Ｂｒａｎｃｈ） 撮像アセンブリおよびそのパッケージング方法、レンズモジュール、電子機器
US11430825B2 (en) 2018-11-20 2022-08-30 Ningbo Semiconductor International Corporation Image capturing assembly, lens module and electronic device

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569422B2 (en) 2006-08-11 2009-08-04 Megica Corporation Chip package and method for fabricating the same
US7459729B2 (en) * 2006-12-29 2008-12-02 Advanced Chip Engineering Technology, Inc. Semiconductor image device package with die receiving through-hole and method of the same
US8232633B2 (en) * 2008-09-25 2012-07-31 King Dragon International Inc. Image sensor package with dual substrates and the method of the same
US7795573B2 (en) * 2008-11-17 2010-09-14 Teledyne Scientific & Imaging, Llc Detector with mounting hub to isolate temperature induced strain and method of fabricating the same
KR101003678B1 (ko) * 2008-12-03 2010-12-23 삼성전기주식회사 웨이퍼 레벨 패키지와 그 제조방법 및 칩 재활용방법
US8896743B2 (en) 2011-06-08 2014-11-25 Omnivision Technologies, Inc. Enclosure for image capture systems with focusing capabilities
US8878976B2 (en) 2011-06-08 2014-11-04 Omnivision Technologies, Inc. Image capture systems with focusing capabilities
CN102339269B (zh) * 2011-09-09 2017-10-27 北京大学深圳研究生院 一种适用于wlp封装形式的可重构算子阵列结构
US9117682B2 (en) 2011-10-11 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and structures thereof
CN103107103A (zh) * 2011-11-11 2013-05-15 北京大学深圳研究生院 一种基于wlp封装形式的可重构算子阵列结构的规模扩展方法
TWI489600B (zh) 2011-12-28 2015-06-21 Xintec Inc 半導體堆疊結構及其製法
US8951841B2 (en) * 2012-03-20 2015-02-10 Infineon Technologies Ag Clip frame semiconductor packages and methods of formation thereof
CN102623477A (zh) * 2012-04-20 2012-08-01 苏州晶方半导体股份有限公司 影像传感模组、封装结构及其封装方法
CN102842530B (zh) * 2012-08-15 2014-11-19 电子科技大学 厚膜材料电子元器件及制备方法
JP2014045142A (ja) * 2012-08-28 2014-03-13 Sony Corp 半導体装置及び半導体装置の製造方法
US9106819B1 (en) * 2013-10-14 2015-08-11 Google Inc. Camera module with compact X-Y form factor
US9679936B2 (en) * 2014-02-27 2017-06-13 Semiconductor Components Industries, Llc Imaging systems with through-oxide via connections
KR101862496B1 (ko) 2014-03-12 2018-05-29 인텔 코포레이션 패키지 몸체 내에 배치된 수동 마이크로 전자 디바이스를 갖는 마이크로 전자 패키지, 그 제조 방법 및 그를 포함하는 컴퓨팅 디바이스
CN103904094B (zh) * 2014-04-01 2017-06-20 苏州晶方半导体科技股份有限公司 影像传感器封装结构及其封装方法
CN103956371A (zh) * 2014-05-20 2014-07-30 苏州晶方半导体科技股份有限公司 影像传感器模组及其形成方法
US9960135B2 (en) * 2015-03-23 2018-05-01 Texas Instruments Incorporated Metal bond pad with cobalt interconnect layer and solder thereon
CN107277309B (zh) * 2016-04-08 2020-06-05 台湾东电化股份有限公司 摄像模块
CN106252346A (zh) * 2016-09-20 2016-12-21 苏州科阳光电科技有限公司 指纹传感器模组及其制作方法
KR102041663B1 (ko) * 2016-11-10 2019-11-07 삼성전기주식회사 이미지 센서 장치 및 이를 포함하는 이미지 센서 모듈
CN107818311B (zh) * 2017-11-14 2021-11-02 北京思比科微电子技术股份有限公司 一种光学指纹传感器的封装方法
KR20190088812A (ko) 2018-01-19 2019-07-29 삼성전자주식회사 팬-아웃 센서 패키지
CN111370332B (zh) * 2018-12-26 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件的封装方法
CN113745202A (zh) * 2021-06-04 2021-12-03 荣耀终端有限公司 封装模组及其制作方法、电子设备

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1081411A (en) * 1975-12-24 1980-07-15 Philipp W.H. Schuessler Method for hermetically sealing an electronic circuit package
JPH05251717A (ja) * 1992-03-04 1993-09-28 Hitachi Ltd 半導体パッケージおよび半導体モジュール
US5660917A (en) * 1993-07-06 1997-08-26 Kabushiki Kaisha Toshiba Thermal conductivity sheet
US6320257B1 (en) * 1994-09-27 2001-11-20 Foster-Miller, Inc. Chip packaging technique
JP3368451B2 (ja) * 1995-03-17 2003-01-20 富士通株式会社 回路基板の製造方法と回路検査装置
TW460717B (en) * 1999-03-30 2001-10-21 Toppan Printing Co Ltd Optical wiring layer, optoelectric wiring substrate mounted substrate, and methods for manufacturing the same
US6627864B1 (en) * 1999-11-22 2003-09-30 Amkor Technology, Inc. Thin image sensor package
US6483030B1 (en) * 1999-12-08 2002-11-19 Amkor Technology, Inc. Snap lid image sensor package
US6483101B1 (en) * 1999-12-08 2002-11-19 Amkor Technology, Inc. Molded image sensor package having lens holder
JP2001203913A (ja) * 2000-01-21 2001-07-27 Sony Corp 撮像装置、カメラモジュール及びカメラシステム
US6396116B1 (en) * 2000-02-25 2002-05-28 Agilent Technologies, Inc. Integrated circuit packaging for optical sensor devices
JP2001358997A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP4405062B2 (ja) * 2000-06-16 2010-01-27 株式会社ルネサステクノロジ 固体撮像装置
US6528857B1 (en) * 2000-11-13 2003-03-04 Amkor Technology, Inc. Chip size image sensor bumped package
US6342406B1 (en) * 2000-11-15 2002-01-29 Amkor Technology, Inc. Flip chip on glass image sensor package fabrication method
US6686588B1 (en) * 2001-01-16 2004-02-03 Amkor Technology, Inc. Optical module with lens integral holder
US6635941B2 (en) * 2001-03-21 2003-10-21 Canon Kabushiki Kaisha Structure of semiconductor device with improved reliability
JP2004104078A (ja) * 2002-06-28 2004-04-02 Sanyo Electric Co Ltd カメラモジュールおよびその製造方法
US20040038442A1 (en) * 2002-08-26 2004-02-26 Kinsman Larry D. Optically interactive device packages and methods of assembly
FR2851374B1 (fr) * 2003-02-18 2005-12-16 St Microelectronics Sa Boitier-semi-conducteur a puce de circuits integres portee par les pattes de connexion electrique
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
EP1471730A1 (en) * 2003-03-31 2004-10-27 Dialog Semiconductor GmbH Miniature camera module
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
KR101078621B1 (ko) * 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
US6934065B2 (en) * 2003-09-18 2005-08-23 Micron Technology, Inc. Microelectronic devices and methods for packaging microelectronic devices
US20050067681A1 (en) * 2003-09-26 2005-03-31 Tessera, Inc. Package having integral lens and wafer-scale fabrication method therefor
TWI296154B (en) * 2004-01-27 2008-04-21 Casio Computer Co Ltd Optical sensor module
KR100609012B1 (ko) * 2004-02-11 2006-08-03 삼성전자주식회사 배선기판 및 이를 이용한 고체 촬상용 반도체 장치
US7632713B2 (en) * 2004-04-27 2009-12-15 Aptina Imaging Corporation Methods of packaging microelectronic imaging devices
US7061106B2 (en) * 2004-04-28 2006-06-13 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
US7368695B2 (en) * 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
CN1969539A (zh) * 2004-05-04 2007-05-23 德塞拉股份有限公司 紧凑透镜塔形组件
US20050258518A1 (en) * 2004-05-24 2005-11-24 Advanced Semiconductor Engineering Inc. Image sensor package module with a leadless leadframe between chips
US20050275750A1 (en) * 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US7498647B2 (en) * 2004-06-10 2009-03-03 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
TWI250655B (en) * 2004-08-03 2006-03-01 Ind Tech Res Inst Wafer level package structure of image sensor and method for making the same
US7364934B2 (en) * 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7235431B2 (en) * 2004-09-02 2007-06-26 Micron Technology, Inc. Methods for packaging a plurality of semiconductor dice using a flowable dielectric material
KR100664316B1 (ko) * 2004-12-23 2007-01-04 삼성전자주식회사 이미지 센서 패키지, 고체촬상장치 및 그 제조방법
JP2006339291A (ja) * 2005-05-31 2006-12-14 Fujifilm Holdings Corp 中空パッケージとこれを用いた半導体装置及び固体撮像装置
CN100561282C (zh) * 2005-09-09 2009-11-18 鸿富锦精密工业（深圳）有限公司 数码相机模组
US20070138586A1 (en) * 2005-12-16 2007-06-21 Hsin Chung H Image sensor module package
US20070159543A1 (en) * 2005-12-22 2007-07-12 Hsin Chung H Simplified image sensor module package
US7423335B2 (en) * 2006-12-29 2008-09-09 Advanced Chip Engineering Technology Inc. Sensor module package structure and method of the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478458B2 (en) 2013-03-08 2016-10-25 Northrop Grumman Systems Corporation Waveguide and semiconductor packaging
JP2018078274A (ja) * 2016-11-10 2018-05-17 サムソン エレクトロ−メカニックス カンパニーリミテッド． イメージセンサー装置及びそれを含むイメージセンサーモジュール
US10153235B2 (en) 2016-11-10 2018-12-11 Samsung Electro-Mechanics Co., Ltd. Image sensor device and image sensor module comprising the same
JP2021511652A (ja) * 2018-11-20 2021-05-06 中芯集成電路（寧波）有限公司上海分公司Ｎｉｎｇｂｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｒｐｏｒａｔｉｏｎ（Ｓｈａｎｇｈａｉ Ｂｒａｎｃｈ） 撮像アセンブリおよびそのパッケージング方法、レンズモジュール、電子機器
JP7004334B2 (ja) 2018-11-20 2022-01-21 中芯集成電路（寧波）有限公司上海分公司 撮像アセンブリおよびそのパッケージング方法、レンズモジュール、電子機器
US11430825B2 (en) 2018-11-20 2022-08-30 Ningbo Semiconductor International Corporation Image capturing assembly, lens module and electronic device

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