KR20060058954A - 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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KR20060058954A
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Abstract

본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 반도체칩과, 그 반도체칩상에 연장 형성된 재배선 메탈라인(redistributed metal line)들과, 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 절연층개구부(開口部)들이 마련되며 그 재배선 메탈라인들 및 그 반도체칩상에 적층되는 절연층을 포함하는 것을 특징으로 한다. 또한 본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 각각 칩패드들을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계와, 그 반도체칩상에 그 칩패드들이 노출되도록 하부절연층이 적층되는 단계와, 그 칩패드들과 각각 접속되며 그 하부절연층상에서 연장되는 재배선 메탈라인들이 형성되는 단계와, 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련된 상부절연층이 그 재배선 메탈라인들 및 그 하부절연층상에 적층되는 단계를 포함하는 것을 특징으로 한다.
이에 따라, 하나의 재배선 메탈라인에 대해 접속 가능한 단자부가 2 이상의 복수개가 될 수 있어 멀티칩 패키지에 본 발명에 따른 웨이퍼 레벨 패키지가 적용되는 경우에 그 멀티칩 패키지의 다른 반도체소자들과 다양한 전기적 연결이 가능해져 멀티칩 패키지에 대한 설계 유연성(design flexibility)이 향상된다.

Description

웨이퍼 레벨 패키지 및 그 제조방법{Wafer level package and manufacturing method thereof}
도 1은 종래의 웨이퍼 레벨 패키지들이 배치된 웨이퍼를 개략적으로 나타낸 평면도이다.
도 2는 도 1에서의 웨이퍼 레벨 패키지를 나타낸 평면도이다..
도 3은 도 2의 I-I'에 대한 단면도이다.
도 4는 도 3의 웨이퍼 레벨 패키지에 솔더범프가 더 구비된 상태를 나타낸 단면도이다.
도 5a 내지 도 5i는 각각 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
도 6a는 본 발명에 따른 웨이퍼 레벨 패키지의 다른 실시예를 나타낸 단면도이다.
도 6b는 본 발명에 따른 웨이퍼 레벨 패키지의 또다른 실시예를 나타낸 단면도이다.
도 7은 본 발명에 따른 웨이퍼 레벨 패키지에서 변형된 팬-아웃(fan-out) 구조의 패키지를 나타낸 단면도이다.
도 8은 본 발명에 따른 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용된 일실 시예를 나타낸 단면도이다.
도 9는 본 발명에 따른 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용된 다른 실시예를 나타낸 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
200: 웨이퍼 레벨 패키지 210: 반도체칩
212: 칩패드 220: 재배선층
221: 하부절연층 230: 재배선 메탈라인
240: 상부절연층
230a, 230b: 제1 및 제2외부접속용 패드
240a, 240b: 제1 및 제2상부절연층개구부
본 발명은 반도체 장치에 관한 것으로서, 더욱 자세하게는 웨이퍼 상태에서 재배선 메탈라인이 형성된 웨이퍼 레벨 패키지의 구조 및 이러한 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 것이다. 이와 같은 소형화, 다기능화, 고성능화 등의 복합적인 목표를 달성 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이며, 이에 따라 근래에 개발된 반도 체 패키지 중의 하나가 칩 스케일 패키지(chip scale package)이다. 통상적으로 칩 스케일 패키지는 패키지 대비 반도체칩(반도체/패키지)의 면적비가 80% 이상인 단일 칩 패키지를 의미한다.
전술한 칩 스케일 패키지중에서 웨이퍼 상태에서 소잉공정을 거치지 않고 바로 패키지 형태로 가공하는 웨이퍼 레벨 패키지가 최근 대두되고 있다. 이러한 웨이퍼 레벨 패키지는 웨이퍼내의 수많은 반도체칩들을 동시에 패키지 가공할 수 있어 제조비용을 낮출 수 있고, 반도체칩의 면적이 곧 패키지의 면적이 되므로 패키지가 더욱 소형화될 수 있는 장점을 가진다.
도 1은 종래의 웨이퍼 레벨 패키지들이 배치된 웨이퍼를 개략적으로 나타낸 평면도이다. 도 1에서 도시된 바와 같이, 집적회로 형성을 위한 소정의 가공공정과 재배선 형성 등의 패키지 가공 공정후의 웨이퍼(W)에는 아직 개별화되지 않은 복수의 웨이퍼 레벨 패키지(100)가 배치되어 있다. 이러한 웨이퍼(W)내의 웨이퍼 레벨 패키지(100)를 소잉공정 등을 통해 개별화시키면 단위 웨이퍼 레벨 패키지가 완성된다.
도 2는 도 1에서의 웨이퍼 레벨 패키지를 나타낸 평면도이고, 도 3은 도 2의 I-I'에 대한 단면도이다. 도 2 및 도 3에서 도시된 바와 같이, 웨이퍼 레벨 패키지(100)는 반도체칩(110) 및 재배선층(120)을 구비한다.
반도체칩(110)은 집적회로(미도시)가 내재되어 있는 실리콘 기판(111)과, 그 집적회로와 전기적으로 연결된 칩패드(112)와, 칩패드(112)가 노출되도록 실리콘 기판(111)상에 적층되는 패시베이션층(passivation layer)(113)을 가진다.
재배선층(120)은, 칩패드(112)가 노출되도록 제1개구부(121a)가 마련되고 패시베이션층(113)상에 적층되는 하부절연층(121)과, 칩패드(112)와 접속되는 칩패드 접속부(122a)를 갖고 도 3의 E1방향으로 연장 형성된 재배선 메탈라인(redistributed metal line)(122)과, 외부접속용 패드(122b)가 노출되도록 제2개구부(123a)가 마련되고 하부절연층(121) 및 재배선 메탈라인(122)상에 적층되는 상부절연층(123)을 가진다.
도 4는 도 3의 웨이퍼 레벨 패키지에 솔더범프가 더 구비된 상태를 나타낸 단면도이다. 도 4에서 도시된 바와 같이, 외부접속용 패드(122b)상에 UBM(under bump metalization)층(130)이 형성되는데, 이러한 UBM층(130)으로서 Cr/Cr-Cu/Cu/Au, Ti/Ni/Ni 또는 Ti/Cu/Ni-V 등으로 이루어진 메탈층이 적용될 수 있다. UBM층(130)상에는 솔더범프(140)가 마련되어 있는데, 이러한 솔더범프(140)는 웨이퍼 레벨 패키지(100)의 외부 접속수단으로서의 역할을 한다.
도 4에서는 웨이퍼 레벨 패키지(100)의 외부 접속수단으로서 솔더범프(140)를 소개하였지만, 이러한 솔더범프(140) 대신에 외부접속용 패드(122b)상에 직접 접속되는 골드 와이어도 웨이퍼 레벨 패키지(100)의 외부 접속수단이 될 수 있음은 물론이다.
그러나, 종래의 웨이퍼 레벨 패키지는 반도체칩의 각 칩패드에 대해 단지 하나의 외부접속용 패드(도 3의 122b 참조)만이 마련되어 있기 때문에, 복수의 반도체소자들이 적층된 멀티칩 패키지에 종래의 웨이퍼 레벨 패키지가 적용되는 경우에 웨이퍼 레벨 패키지내 하나의 칩패드에 대해 복수의 접속(예를 들어 기판상에 제1 반도체칩, 종래의 웨이퍼 레벨 패키지 및 제2반도체칩이 차례로 적층된 멀티칩 패키지의 경우에, 제1 및 제2반도체칩이 각각 종래의 웨이퍼 레벨 패키지에도 접속되고 종래의 웨이퍼 레벨 패키지 자체도 기판과 접속되는 경우)이 이루어질 수 없어 멀티칩 패키지에 대한 대응성 또는 설계 유연성(design flexibility)이 제한적인 문제점이 있다.
또한 종래의 웨이퍼 레벨 패키지는 반도체칩의 각 칩패드에 대해 단지 하나의 외부접속용 패드만이 마련되어 있기 때문에, 별도의 테스트용 패드가 없어 그 외부접속용 패드에 테스트용 접속핀이 접촉하여 테스트가 이루어지는데 이때 테스트용 접속핀과의 접촉에 의해 외부접속용 패드에 스크래치 등의 손상이 초래되어 추후 외부접속용 패드(도 4의 122b)상에 UBM층(130) 및 솔더범프(140)가 제대로 형성되지 못하는 문제점이 있다. 만약 이러한 문제를 회피하기 위해 종래의 웨이퍼 레벨 패키지에 대한 테스트를 생략한다면 오히려 노운 굳 다이(known good die)인지 여부가 불분명한 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용되어 그 멀티칩 패키지의 제조 수율이 급격히 저하되는 문제점이 있다.
따라서 본 발명의 목적은 반도체칩의 하나의 칩패드에 대해 복수의 외부접속용 패드가 마련되도록 개선된 웨이퍼 레벨 패키지 및 그 제조방법을 제공하는데 있다.
본 발명의 일실시예에 따른 웨이퍼 레벨 패키지의 제조방법은, (A1) 각각 집 적회로가 내재되고, 그 집적회로와 전기적으로 연결된 칩패드들을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계; (A2) 그 반도체칩상에 그 칩패드들이 노출되도록 하부절연층이 적층되는 단계; (A3) 그 칩패드들과 각각 접속되며 그 하부절연층상에서 연장되는 재배선 메탈라인(redistributed metal line)들이 형성되는 단계; 및 (A4) 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련된 상부절연층이 그 재배선 메탈라인들 및 그 하부절연층상에 적층되는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A3)단계는, (A31) 그 하부절연층상에 구리(Cu) 배선층이 형성되는 단계; 및 (A32) 그 구리 배선층상에 니켈(Ni) 배선층이 형성되는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A32)단계 다음에, (A33) 그 니켈 배선층상에 금(Au) 배선층이 형성되는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A4)단계는, (A41) 그 하부절연층 및 그 재배선 메탈라인상에 상부절연층이 적층되는 단계; 및 (A42) 그 재배선 메탈라인이 노출되도록 그 상부절연층에 2 이상의 상부절연층개구부(開口部)가 동시에 생성되는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 전술한 (A42)단계는, (A421) 그 상부절연층상에 감광막(感光膜)이 도포되는 단계; (A422) 그 감광막상에 그 상부절연층개구부들에 각각 대응되는 개구 영역들이 마련된 마스크 패턴(mask pattern)이 배 치되는 단계; (A423) 노광(露光)공정 및 현상(現像)공정을 통해 그 감광막중에서 그 개구 영역내의 감광막이 제거되어 감광층개구부들이 마련된 감광패턴이 형성되는 단계; (A424) 그 감광패턴의 모양에 따라 그 상부절연층이 에칭되어 그 재배선 메탈라인이 노출되도록 상부절연층상에 상부절연층개구부들이 마련되는 단계; 및 (A425) 그 감광패턴이 제거되는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 웨이퍼 레벨 패키지의 제조방법은, (B1) 집적회로가 내재된 실리콘 기판과, 그 실리콘 기판상에 마련되어 그 집적회로와 전기적으로 연결된 칩패드들과, 그 칩패드들이 노출되도록 그 실리콘 기판상에 적층된 패시베이션층(passivation layer)을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계; (B2) 그 칩패드들과 각각 접속되며 그 패시베이션층상에서 연장되는 재배선 메탈라인(redistributed metal line)들이 형성되는 단계; 및 (B3) 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 개구부(開口部)들이 마련된 절연층이 그 재배선 메탈라인들 및 그 패시베이션층상에 적층되는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 웨이퍼 레벨 패키지는, 집적회로가 내재된 실리콘 기판과, 그 실리콘 기판상에 마련되어 그 집적회로와 전기적으로 연결된 칩패드들과, 그 칩패드들이 노출되도록 그 실리콘 기판상에 적층된 패시베이션층을 갖는 반도체칩; 그 칩패드들과 각각 접속되어 그 반도체칩상에 연장 형성된 재배선 메탈라인(redistributed metal line)들; 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련되고, 그 재 배선 메탈라인들 및 그 패시베이션층상에 적층되는 상부절연층;을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 패시베이션층과 그 재배선 메탈라인들 사이에 개재(介在)되는 하부절연층을 더 포함하고, 그 하부절연층은 그 칩패드들을 각각 노출시키는 하부절연층개구부들을 포함하며, 그 상부절연층은 그 재배선 메탈라인들 및 그 하부절연층상에 적층되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 재배선 메탈라인들 각각은 구리(Cu) 배선층과 그 구리 배선층상에 적층된 니켈(Ni) 배선층를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 상부절연층개구부들에 의해 그 니켈 배선층이 노출되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 재배선 메탈라인들 각각은 그 니켈 배선층상에 적층된 금(Au) 배선층을 더 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따르면, 그 상부절연층개구부들중 적어도 하나에 의해 그 금 배선층이 노출되는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법을 자세하게 설명한다. 우선 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법에 대해 설명한다.
도 5a 내지 도 5i는 각각 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 단면도이다.
먼저, 집적회로(미도시)가 내재(內在)된 실리콘 기판(211)과, 실리콘 기판(211)상에 마련되어 그 집적회로와 전기적으로 연결된 칩패드(212)와, 칩패드(212)가 노출되도록 실리콘 기판(211)상에 적층된 패시베이션층(passivation layer)(213)을 갖는 반도체칩(210)이 준비된다. 이러한 반도체칩(210)은 도 1에서와 같은 웨이퍼(W)에 복수개로 배치되어 있다.
다음으로, 도 5b에서와 같이, 패시베이션층(213)상에 칩패드(212)가 노출되도록 하부절연층(221)이 적층된다. 하부절연층(221)은 SiO2, SiN 또는 폴리이미드(polyimide) 등의 절연물질로 이루어져 있다. 하부절연층(221)은 반드시 필요한 구성요소는 아니어서 만약 패시베이션층(213)으로 절연이 가능하다면, 하부절연층(221)없이 바로 패시베이션층(213)상에 후술될 배선 메탈라인(230)이 형성될 수도 있다.
다음으로, 도 5c에서와 같이, 칩패드(212)와 접속되며 하부절연층(221)상에서 E2방향으로 연장되는 재배선 메탈라인(redistributed metal line)(230)이 형성된다. 재배선 메탈라인(230)은 하부절연층(221)상에 구리(Cu) 배선층(231), 니켈(Ni) 배선층(232) 및 금(Au) 배선층(233)이 차례대로 적층되어 형성된다. 구리 배선층(231), 니켈 배선층(232) 및 금 배선층(233)은 각각 스퍼터링(sputtering) 방식으로 증착된다. 여기서 구리 배선층(231)은 부착층으로서의 역할을 하고, 니켈 배선층(232)은 구리 배선층(231)과 금 배선층(233) 사이의 장벽층으로서의 역할을 하며, 금 배선층(233)은 외부와의 접속층(특히 와이어 본딩시의 접속층)으로서의 역할을 한다.
다음으로, 도 5d에서와 같이, 하부절연층(221) 및 재배선 메탈라인(230)상에 상부절연층(240)이 적층된다. 상부절연층(240)도 SiO2, SiN 또는 폴리이미드(polyimide) 등의 절연물질로 이루어져 있다.
다음으로, 도 5e에서와 같이, 상부절연층(240)상에 감광막(感光膜)(310)이 도포된다. 감광막(感光膜)(310)은 웨이퍼(도 1의 W 참조)상에 도포된 소정의 감광액이 60~100℃의 온도에서 5~10분 정도 소프트 베이킹(soft baking)되어 얻어지는데, 이러한 소프트 베이킹은 그 감광액내의 불필요한 용제를 제거하여 피접착물과의 접합성을 향상시키기 위해 실시된다.
다음으로, 도 5f에서와 같이, 감광막(310)상에 제1 및 제2개구 영역(320a)(320b)이 마련된 마스크 패턴(mask pattern)(320)이 배치된다. 여기서 제1 및 제2개구 영역(320a)(320b)은 후술할 도 5h의 제1 및 제2상부절연층개구부(240a)(240b)에 각각 대응된다. 즉 제1 및 제2개구 영역(320a)(320b)의 모양 및 갯수에 따라 종국적으로 도 5h의 제1 및 제2상부절연층개구부(240a)(240b)의 모양 및 갯수가 각각 결정되어진다. 따라서 도 5f에서와 같이 하나의 재배선 메탈라인(230)에 대응되는 복수개(도 5f에서는 3개)의 개구 영역들이 마스크 패턴(320)에 마련되어지므로, 도 5h에서와 같이 상부절연층(240)에는 그 개구 영역의 갯수에 대응되는 수량만큼의 제1 및 제2상부절연층개구부(240a)(240b)가 생성되어 후술되는 바와 같이 하나의 재배선 메탈라인(230)에 대해 복수개의 외부접속용 패드들(도 5i의 230a, 230b 참조)이 만들어진다.
다음으로, 도 5g에서와 같이, 노광(露光)공정 및 현상(現像)공정을 통해 감광막(도 5f의 310)중에서 제1 및 제2개구 영역(320a)(320b)내의 감광막이 제거되어 제1 및 제2감광층개구부(310a)(310b)가 마련된 감광패턴(310p)이 형성된다. 노광공정에서는 광원(LS)에서부터 자외선(L1)을 받은 감광막(310)중 해당영역이 감광되고, 현상공정에서는 그 자외선(L1)을 받은 감광막(310)중 해당영역이 현상액에 의해 씻겨져 제거된다. 따라서 도 5f에서와 같은 감광막(310)은 양감광제(positive photo-resist)임을 알 수 있는데, 만약 도 5f에서의 마스크 패턴(320)의 관통영역과 차단영역을 서로 반전시킨 경우라면 도 5f의 감광막(310)은 음감광제(negative photo-resist)가 되어야 한다. 마스크 패턴(320)은 전술한 노광공정후 현상공정전에 제거되는데, 필여에 따라 현상공정후에 제거될 수도 있다.
다음으로, 도 5g를 참조하여, 감광패턴(310p)에 대해 하드 베이킹(hard baking)이 실시된다. 이러한 하드 베이킹은 필요에 따라 생략 가능한 공정으로서 120~180℃의 온도에서 20~30분간 이루어지는데, 감광패턴(310p)을 더욱 굳게 하고 상부절연층(240)상에 더욱 단단히 고착시키기 위해 실시된다.
다음으로, 도 5h에서와 같이, 감광패턴(310p)의 모양에 따라 상부절연층(240)이 소정의 식각액에 의해 에칭되어 재배선 메탈라인(230)이 노출되도록 상부절연층상에 제1 및 제2상부절연층개구부(240a)(240b)가 마련된다. 본 실시예에서는 모든 방향으로 똑같이 에칭되는 등방성 습식에칭에 의한 것으로 하여 제1 및 제2상부절연층개구부(240a)(240b)의 각 테두리 단면이 도 5h에서와 같이 경사를 가지게 되지만, 만약 건식에칭에 의한 경우라면 전술한 제1 및 제2상부절연층개구부(240a)(240b)의 각 테두리 단면의 경사가 나타나지 않게 된다(즉 전술한 테두리 단면이 반도체칩 상면의 법선방향인 종방향으로 나타난다).
다음으로, 도 5i에서와 같이, 감광패턴(310p)이 제거되어 본 발명에 따른 웨이퍼 레벨 패키지(200)가 완성된다.
이상과 같은 제조단계들을 통해, 도 5i에서와 같이, 하나의 재배선 메탈라인(230)에 대해 2 이상의 외부접속용 패드들(230a)(230b)을 한정하는 2 이상의 상부절연층개구부(開口部)들(240a)(240b)이 마련된 상부절연층(240)이 재배선 메탈라인(230) 및 하부절연층(221)상에 적층되어짐을 알 수 있다.
이하에서는 도 5i를 참조하여 본 발명에 따른 웨이퍼 레벨 패키지를 설명한다.
도 5i에서와 같이, 웨이퍼 레벨 패키지(200)는 반도체칩(210) 및 재배선층(220)을 포함한다.
반도체칩(210)은 집적회로가 내재된 실리콘 기판(211)과, 실리콘 기판(211)상에 마련되어 그 집적회로와 전기적으로 연결된 칩패드(212)와, 칩패드(212)가 노출되도록 실리콘 기판(211)상에 적층된 패시베이션층(213)을 포함한다.
재배선층(220)은 하부절연층(221), 재배선 메탈라인(230) 및 상부절연층(240)을 포함한다.
하부절연층(221)은 칩패드(212)가 노출되도록 패시베이션층(213)상에 적층된다. 다시 말하면 하부절연층(221)은 패시베이션층(213)과 재배선 메탈라인(230) 사 이에 개재(介在)되는 것으로 보아도 무방할 것이다.
재배선 메탈라인(230)은 칩패드(212)와 접속되어 하부절연층(221)에서 E3방향으로 연장 형성된다. 재배선 메탈라인(230)은 하부절연층(221)상에 적층된 구리(Cu) 배선층(231)과, 구리 배선층(231)상에 적층된 니켈(Ni) 배선층(232)과, 니켈 배선층(232)상에 적층된 금(Au) 배선층(233)을 포함한다. 이와는 달리 재배선 메탈라인(230)은 하부절연층(221)상에 적층된 알루미늄(Al) 배선층과, 그 알루미늄 배선층상에 적층된 니켈 배선층과, 그 니켈 배선층상에 적층된 금 배선층을 포함할 수도 있음은 물론, 하부절연층(221)상에 적층된 알루미늄(Al) 배선층과, 그 알루미늄 배선층상에 적층된 니켈 배선층과, 그 니켈 배선층상에 적층된 구리 배선층을 포함할 수도 있다.
상부절연층(240)은 재배선 메탈라인(230) 및 하부절연층(221)상에 적층되는데, 이러한 상부절연층(240)에는 재배선 메탈라인(230)에 대해 제1 및 제2외부접속용 패드(230a)(230b)를 한정하는 제1 및 제2상부절연층개구부(開口部)(240a)(240b)가 마련된다. 여기서 제1외부접속용 패드(230a)는 와이어가 접속되는 와이어본딩 패드가 될 수 있고, 제2외부접속용 패드(230b)는 솔더볼이 실장되는 솔더볼 패드 또는 테스트용 접속핀이 접촉되는 테스트용 패드가 될 수 있다.
따라서 하나의 재배선 메탈라인(230)에 대해 접속 가능한 단자부가 복수개로 되어 멀티칩 패키지에 본 발명에 따른 웨이퍼 레벨 패키지가 적용되는 경우에 그 멀티칩 패키지의 다른 반도체소자들과 다양한 전기적 연결이 가능해져 멀티칩 패키지에 대한 설계 유연성(design flexibility)이 향상된다(특히 접지단자에 복수의 접속을 할 수 있어 노이즈 문제에 대한 대응성이 우수하다). 또한 제1 및 제2외부접속용 패드(230a)(230b)중 어느 하나를 테스트용 패드로 사용하고 나머지 하나를 신호입출력용 패드로 사용하는 경우에 테스트용 접속핀에 의해 제1 및 제2외부접속용 패드(230a)(230b)중 어느 하나만 스크래치 등으로 손상되어지므로, 제1 및 제2외부접속용 패드(230a)(230b)중 나머지 하나에는 별다른 손상이 발생하지 않아 종래와 같은 외부접속수단(예를 들어 와이어)과의 접속력 저하가 발생되지 않는다.
도 6a는 본 발명에 따른 웨이퍼 레벨 패키지의 다른 실시예를 나타낸 단면도이다. 도 6a에 도시된 제2웨이퍼 레벨 패키지(300)의 경우 도 5i와 비교하여 제2재배선 메탈라인(230r), UBM층(250) 및 솔더볼(260)을 제외하고는 동일하므로, 이들에 대해서만 설명한다.
제2재배선 메탈라인(230r)은 도 5i에서와는 달리 하부절연층(221)상에 적층된 구리(Cu) 배선층(231)과 구리 배선층(231)상에 적층된 니켈(Ni) 배선층(232)만을 포함한다. 따라서 제1 및 제2상부절연층개구부(240a)(240b)에 의해 니켈 배선층(232)이 노출된다.
UBM층(250)은 솔더볼(260)의 접속력 향상을 위해 제1외부접속용 패드(230a)상에 형성될 수 있는데, 이러한 UBM층(250)으로서 Cr/Cr-Cu/Cu/Au, Ti/Ni/Ni 또는 Ti/Cu/Ni-V 등으로 이루어진 메탈층이 적용될 수 있다.
솔더볼(260)은 UBM층(250)상에 형성되는데, 제2웨이퍼 레벨 패키지(300)의 외부접속단자로서의 역할을 한다. 만약 UBM층(250)이 생략되는 경우라면 솔더볼(260)은 제1외부접속용 패드(230a)상에 바로 형성될 수도 있다.
위와 같이 제2웨이퍼 레벨 패키지(300)에 제2재배선 메탈라인(230r)이 채용되는 실시예로서, 제2외부접속용 패드(230b)에 테스트용 접속핀이 접촉되는 경우나 제1외부접속용 패드(230a)상에 UBM층(250)이 형성되어지는 경우와 같이 값비싼 금(Au) 배선층(도 5i의 233)의 존재여부에 접속특성이 크게 좌우되지 않는 경우가 바람직하다. 따라서 제2외부접속용 패드(230b)는 노운 굳 다이(known good die) 여부를 판정하기 위한 테스트용 패드가 되도록 하는 것이 바람직하고 나머지 제1외부접속용 패드(230a)는 신호입출력용 패드가 되도록 하는 것이 바람직하다.
도 6b는 본 발명에 따른 웨이퍼 레벨 패키지의 또다른 실시예를 나타낸 단면도이다. 도 6b에 도시된 제3웨이퍼 레벨 패키지(400)의 경우 도 6a와 비교하여 제3재배선 메탈라인(230s) 및 와이어(3)를 제외하고는 동일하므로, 이들에 대해서만 설명한다.
제3재배선 메탈라인(230s)은 하부절연층(221)상에 적층된 구리(Cu) 배선층(231)과 구리 배선층(231)상에 적층된 니켈(Ni) 배선층(232)과, 니켈 배선층(232)의 일부에만 적층된 금(Au) 배선부(233s)를 포함한다. 금 배선부(233s)의 일부는 제1상부절연층개구부(240a)에 의해 노출되어 제1외부접속용 패드(230a)가 된다.
와이어(3)는 금 배선부(233s)의 일부가 노출되어진 제1외부접속용 패드(230a)와 접속한다. 와이어(3)의 재질이 금이고 제1외부접속용 패드(230a)도 금이므로, 이 경우 와이어(3)의 제1외부접속용 패드(230a)에 대한 접속력이 전술한 도 6a의 경우보다 더 증대된다.
전술한 도 6a의 경우와 마찬가지로 제2외부접속용 패드(230b)는 테스트용 패 드가 되도록 하는 것이 바람직하고 나머지 제1외부접속용 패드(230a)는 신호입출력용 패드가 되도록 하는 것이 바람직하다.
도 7은 본 발명에 따른 웨이퍼 레벨 패키지에서 변형된 팬-아웃(fan-out) 구조의 패키지를 나타낸 단면도이다. 도 7에서 도시된 바와 같이, 팬-아웃(fan-out) 구조의 패키지(500)는 기판(410)과, 기판(410)상에 적층된 반도체칩(210)과, 칩패드(212)가 노출되도록 기판(410) 상면중 반도체칩(210)이 적층되지 않는 부분 및 반도체칩(210) 상면에 적층되는 하부절연층(221)과, 칩패드(212)와 접속되어 하부절연층(221)에서 E4방향으로 연장 형성되는 재배선 메탈라인(230)과, 재배선 메탈라인(230)을 노출시키도록 제1 및 제2외부접속용 패드(230a)(230b)를 한정하는 제1 및 제2상부절연층개구부(開口部)(240a)(240b)가 마련되면서 재배선 메탈라인(230) 및 하부절연층(221)상에 적층되는 상부절연층(240)을 포함한다. 팬-아웃(fan-out) 구조의 패키지(500)의 특징이라면, 첫째 반도체칩(210)이 적층되는 기판(410)이 채용된다는 점과, 둘째 반도체칩(210)의 일측면 끝단(210e)보다 재배선 메탈라인(230)의 일측면 끝단(230e)이 E4방향으로 더 연장되어 있다는 점을 들 수 있다. 이와 같은 형태는 제1 및 제2외부접속용 패드(230a)(230b)가 다수개 필요하여 반도체칩(210) 상면의 면적만으로는 그 패드들을 수용할 수 없는 경우에도 도 7에서와 같이 재배선 메탈라인(230)을 E4방향으로 더 연장시킬 수 있어 그 패드들이 수용될 수 있는 공간을 충분히 확보할 수 있는 장점을 가진다.
한편 일반적인 웨이퍼 레벨 패키지가 JEDEC(Joint Electron Device Engineering Council, 세계반도체표준협회) 등에서 정한 표준화된 반도체소자와 접 속시 그 웨이퍼 레벨 패키지의 면적이 그 표준화된 반도체소자들의 면적보다 작은 경우가 생기는데, 이때 그 웨이퍼 레벨 패키지의 면적을 벗어나는 부분에도 그 표준화된 반도체소자들의 접속용 패드가 배치되는 경우가 발생하므로 그 웨이퍼 레벨 패키지와 그 표준화된 반도체소자간에 접속(특히 플립칩 본딩 접속)이 제대로 이루어지지 못하는 문제가 생긴다. 그러나 전술한 팬-아웃(fan-out) 구조의 패키지(500)에서는 도 7에서와 같이 반도체칩(210)의 일측면 끝단(210e)보다 재배선 메탈라인(230)의 일측면 끝단(230e)이 E4방향으로 더 연장되어 있어 JEDEC 등에서 정한 표준화된 반도체소자에 대한 대응성 및 호환성이 우수한 장점을 가진다.
이하에서는 본 발명에 따른 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용된 경우를 설명한다.
도 8은 본 발명에 따른 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용된 일실시예를 나타낸 단면도이다. 도 8에서 도시된 바와 같이, 제1멀티칩 패키지(10)는 제1기판(11)과, 제1접착층(12)에 의해 제1기판(11)상에 부착되는 웨이퍼 레벨 패키지(200)와, 웨이퍼 레벨 패키지(200)의 제1외부접속용 패드(230a)와 제1기판(11)의 제1기판패드(11a)를 전기적으로 연결하는 제1와이어(13)와, 웨이퍼 레벨 패키지(200)와 플립칩 본딩(flip chip bonding)하는 제2반도체칩(14)과, 웨이퍼 레벨 패키지(200), 제2반도체칩(14) 및 제1와이어(13)를 봉지하는 제1봉지재(17)와, 제1기판(11)의 제1볼패드(11c)상에 형성된 솔더볼(18)을 포함한다. 웨이퍼 레벨 패키지(200)와 제2반도체칩(14) 사이의 공간에는 제1필러(filler)(16)가 개재된다.
여기서 범프(15)는 제2반도체칩(14)의 범프패드와 웨이퍼 레벨 패키지(200) 의 제2외부접속용 패드(230b) 사이에 개재되어 이 둘을 전기적으로 연결시킨다. 즉 웨이퍼 레벨 패키지(200)의 제1외부접속용 패드(230a)는 제1기판(11)과의 전기적 연결을 위한 접속단자가 되고, 제2외부접속용 패드(230b)는 제2반도체칩(14)과의 전기적 연결을 위한 접속단자가 된다. 물론 제2외부접속용 패드(230b)는 제1멀티칩 패키지(10)에 실장되기전에 실시되는 양불 테스트시 테스트용 패드로 이용될 수도 있다. 이 경우 노운 굳 다이(known good die)로 판정된 웨이퍼 레벨 패키지(200)만이 제1멀티칩 패키지(10)에 적용되므로 제1멀티칩 패키지(10)의 제조 수율이 향상되는 장점이 있다.
도 9는 본 발명에 따른 웨이퍼 레벨 패키지가 멀티칩 패키지에 적용된 다른 실시예를 나타낸 단면도이다. 도 9에서 도시된 바와 같이, 제2멀티칩 패키지(20)는 제2기판(21)과, 제2접착층(22)에 의해 제2기판(21)상에 부착되는 웨이퍼 레벨 패키지(200)와, 웨이퍼 레벨 패키지(200)의 제1외부접속용 패드(230a)와 제2기판(21)의 제2기판패드(21a)를 전기적으로 연결하는 제2와이어(23)와, 제3접착층(26)에 의해 웨이퍼 레벨 패키지(200)상에 부착되는 제3반도체칩(24)과, 제3반도체칩(24)의 제3칩패드(24a)와 제2기판(21)의 제3기판패드(21b)를 전기적으로 연결하는 제3와이어(25)와, 웨이퍼 레벨 패키지(200), 제3반도체칩(24), 제2 및 제3와이어(23)(25)를 봉지하는 제2봉지재(27)와, 제2기판(21)의 제2볼패드(21c)상에 형성된 솔더볼(18)을 포함한다.
이와 같은 구조에 의하면 웨이퍼 레벨 패키지(200)의 제2상부절연층개구부(240b)에 의해 제3접착층(26)과 웨이퍼 레벨 패키지(200)와의 접착 면적이 더 넓어 지고 제2상부절연층개구부(240b)내에 제3접착층(26)이 끼움 결합같이 되어지므로, 웨이퍼 레벨 패키지(200)에 대한 제3반도체칩(24)의 접착력이 더 향상되어 제2멀티칩 패키지(20)의 크랙 현상이 억제되는 장점이 있다. 물론 전술한 바와 마찬가지로 제2외부접속용 패드(230b)는 제2멀티칩 패키지(20)에 실장되기전에 실시되는 양불 테스트시 테스트용 패드로 이용될 수도 있다.
위에서 설명한 실시예들은 기판상에 본 발명에 따른 웨이퍼 레벨 패키지가 적층된 경우이지만, 기판상에 실장된 반도체소자들 위에 본 발명에 따른 웨이퍼 레벨 패키지가 적층되는 멀티칩 패키지 형태의 경우도 물론 가능하다.
이상, 본 발명의 원리를 예시하기 위한 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 그와 같이 도시되고 설명된 그대로의 구성 및 작용으로 한정되는 것이 아니다. 오히려, 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다양한 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경과 수정 및 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
본 발명에 따른 웨이퍼 레벨 패키지 및 그 제조방법에 따르면, 하나의 재배선 메탈라인에 대해 접속 가능한 단자부가 2 이상의 복수개가 될 수 있어 멀티칩 패키지에 본 발명에 따른 웨이퍼 레벨 패키지가 적용되는 경우에 그 멀티칩 패키지의 다른 반도체소자들과 다양한 전기적 연결이 가능해져 멀티칩 패키지에 대한 설계 유연성(design flexibility)이 향상되는 이점이 있다(특히 접지단자에 복수의 접속을 할 수 있어 노이즈 문제에 대한 대응성이 우수하다).
또한 외부접속용 패드들중 어느 한 그룹을 테스트용 패드로 사용하고 나머지 한 그룹을 신호입출력용 패드로 사용하는 경우에 테스트용 접속핀에 의해 테스트용 패드로 사용되는 패드 그룹만이 스크래치 등으로 손상되어지므로, 신호입출력용 패드로 사용되는 패드 그룹에는 별다른 손상이 발생하지 않아 종래와 같은 외부접속수단(예를 들어 와이어)과의 접속력 저하가 발생되지 않는 이점이 있고, 전술한 양불 테스트 과정으로 통해 노운 굳 다이(known good die)로서의 웨이퍼 레벨 패키지가 다량으로 확보 가능하다는 이점이 있다.

Claims (12)

  1. (A1) 각각 집적회로가 내재되고, 상기 집적회로와 전기적으로 연결된 칩패드들을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계;
    (A2) 상기 반도체칩상에 상기 칩패드들이 노출되도록 하부절연층이 적층되는 단계;
    (A3) 상기 칩패드들과 각각 접속되며 상기 하부절연층상에서 연장되는 재배선 메탈라인(redistributed metal line)들이 형성되는 단계; 및
    (A4) 상기 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련된 상부절연층이 상기 재배선 메탈라인들 및 상기 하부절연층상에 적층되는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  2. 제 1 항에 있어서,
    상기 (A3)단계는,
    (A31) 상기 하부절연층상에 구리(Cu) 배선층이 형성되는 단계; 및
    (A32) 상기 구리 배선층상에 니켈(Ni) 배선층이 형성되는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  3. 제 2 항에 있어서,
    상기 (A32)단계 다음에,
    (A33) 상기 니켈 배선층상에 금(Au) 배선층이 형성되는 단계
    를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  4. 제 1 항에 있어서,
    상기 (A4)단계는,
    (A41) 상기 하부절연층 및 상기 재배선 메탈라인상에 상부절연층이 적층되는 단계; 및
    (A42) 상기 재배선 메탈라인이 노출되도록 상기 상부절연층에 2 이상의 상부절연층개구부(開口部)가 동시에 생성되는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  5. 제 4 항에 있어서,
    상기 (A42)단계는,
    (A421) 상기 상부절연층상에 감광막(感光膜)이 도포되는 단계;
    (A422) 상기 감광막상에 상기 상부절연층개구부들에 각각 대응되는 개구 영역들이 마련된 마스크 패턴(mask pattern)이 배치되는 단계;
    (A423) 노광(露光)공정 및 현상(現像)공정을 통해 상기 감광막중에서 상기 개구 영역내의 감광막이 제거되어 감광층개구부들이 마련된 감광패턴이 형성되는 단계;
    (A424) 상기 감광패턴의 모양에 따라 상기 상부절연층이 에칭되어 상기 재배선 메탈라인이 노출되도록 상부절연층상에 상부절연층개구부들이 마련되는 단계; 및
    (A425) 상기 감광패턴이 제거되는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  6. (B1) 집적회로가 내재된 실리콘 기판과, 상기 실리콘 기판상에 마련되어 상기 집적회로와 전기적으로 연결된 칩패드들과, 상기 칩패드들이 노출되도록 상기 실리콘 기판상에 적층된 패시베이션층(passivation layer)을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계;
    (B2) 상기 칩패드들과 각각 접속되며 상기 패시베이션층상에서 연장되는 재배선 메탈라인(redistributed metal line)들이 형성되는 단계; 및
    (B3) 상기 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 개구부(開口部)들이 마련된 절연층이 상기 재배선 메탈라인들 및 상기 패시베이션층상에 적층되는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  7. 집적회로가 내재된 실리콘 기판과, 상기 실리콘 기판상에 마련되어 상기 집적회로와 전기적으로 연결된 칩패드들과, 상기 칩패드들이 노출되도록 상기 실리콘 기판상에 적층된 패시베이션층을 갖는 반도체칩;
    상기 칩패드들과 각각 접속되어 상기 반도체칩상에 연장 형성된 재배선 메탈라인(redistributed metal line)들;
    상기 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련되고, 상기 재배선 메탈라인들 및 상기 패시베이션층상에 적층되는 상부절연층;
    을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  8. 제 7 항에 있어서,
    상기 패시베이션층과 상기 재배선 메탈라인들 사이에 개재(介在)되는 하부절연층을 더 포함하고,
    상기 하부절연층은 상기 칩패드들을 각각 노출시키는 하부절연층개구부들을 포함하며,
    상기 상부절연층은 상기 재배선 메탈라인들 및 상기 하부절연층상에 적층되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  9. 제 7 항에 있어서,
    상기 재배선 메탈라인들 각각은
    구리(Cu) 배선층과 상기 구리 배선층상에 적층된 니켈(Ni) 배선층를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  10. 제 9 항에 있어서,
    상기 상부절연층개구부들에 의해 상기 니켈 배선층이 노출되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  11. 제 9 항에 있어서,
    상기 재배선 메탈라인들 각각은
    상기 니켈 배선층상에 적층된 금(Au) 배선층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  12. 제 11 항에 있어서,
    상기 상부절연층개구부들중 적어도 하나에 의해 상기 금 배선층이 노출되는 것을 특징으로 하는 웨이퍼 레벨 패키지.
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