CN117059583A - 一种具有异质胶材的晶圆级扇出型封装结构及其封装方法 - Google Patents
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- 239000000463 material Substances 0.000 title claims abstract description 53
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000003292 glue Substances 0.000 title claims description 25
- 238000004643 material aging Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 130
- 238000007789 sealing Methods 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 14
- 239000000853 adhesive Substances 0.000 claims description 12
- 230000001070 adhesive effect Effects 0.000 claims description 12
- 239000013256 coordination polymer Substances 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 12
- 238000005520 cutting process Methods 0.000 claims description 9
- 238000009713 electroplating Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000007639 printing Methods 0.000 claims description 6
- 239000005022 packaging material Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 2
- 238000002513 implantation Methods 0.000 claims description 2
- 238000002161 passivation Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 160
- 230000000052 comparative effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000010030 laminating Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 239000012530 fluid Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 241000519995 Stachys sylvatica Species 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 239000013013 elastic material Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000009864 tensile test Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4827—Materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本发明公开了一种具有异质胶材的晶圆级扇出型封装结构及其封装方法，该封装结构的芯片包覆ABF膜材料的塑封层，在该封装结构中采用不同胶材作为再钝化层，限定1st Repassivation层（即再钝化层一）选用与ABF膜层压成型的塑封层润湿性好的A型光刻胶，A型光刻胶为扇出型封装中钝化层常用光刻胶，2nd Repassivation层（即再钝化层二）选用B型光刻胶，B型光刻胶为扇入型封装中钝化层常用光刻胶，划片道也覆盖A型光刻胶，以阻止2nd Repassivation层所使用的B型光刻胶与晶圆（即ABF膜）接触，可以解决B型光刻胶与ABF膜润湿性不好的问题，提高芯片质量，2nd Repassivation层使用B型光刻胶，可以解决A型光刻胶遇到复杂RDL线路时2nd Repassivation层容易出现胶材crack的问题，以此来提高芯片的可靠性。
Description
技术领域
本发明涉及半导体封装技术领域，更具体涉及一种具有异质胶材的晶圆级扇出型封装结构及其封装方法。
背景技术
随着半导体WLCSP（晶圆片级芯片规模封装）先进封装技术的不断发展，最早的Fan-In（扇入）封装形式不再能满足所有用户的需求，Fan-out（扇出）封装形式应用得越来越广泛，芯片Bump（凸块）可以长到Die（芯片未封装前的晶粒）外面，封装后IC面积也较die面积大，Fan-out（扇出）能实现多方面的先进封装，通过一些新材料及工艺来降低厚度，提高I/O（输入输出引脚）密度、节距、热性能及参数性能等。目前常用的一种扇出封装形式为FO-eWLB-F (Fan Out Embedded Wafer Level BGA-Film) ，已经广泛使用在半导体先进封装行业中。但是，此种封装类型对于Repassivation（钝化）层光刻胶的性质有所特殊要求，其常用的胶材为WPR5100、WPR-1203，但是此种胶材在遇到较复杂的芯片布局及较复杂的RDL（再布线金属层）布局时，2nd Repassivation层容易出现胶材crack（窄缝），导致芯片可靠性失效，见对比例1。若换成Fan-In封装形式常用的光刻胶材时，其常用的胶材为HD4100、HD4104、HD4110、BL301、BL302、BL303，光刻胶与FO-eWLB-F中的ABF膜材料润湿性不够好，容易造成芯片失效，见对比例2。
发明内容
为了解决上述问题，本发明提供了一种具有异质胶材的晶圆级扇出型封装结构及其封装方法，在ABF膜层压成型的塑封层上涂覆与其润湿性好的A型光刻胶，且划片道也覆盖A型光刻胶，避免与ABF膜润湿性不好的B型光刻胶与其接触，利用B型光刻胶制作复杂再布线金属层线路的再钝化层，减少胶材出现窄缝。
根据本发明的一个方面，提供了一种具有异质胶材的晶圆级扇出型封装结构，该封装结构包括芯片，所述芯片的背面和四周侧面包覆有塑封层，塑封层的背面粘合有支撑硅层，塑封层选用ABF膜，塑封层和芯片的正面涂覆有A型光刻胶形成再钝化层一，再钝化层一覆盖待裁切的划片道，再钝化层一上设有与芯片互联的再布线金属层，再布线金属层上涂覆有B型光刻胶形成再钝化层二，再布线金属层的另一端设有凸点下金属层，凸点下金属层的端部裸露且与再钝化层二的正面齐平，凸点下金属层互联有锡球；
所述A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP；
所述B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
在一些实施方式中，涂覆B型光刻胶形成的再钝化层二覆盖待裁切的划片道，或者待裁切的划片道内未覆盖所述再钝化层二。
在一些实施方式中，支撑硅层的厚度可减薄，支撑硅层的背面覆盖有背胶层。
在一些实施方式中，再钝化层一和再布线金属层可为多层设置。
根据本发明的另一个方面，提供了一种具有异质胶材的晶圆级扇出型封装结构的封装方法，包括以下步骤：
S1：研磨来料晶圆背面；
S2：将来料晶圆沿着划片槽切割成单颗芯片；
S3：取载体晶圆并在载体晶圆上贴合临时键合膜，使用倒装设备，将来料晶圆上的各个芯片按照图谱逐个倒装在载体晶圆上；
S4：用塑封材料进行塑封在载体晶圆上形成塑封层，所述塑封材料为ABF膜，塑封层填充各芯片之间的间隙，且塑封层覆盖芯片的背面和四周侧面，塑封层与芯片结合在一起；
载体晶圆的正面依次叠有临时键合膜、芯片、塑封层，形成重构晶圆；
S5：在塑封层上粘合支撑硅层；
S6：通过解键合将载体晶圆和临时键合膜从重构晶圆上脱粘并剥离出来；
S7：将S6中得到的无载体晶圆和临时键合膜的重构晶圆倒置，在重构晶圆进行晶圆级封装，包括以下步骤：
S701：在晶圆上方涂覆A型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留胶材，形成再钝化层一，再钝化层一覆盖芯片和塑封层的正面；
S702：涂上光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成再布线金属层，实现对芯片的互联；
S703：在晶圆上方涂覆B型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留或者去除胶材，形成再钝化层二；
S704：涂上光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成凸点下金属层；
S705：在凸点下金属层上进行植球，形成与凸点下金属层互联的锡球；
S8：进行单片切割，先使用激光刻槽划掉划片道表面的光刻胶，再使用刀片沿着划片道划开，切割成单颗芯片；
所述步骤S7中，使用的所述A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP；所述B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
在一些实施方式中，在完成所述步骤S7后、进行步骤S8前，可将支撑硅层减薄厚度，可选择地在支撑硅层上贴背胶膜形成背胶层。
在一些实施方式中，在完成所述步骤S7后、进行步骤S8前，若不需要形成背胶层的，可选择直接在支撑硅层上进行标记打印；若需要形成背胶层的，可选择地在背胶层上进行标记打印。
在一些实施方式中，进行所述步骤S7操作时，重复步骤S701、步骤S702，以形成多层再钝化层一和再布线金属层，实现多层再布线金属层互联结构。
与现有技术相比，本发明的有益效果是：
本发明提供了一种具有异质胶材的晶圆级扇出型封装结构及其封装方法，在该晶圆级扇出型封装结构中采用不同胶材作为再钝化层，且限定1st Repassivation层（即再钝化层一）选用与ABF膜层压成型的塑封层润湿性好的A型光刻胶，A型光刻胶为扇出型封装中钝化层常用光刻胶，2nd Repassivation层（即再钝化层二）选用B型光刻胶，B型光刻胶为扇入型封装中钝化层常用光刻胶；划片道也覆盖A型光刻胶，以阻止2nd Repassivation层（即再钝化层二）所使用的B型光刻胶与晶圆（即ABF膜层压成型的塑封层）接触，可以解决B型光刻胶与ABF膜润湿性不好的问题，提高芯片质量；2nd Repassivation层使用B型光刻胶，可以解决A型光刻胶遇到复杂RDL（再布线金属层）线路时2nd Repassivation层容易出现胶材crack（窄缝）的问题，以此来提高芯片的可靠性；最后划片时使用激光刻槽与刀划的方式，来防止划片道胶材对划片造成影响；该封装方法能够减小产线作业异常，芯片产品更顺畅的通过生产线，提高生产效率。
附图说明
图1是对比例1中X管脚电流偏大，fail芯片OM外观检验；
图2是对比例1中Y管脚输出电压异常，fail芯片OM外观检验；
图3是对比例1中Z管脚输出电压异常，fail芯片OM外观检验；
图4是对比例2中7组实验图；
图5是对比例2中Leg6条件试验品进行步3D测量的两处典型异常点展示图；
图6A是采用A型光刻胶的等效应力云图；
图6B是图6A中路径a应力分布图；
图6C是图6A中路径b应力分布图；
图6D是采用B型光刻胶的等效应力云图；
图6E是图6D中路径a应力分布图；
图6F是图6D中路径b应力分布图；
图6G是两种方案的等效应力曲线对比；
图7本发明一种具有异质胶材的晶圆级扇出型封装结构的一实施方式的封装流程示意图；
图8是未切割为单颗芯片时，晶圆级扇出型封装结构的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
扇入型封装形式常用在Repassivation层(再钝化层）的光刻胶有：HD4100、HD4104、HD4110、BL301、BL302、BL303，此类光刻胶在此称为B型光刻胶；
扇出型封装形式常用在Repassivation层(再钝化层）的光刻胶有：WPR5100、WPR-1203，此类光刻胶在此称为A型光刻胶。
A型光刻胶与B型光刻胶的特征对比，如表1所示：
表1 A型光刻胶与B型光刻胶的特征对比
Tensile Strength（抗拉强度）：
材料最大均匀塑性变形的抗力，是材料由均匀塑性形变向局部集中塑性变形过渡的临界值，也是材料在静拉伸条件下的最大承载能力。抗拉强度即表征材料最大均匀塑性变形的抗力，拉伸试样在承受最大拉应力之前，变形是均匀一致的，但超出之后，金属开始出现缩颈现象，即产生集中变形；对于没有（或很小）均匀塑性变形的脆性材料，它反映了材料的断裂抗力。
Elasticity Modulus（弹性模量）：
是弹性材料的一种最重要、最具特征的力学性质，是物体弹性变形难易程度的表征。材料在弹性极限内应力与应变的比值，反映材料的刚度，是度量物体在弹性范围内受力时变形大小的常数。
Elongation（延伸率）：
在工程和材料科学中是指材料在拉伸测试过程中的变形程度。延伸率是指材料在受力拉伸时的变形量与原始长度的比值，它反映了材料的延展性和塑性变形能力。通过测量延伸率，可以评估材料在受力拉伸时的变形特性。
Viscosity（粘度）：
是指流体对流动所表现的阻力。当流体 (气体或液体) 流动时， 一部分在另一部分上面流动时， 就受到阻力， 这是流体的内摩擦力。要使流体流动就需在流体流动方向上加一切线力以对抗阻力作用。
如图8所示，本发明所述一实施方式的一种具有异质胶材的晶圆级扇出型封装结构，其包括芯片1，芯片1的背面和四周侧面包覆有塑封层4，塑封层4选用ABF膜为材料，塑封层4的背面粘合有支撑硅层5，塑封层4和芯片1的正面涂覆有A型光刻胶形成再钝化层一7，再钝化层一7覆盖待裁切的划片道，再钝化层一7上具有与芯片1互联的再布线金属层8，再布线金属层8上涂覆有B型光刻胶形成再钝化层二9，再布线金属层8的另一端具有凸点下金属层81，凸点下金属层81的端部裸露且与再钝化层二9的正面齐平，凸点下金属层81互联有锡球10。
该A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP。该B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
涂覆B型光刻胶形成再钝化层二9时，划片道可以保留胶材，划片道也可以去除胶材。
支撑硅层5的厚度可减薄至指定的厚度，甚至可以减薄到厚度为0。在支撑硅层5的背面可以根据需要贴上背胶膜形成背胶层6，达到保护的效果。
结合图7，具体阐述本实施例的具有异质胶材的晶圆级扇出型封装结构的封装方法，具体包括以下步骤：
S1：将来料晶圆背面研磨至指定厚度。
S2：将来料晶圆沿着划片槽切割成单颗芯片1。
S3：取载体晶圆3并在载体晶圆3上贴合临时键合膜2，使用倒装设备，将来料晶圆上的各个芯片1按照图谱逐个倒装在载体晶圆3上。
S4：用塑封材料进行塑封在载体晶圆3上形成塑封层4，该塑封材料为ABF膜，采用层压的方式进行注塑，ABF膜在层压以及工艺温度条件下具有一定的流动性，能够填充各芯片1之间的间距，ABF具有粘性，ABF通过压覆粘合与芯片1结合在一起，通过烘箱烘烤固化，以使塑封层4填充各芯片1之间的间隙，且塑封层4覆盖芯片1的背面和四周侧面，塑封层4与芯片1结合在一起。
载体晶圆3的正面依次叠有临时键合膜2、芯片1、塑封层4，形成重构晶圆。
S5：在塑封层4上设置用于给整个结构提供机械支撑的支撑硅层5。
S6：通过解键合（Laser/Thermal debonding）将载体晶圆3和临时键合膜2从重构晶圆上脱粘并剥离出来。
S7：将得到的无载体晶圆3和临时键合膜2的重构晶圆倒置，在重构晶圆进行2P2M-CSP工艺操作，具体包括以下步骤：
S701：PI1工艺，在晶圆上方涂覆A型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留胶材，形成再钝化层一7（即1st Repassivation），再钝化层一7覆盖芯片1和塑封层4的正面。
S702：M1工艺，涂上相应的光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成再布线金属层8，实现对芯片1的互联；
S703：PI2工艺，在晶圆上方涂覆B型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留或者去除胶材，形成再钝化层二9（即2nd Repassivation）；
S704：M2工艺，涂上相应的光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成凸点下金属层81（即UBM）；
在实际应用中，可根据需要，通过重复步骤S701、步骤S702，增加多层再钝化层一7/再布线金属层8，实现多层再布线金属层（RDL）互联结构；
S705：依据需要，可在凸点下金属层81上进行植球，回流与测试，形成与凸点下金属层81互联的锡球10。
S8：最后，进行单片切割，使用laser grooving（激光刻槽）+刀划的方式沿着划片道切割成单颗芯片，先使用laser grooving（激光刻槽）开槽，划掉划片道表面的光刻胶，开出一定深度的槽，再使用刀片沿着划片道划开，切割成单颗芯片。
步骤S7中，使用的所述A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP。所述B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
根据需要，在完成步骤S7后、进行步骤S8前，可将支撑硅层5减薄厚度至指定厚度、或者减薄至厚度为0，然后可根据需要在支撑硅层5上贴背胶膜形成背胶层6，以起到保护的效果。还可以使用激光打印机对芯片按客户要求进行标记打印，例如，打印logo、芯片型号等信息，具体的，若不需要形成背胶层6的，可选择直接在支撑硅层5上进行标记打印；若需要形成背胶层6的，可选择地在背胶层6上进行标记打印。
对比例1
1st Repassivation层&2nd Repassivation层均使用A型光刻胶为胶材时，芯片可靠性失效，OM外观检验发现2nd Repassivation层出现Crack（窄缝），检测样品中发现的失效项目汇总如表2所示：
表2 对比例1实验项目的失效项目汇总
X管脚电流偏大，fail芯片OM外观检验，如图1所示。
Y管脚输出电压异常，fail芯片OM外观检验，如图2所示。
Z管脚输出电压异常，fail芯片OM外观检验，如图3所示。
结论：造成芯片可靠性失效的原因是2nd Repassivation层出现Crack。
对比例2
1st Repassivation层&2nd Repassivation层均使用B光刻胶为胶材时，芯片失效，调查发现胶厚均匀性较差，为调查均匀性较差原因，做了7组实验，具体如图4所示：
结合图4，从以上数据看出：1、增加胶量及关闭排风条件下均匀性较差；2、光片+ABF均匀性为85.5%，表现极差；3、增加转速可能可以改善胶厚均匀性。对Leg6条件试验品进行进一步3D测量：1、Leg6(光片+ABF)表面涂胶后，Wafer表面坑洼不平，起伏较大；2、显影后Wafer表面有较多白点，显微镜下查看DIE表面带彩，应为胶厚偏薄造成；3、找出两处典型异常点（如图5所示），发现胶面差异较大，胶厚较厚处能达到14μm，胶厚较薄处大约为1μm。
结论：1、增加胶量及关闭排风条件下均匀性较差；2.增加转速可能可以改善胶厚均匀性，但是作用较小；3、Leg6(光片+ABF)表面涂胶后，Wafer表面坑洼不平，起伏较大，均匀性为85.5%；4、Leg6为光片+ABF，Leg7为光片，从数据上可以看出ABF膜影响了B型光刻胶涂布；5、该型号Fanout（扇出）区域较小，ABF膜对B型光刻胶涂布影响较小，如果Fanout区域较大，ABF膜应会对B型光刻胶涂布产生较大影响。
综上：ABF膜与B型光刻胶直接接触，对B型光刻胶胶厚均匀性影响较大，导致芯片失效。
由以上实例分析得出，1st Repassivation层使用A型光刻胶，2nd Repassivation层使用B型光刻胶是一种合理的方法，为验证此想法，进行了仿真实验：
建立两种结构模型，两种方案2nd Repassivation层分别使用A型光刻胶和B型光刻胶，具体的，方案一：1st Repassivation层使用A型光刻胶，2nd Repassivation层也使用A型光刻胶；方案二：1st Repassivation层使用A型光刻胶，2nd Repassivation层使用B型光刻胶。其他条件保持一致，在TCB700条件下，检测哪种情况下2nd Repassivation层更不容易Crack（窄缝）。
在高应力区域容易出产生微裂纹，并发生扩展。
结合图6A至图6G分析：选取同一路径进行测量，对2nd Repassivation层的光刻胶性能进行验证，方案一中2nd Repassivation层的A型光刻胶应力最高值为39.7MPa，A型光刻胶Tensile Strength（抗拉强度）为70~90 MPa；方案二中2nd Repassivation层的B型光刻胶应力最大值为79.97MPa，B型光刻胶Tensile Strength（抗拉强度）为120~300 MPa，所以当2nd Repassivation层使用B型光刻胶时不容易Crack。
仿真实验得出结论后，真片使用此方法进行作业，芯片可靠性PASS。
因此，在晶圆级扇出型封装结构中采用不同胶材作为再钝化层，且限定1stRepassivation层（即再钝化层一7）选用与ABF膜层压成型的塑封层4润湿性好的A型光刻胶，A型光刻胶为扇出型封装中钝化层常用光刻胶，2nd Repassivation层（即再钝化层二9）选用B型光刻胶，B型光刻胶为扇入型封装中钝化层常用光刻胶，是合适的方案。且划片道也覆盖A型光刻胶，能够阻止2nd Repassivation层（即再钝化层二9）所使用的B型光刻胶与晶圆（即ABF膜层压成型的塑封层4）接触，可以解决B型光刻胶与ABF膜润湿性不好的问题，提高芯片质量。2nd Repassivation层使用B型光刻胶，可以解决A型光刻胶遇到复杂RDL（再布线金属层）线路时2nd Repassivation层容易出现胶材crack（窄缝）的问题，以此来提高芯片的可靠性。最后划片时使用激光刻槽与刀划的方式，来防止划片道胶材对划片造成影响。该封装方法能够减小产线作业异常，芯片产品更顺畅的通过生产线，提高生产效率。
以上所述的仅是本发明的一些实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本发明的创造构思的前提下，还可以做出其它变形和改进，这些都属于本发明的保护范围。
Claims (8)
1.一种具有异质胶材的晶圆级扇出型封装结构，包括芯片，所述芯片的背面和四周侧面包覆有塑封层，所述塑封层的背面粘合有支撑硅层，其特征在于，所述塑封层选用ABF膜，所述塑封层和芯片的正面涂覆有A型光刻胶形成再钝化层一，所述再钝化层一覆盖待裁切的划片道，所述再钝化层一上设有与芯片互联的再布线金属层，所述再布线金属层上涂覆有B型光刻胶形成再钝化层二，所述再布线金属层的另一端设有凸点下金属层，所述凸点下金属层的端部裸露且与再钝化层二的正面齐平，所述凸点下金属层互联有锡球；
所述A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP；
所述B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
2.根据权利要求1所述的具有异质胶材的晶圆级扇出型封装结构，其特征在于，涂覆所述B型光刻胶形成的再钝化层二覆盖待裁切的划片道，或者待裁切的所述划片道内未覆盖所述再钝化层二。
3.根据权利要求2所述的具有异质胶材的晶圆级扇出型封装结构，其特征在于，所述支撑硅层的背面覆盖有背胶层。
4.根据权利要求2所述的具有异质胶材的晶圆级扇出型封装结构，其特征在于，所述再钝化层一和再布线金属层可为多层设置。
5.一种具有异质胶材的晶圆级扇出型封装结构的封装方法，其特征在于，包括以下步骤：
S1：研磨来料晶圆背面；
S2：将来料晶圆沿着划片槽切割成单颗芯片；
S3：取载体晶圆并在载体晶圆上贴合临时键合膜，使用倒装设备，将来料晶圆上的各个芯片按照图谱逐个倒装在载体晶圆上；
S4：用塑封材料进行塑封在载体晶圆上形成塑封层，所述塑封材料为ABF膜，塑封层填充各芯片之间的间隙，且塑封层覆盖芯片的背面和四周侧面，塑封层与芯片结合在一起；
载体晶圆的正面依次叠有临时键合膜、芯片、塑封层，形成重构晶圆；
S5：在塑封层上粘合支撑硅层；
S6：通过解键合将载体晶圆和临时键合膜从重构晶圆上脱粘并剥离出来；
S7：将S6中得到的无载体晶圆和临时键合膜的重构晶圆倒置，在重构晶圆进行晶圆级封装，包括以下步骤：
S701：在晶圆上方涂覆A型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留胶材，形成再钝化层一，再钝化层一覆盖芯片和塑封层的正面；
S702：涂上光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成再布线金属层，实现对芯片的互联；
S703：在晶圆上方涂覆B型光刻胶，用掩膜版进行光刻或激光工艺，开出图形开口，划片道保留或者去除胶材，形成再钝化层二；
S704：涂上光阻层光刻胶，用掩膜版进行光刻或激光工艺，开出金属层图形开口；在金属层图形开口内电镀，形成凸点下金属层；
S705：在凸点下金属层上进行植球，形成与凸点下金属层互联的锡球；
S8：进行单片切割，先使用激光刻槽划掉划片道表面的光刻胶，再使用刀片沿着划片道划开，切割成单颗芯片；
所述步骤S7中，使用的所述A型光刻胶的抗拉强度为70~90Mpa、弹性模量为2.0~3.0GPa、延伸率为3%~10%、粘度为200~500CP；所述B型光刻胶的抗拉强度为120~300 Mpa、弹性模量为3.1~4.1 GPa、延伸率为35%~60%、粘度为2000~50000CP。
6.根据权利要求5所述的具有异质胶材的晶圆级扇出型封装结构的封装方法，其特征在于，在完成所述步骤S7后、进行步骤S8前，可将支撑硅层减薄厚度，然后可选择地在支撑硅层上贴背胶膜形成背胶层。
7.根据权利要求6所述的具有异质胶材的晶圆级扇出型封装结构的封装方法，其特征在于，在完成所述步骤S7后、进行步骤S8前，若不需要形成背胶层的，可选择直接在支撑硅层上进行标记打印；若需要形成背胶层的，可选择地在背胶层上进行标记打印。
8.根据权利要求5所述的具有异质胶材的晶圆级扇出型封装结构的封装方法，其特征在于，进行所述步骤S7操作时，重复步骤S701、步骤S702，以形成多层再钝化层一和再布线金属层，实现多层再布线金属层互联结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN117059583A true CN117059583A (zh) | 2023-11-14 |
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Country Status (1)
| Country | Link |
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| CN (1) | CN117059583B (zh) |
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