CN113611623A - 芯片封装结构的良率测试方法 - Google Patents

Abstract

本发明提供了一种芯片封装结构的良率测试方法，包括：提供至少一个批次的多芯片封装结构，切割多芯片封装结构形成多个芯片封装结构，每个芯片封装结构包括对外连接端；保持各个芯片封装结构在多芯片封装结构内的排布，通过对外连接端对各个芯片封装结构进行电学性能测试，并生成单批次良率分布图。根据本发明的实施例，切割多芯片封装结构形成多个芯片封装结构后，在各个芯片封装结构还保持在多芯片封装结构内的排布时即对各个芯片封装结构进行电学性能测试，减少了从封装到测试的等待时间，提高了效率，并且根据单批次良率分布图可对缺陷品进行准确定位，实现对缺陷品的有效追溯。

Description

芯片封装结构的良率测试方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种芯片封装结构的良率测试方法。

背景技术

近年来，在封装过程中，为了提高封装效率，行业内发展了面板级封装工艺。面板级封装工艺是将多个裸片置于载板后，在同一工序中进行塑封以及在同一工序中进行电连接结构的制作；之后切割形成多个芯片封装结构。

然而，相关技术中的面板级封装工艺的封装和电学性能测试是分开进行的。通常是封装完成后，然后再送去做电学性能测试，这样就会导致从封装到测试结果出来时间很长，不能及时的对缺陷产品进行有效追溯。

发明内容

本发明的发明目的是提供一种芯片封装结构的良率测试方法，该良率测试方法能及时对缺陷产品进行有效追溯，从而寻找导致产品缺陷的规律性原因，进而对相应工艺进行调整。该良率测试方法可不仅适用于面板级封装工艺形成的芯片封装结构，还可适用于晶圆级封装工艺形成的芯片封装结构。

为实现上述目的，本发明提供一种芯片封装结构的良率测试方法，包括：

提供至少一个批次的多芯片封装结构，切割所述多芯片封装结构形成多个芯片封装结构，每个所述芯片封装结构包括对外连接端；

保持各个所述芯片封装结构在所述多芯片封装结构内的排布，通过所述对外连接端对各个所述芯片封装结构进行电学性能测试，并生成单批次良率分布图。

可选地，将一个批次的所述多芯片封装结构固定在承载膜上，切割所述多芯片封装结构形成多个芯片封装结构步骤后，所述承载膜保持完整。

可选地，所述承载膜为UV膜或蓝膜。

可选地，所述多芯片封装结构为面板级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述面板级封装结构内的排布；或所述多芯片封装结构为晶圆级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述晶圆内的排布。

可选地，基于所述单批次良率分布图，从所述多个芯片封装结构中挑选出缺陷品。

可选地，采用测试治具对各个所述芯片封装结构进行电学性能测试，所述测试治具逐个对所述芯片封装结构进行电学性能测试，或所述测试治具逐组对所述芯片封装结构进行电学性能测试，每组所述芯片封装结构包括多个所述芯片封装结构。

可选地，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：良率低。

可选地，还包括：判断是否存在：所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：区域性缺陷。

可选地，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值和所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：良率低且出现区域性缺陷。

可选地，检查所述批次的多芯片封装结构的制作工艺的参数是否为预设参数。

可选地，所述良率测试方法还包括：提供预定时间段内的多个批次的多芯片封装结构，判断预定时间段的各个批次的芯片封装结构中缺陷品的位置对应度是否高于第三预设值，若判断结果为是，文字提示和/或语音提示：系统性缺陷。

可选地，切割所述多芯片封装结构所形成的多个芯片封装结构的功能相同或不同。

与现有技术相比，本发明的有益效果在于：切割多芯片封装结构形成多个芯片封装结构后，在各个芯片封装结构还保持在多芯片封装结构内的排布时即对各个芯片封装结构进行电学性能测试，减少了从封装到测试的等待时间，提高了效率，并且根据单批次良率分布图可对缺陷品进行准确定位，实现对缺陷品的有效追溯。

附图说明

图1是本发明第一实施例的芯片封装结构的良率测试方法的流程图；

图2至图9是图1中的流程对应的中间结构示意图；

图10是本发明第二实施例的芯片封装结构的良率测试方法的流程图；

图11是本发明第三实施例的芯片封装结构的良率测试方法的流程图；

图12是本发明第四实施例的芯片封装结构的良率测试方法的流程图；

图13是本发明第五实施例的芯片封装结构的良率测试方法的流程图。

为方便理解本发明，以下列出本发明中出现的所有附图标记：

多芯片封装结构3 芯片封装结构2

承载膜20 载板30

待塑封件40 裸片11

裸片的活性面11a 裸片的背面11b

焊盘111 保护层110

开口110a 塑封层12

塑封层的背面12b 塑封层的正面12a

导电凸块13 支撑板31

测试治具21

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明第一实施例的芯片封装结构的良率测试方法的流程图；图2至图9是图1中的流程对应的中间结构示意图。

首先，参照图1中的步骤S1、图2与图3所示，提供一个批次的多芯片封装结构3，切割多芯片封装结构3形成多个芯片封装结构2，每个芯片封装结构2包括对外连接端。其中，图2是多芯片封装结构的俯视图；图3是沿着图2中的AA线的剖视图。

本实施例中，一个批次的多芯片封装结构3固定在承载膜20上。承载膜20可以为热分离膜、UV膜或蓝膜，具有粘性。切割多芯片封装结构3时，承载膜20保持完整。一些实施例中，承载膜20可以被切割部分厚度，例如三分之一厚度，以确保多个芯片封装结构2相互分开。

本实施例中，多芯片封装结构3由面板级封装工艺形成。面板级封装工艺可以包括步骤S11至S13。

步骤11：参照图4与图5所示，提供载板30与承载于载板30的多组待塑封件40，每组待塑封件40包括：裸片11，裸片11包括若干焊盘111，焊盘111位于裸片11的活性面11a；裸片11的活性面11a朝向载板30。其中，图4是载板和多组待塑封件的俯视图；图5是沿着图4中的BB线的剖视图。

本实施例中，参照图5所示，裸片11可以为电力裸片(POWER DIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCE DIE)、或对应的控制芯片。本实施例不限定裸片11的功能。

裸片11包括相对的活性面11a与背面11b。焊盘111位于活性面11a上。裸片11内可以包含形成于半导体衬底上的多种器件，以及与各个器件电连接的电互连结构。焊盘111与电互连结构连接，用于将各个器件的电信号输入/输出。

可以对晶圆切割以获得多个裸片11。晶圆切割后，可对各个裸片11进行性能测试，生成良率分布图，根据良率分布图，挑选出合格品进行塑封。

裸片11的活性面11a覆盖有保护层110。保护层110为绝缘材料，具体可以为绝缘树脂材料，也可以为无机材料。绝缘树脂材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomotobuildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。无机材料例如为二氧化硅、氮化硅中的至少一种。

保护层110具有暴露焊盘111的开口110a。

其它实施例中，可以省略保护层110。

载板30为硬质板件，可以包括塑料板、玻璃板、陶瓷板或金属板等。

多组待塑封件40设置在载板30的表面时，可以在载板30表面涂布一整面粘结层，将多组待塑封件40置于该粘结层上。

粘结层可以采用易剥离的材料，以便将载板30剥离下来，例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。

一组待塑封件40位于载板30表面的一块区域，便于后续切割。载板30表面固定多组待塑封件40，以同时制作多个芯片封装结构2，有利于批量化生产、降低成本。一些实施例中，载板30表面也可以固定一组待塑封件40。

步骤12：参照图6所示，在载板30的表面形成包埋各组待塑封件40的塑封层12；参照图7所示，去除载板30，暴露各个裸片11的活性面11a以及塑封层的正面12a。

塑封层12的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。塑封层12的材料还可以为各种聚合物或者树脂与聚合物的复合材料。对应地，塑封可以包括先填充液态塑封料、后经塑封模具高温固化进行。一些实施例中，塑封层12也可以采用热压成型、传递成型等塑性材料成型的方式成型。

塑封层12可以包括相对的正面12a与背面12b。

在形成塑封层12过程中，保护层110可以防止焊盘111与裸片11内的电互连结构、各器件受损坏。

参照图7所示，去除载板30后，可以在塑封层12的背面12b上设置支撑板31。

支撑板31为硬质板件，可以包括玻璃板、陶瓷板、金属板等。

S13：参照图7所示，在各个焊盘111、保护层110以及塑封层12的正面12a上形成导电凸块13，导电凸块13连接焊盘111。

其它实施例中，可以在各个焊盘111、保护层110以及塑封层12的正面12a上形成再布线层，导电凸块13形成在再布线层上。再布线层可实现部分焊盘111的选择性电连接。

导电凸块13为芯片封装结构2的对外连接端。

之后，去除支撑板31。

其它实施例中，多芯片封装结构3也可采用晶圆级封装工艺形成。晶圆级封装工艺是指：整片晶圆生产完成后，直接在晶圆上进行封装，完成之后才切割形成各个芯片封装结构2。

多芯片封装结构3中，各个芯片封装结构2的功能可以相同，也可以不同。

接着，参照图1中的步骤S2与图8所示，保持各个芯片封装结构2在多芯片封装结构3内的排布，通过对外连接端对各个芯片封装结构2进行电学性能测试，并生成单批次良率分布图。

当多芯片封装结构3为面板级芯片封装结构，进行电学性能测试时，保持各个芯片封装结构2在面板级封装结构内的排布；当多芯片封装结构3为晶圆级芯片封装结构，进行电学性能测试时，保持各个芯片封装结构2在晶圆内的排布。

芯片封装结构2的电学性能测试流程可以为预存流程，也可以为新设计流程。电学性能测试可以包括断路、短路或针对芯片封装结构2的特有电学性能等。

本实施例中，采用测试治具21对各个芯片封装结构进行电学性能测试，测试治具21逐个对芯片封装结构2进行电学性能测试。测试治具21具有探针，探针接触芯片封装结构2的对外连接端，可对芯片封装结构2施加测试信号以及获取测试结果。

其它实施例中，测试治具21也可以逐组对芯片封装结构2进行电学性能测试，每组芯片封装结构2包括多个芯片封装结构2，例如两个或两个以上数目。

图9是单批次良率分布图。其中，“1”代表芯片封装结构2的电学性能测试不合格，为缺陷品；“0”代表芯片封装结构2的电学性能测试合格，为合格品。

之后去除承载膜20，基于单批次良率分布图，从多个芯片封装结构2中挑选出缺陷品。

承载膜20为热分离膜时，热分离膜加热后失去粘性，可从芯片封装结构2上去除。承载膜20为UV膜时，UV膜照射紫外光后失去粘性。承载膜20为蓝膜时，蓝膜的粘性较小，可以直接剥离。

图10是本发明第二实施例的芯片封装结构的良率测试方法的流程图。参照图10与图1所示，本实施例中的芯片封装结构的良率测试方法与图1所示实施例一的芯片封装结构的良率测试方法的区别仅在于：还包括：步骤S3，判断是否存在：单批次良率分布图中的良率低于第一预设值，若判断结果为是，则可对该判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：良率低。

单批次低良率可以为偶发性缺陷，可能是由于多芯片封装结构3的制作工艺的参数人工设置失误导致的，因而，可以检查多芯片封装结构3的制作工艺的参数设置是否为预设参数加以排除。

若判断结果为否，说明良率较高，则可记录测试结果并结束测试。

本实施例中的芯片封装结构的良率测试方法的其余步骤可参照图1所示实施例一的芯片封装结构的良率测试方法的对应步骤。

图11是本发明第三实施例的芯片封装结构的良率测试方法的流程图。参照图11与图1所示，本实施例中的芯片封装结构的良率测试方法与图1所示实施例一的芯片封装结构的良率测试方法的区别仅在于：还包括：步骤S3'，判断是否存在：芯片封装结构2中缺陷品的集中度高于第二预设值，若判断结果为是，则可对该判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：区域性缺陷。

芯片封装结构2中缺陷品的集中度的获取基于单批次良率分布图。

单批次区域性缺陷可以为偶发性缺陷，可能是由于多芯片封装结构3的制作工艺的参数人工设置失误导致的，因而，可以检查多芯片封装结构3的制作工艺的参数设置是否为预设参数加以排除。

若判断结果为否，说明芯片封装结构2中缺陷品的集中度不高，则可记录测试结果并结束测试。

本实施例中的芯片封装结构的良率测试方法的其余步骤可参照图1所示实施例一的芯片封装结构的良率测试方法的对应步骤。

图12是本发明第四实施例的芯片封装结构的良率测试方法的流程图。参照图12与图1所示，本实施例中的芯片封装结构的良率测试方法与图1所示实施例一的芯片封装结构的良率测试方法的区别仅在于：还包括：步骤S3"，判断是否存在：单批次良率分布图中的良率低于第一预设值或芯片封装结构2中缺陷品的集中度高于第二预设值，若仅存在单批次良率分布图中的良率低于第一预设值，则对该判断结果进行文字提示和/或语音提示，例如文字提示和/或语音提示：良率低；若仅存在芯片封装结构2中缺陷品的度高于第二预设值，则对该判断结果进行文字提示和/或语音提示，例如文字提示和/或语音提示：区域性缺陷；若同时存在单批次良率分布图中的良率低于第一预设值和芯片封装结构2中缺陷品的集中度度高于第二预设值，则对该判断结果进行文字提示和/或语音提示，例如文字提示和/或语音提示：良率低，且出现区域性缺陷。

可以看出，本实施例的步骤S3"结合了实施例二的步骤S3与实施例三的步骤S3'。

图13是本发明第五实施例的芯片封装结构的良率测试方法的流程图。参照图13与图12所示，本实施例中的芯片封装结构的良率测试方法与图12所示实施例四的芯片封装结构的良率测试方法的区别仅在于：还包括：S4，提供预定时间段内的多个批次的多芯片封装结构3，判断预定时间段的各个批次的芯片封装结构2中缺陷品的位置对应度是否高于第三预设值，若判断结果为是，则可对该判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：系统性缺陷。

基于预定时间段内的各个批次的单批次良率分布图可生成预定时间段对应的综合良率分布图。预定时间段的各个批次的芯片封装结构2中缺陷品的位置对应度可基于预定时间段对应的综合良率分布图判断。

若判断结果为是，则说明预定时间段的各个批次的芯片封装结构2中缺陷品的位置对应，即：预定时间段的各个批次的芯片封装结构2中缺陷品的位置都相同。

多批次系统性缺陷为规律性缺陷，可能是由于多芯片封装结构3的制作工艺的参数存在设计缺陷，需重新调整工艺参数或工艺参数组合。

若判断结果为是否，也可结束测试。

其它实施例中，本实施例的步骤S4也可在实施例二的步骤S3后进行或实施例三的步骤S3'后进行。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种芯片封装结构的良率测试方法，其特征在于，包括：

提供至少一个批次的多芯片封装结构，切割所述多芯片封装结构形成多个芯片封装结构，每个所述芯片封装结构包括对外连接端；

保持各个所述芯片封装结构在所述多芯片封装结构内的排布，通过所述对外连接端对各个所述芯片封装结构进行电学性能测试，并生成单批次良率分布图。

2.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，将一个批次的所述多芯片封装结构固定在承载膜上，切割所述多芯片封装结构形成多个芯片封装结构步骤后，所述承载膜保持完整。

3.根据权利要求2所述的芯片封装结构的良率测试方法，其特征在于，所述承载膜为热分离膜、UV膜或蓝膜。

4.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，所述多芯片封装结构为面板级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述面板级封装结构内的排布；或所述多芯片封装结构为晶圆级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述晶圆内的排布。

5.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，基于所述单批次良率分布图，从所述多个芯片封装结构中挑选出缺陷品。

6.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，采用测试治具对各个所述芯片封装结构进行电学性能测试，所述测试治具逐个对所述芯片封装结构进行电学性能测试，或所述测试治具逐组对所述芯片封装结构进行电学性能测试，每组所述芯片封装结构包括多个所述芯片封装结构。

7.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。

8.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，还包括：判断是否存在：所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。

9.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值和所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。

10.根据权利要求7至9任一项所述的芯片封装结构的良率测试方法，其特征在于，检查所述批次的多芯片封装结构的制作工艺的参数是否为预设参数。

11.根据权利要求7至9任一项所述的芯片封装结构的良率测试方法，其特征在于，所述良率测试方法还包括：提供预定时间段内的多个批次的多芯片封装结构，判断预定时间段的各个批次的芯片封装结构中缺陷品的位置对应度是否高于第三预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。

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