KR20060043142A - 반도체 장치의 제조 방법 - Google Patents

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다이스케 이토
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신꼬오덴기 고교 가부시키가이샤
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Abstract

웨이퍼 레벨 가공에 의해 반도체 장치를 제조하는 방법에 있어서, 웨이퍼 레벨에서 반도체 장치를 형성하는 경우에, 반도체 웨이퍼를 구성하는 각각의 반도체 칩에 대한 검사 결과에 근거하여, 양품으로 판정된 반도체 칩에 대하여 재배선 패턴을 포함하는 회로를 형성하는 처리를 수행하고, 불량품으로 판정된 반도체 칩에 대하여 양품의 반도체 장치 또는 반도체 장치 형성 후에 형성된 반도체 장치를 검사할 때 검사 장비에 악영향을 주는 것을 회피하기 위해, 재배선 패턴을 형성하지 않는 처리를 수행한다.
웨이퍼, 불량품, 칩, 재배선, 패턴, 반도체 장치

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 웨이퍼 레벨의 가공에 의한 재배선 패턴을 형성하는 제조 공정을 나타내는 설명도.
도 2는 웨이퍼 레벨의 가공에 의한 재배선 패턴에 외부 접속 단자를 형성하는 제조 공정을 나타내는 설명도.
도 3은 반도체 웨이퍼의 외부 접속 단자가 형성된 면을 수지에 의해 봉지하는 방법을 나타내는 설명도.
도 4는 웨이퍼 레벨의 가공에 의해 형성된 반도체 장치의 일례를 나타내는 설명도.
도 5는 반도체 웨이퍼를 검사하여 불량품으로 판정된 반도체 칩의 배치 위치(맵)의 일례를 나타내는 설명도.
도 6은 반도체 웨이퍼에서 불량품으로 판정된 반도체 칩에 재배선 패턴이 형성되어 있지 않은 상태를 나타내는 설명도.
도 7은 레지스트를 도포하여 불량품으로 판정된 반도체 칩에 재배선 패턴이 형성되지 않도록 하는 바람직한 처리 방법의 설명을 나타내는 설명도.
도 8은 불량품으로 판정된 반도체 칩에 외부 접속 단자를 형성하는 공정을 나타내는 설명도.
도 9는 재배선 패턴을 형성하는 부위에 레지스트를 도포하여 하지(下地) 금속층을 피복하는 바람직한 방법의 설명을 나타내는 설명도.
도 10은 반도체 웨이퍼에 불량품으로 판정된 반도체 칩에 레지스트를 도포하여 재배선 패턴이 형성되지 않도록 하는 바람직한 처리 방법의 설명을 나타내는 설명도.
도 11은 네가티브 레지스트를 사용하여 불량품으로 판정된 반도체 칩에 재배선 패턴이 형성되지 않도록 하는 바람직한 처리 방법의 설명을 나타내는 설명도.
도 12는 반도체 웨이퍼에 불량품으로 판정된 반도체 칩에 자외선 광을 조사하여, 재배선 패턴이 형성되지 않도록 하는 처리를 행하는 상태를 나타내는 설명도.
도 13은 반도체 장치를 번인(burn-in)을 행하는 상태를 나타내는 설명도.
도 14는 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 바람직한 방법의 설명을 나타내는 설명도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 웨이퍼
10a, 10b : 반도체 칩
14 : 전극 패드
16 : 절연층
18 : 하지 금속층
20, 24 : 레지스트 패턴
20a : 레지스트
20b : 네가티브 레지스트
22 : 재배선 패턴
26 : 동 포스트(post)
28 : 배리어 금속층
30 : 외부 접속 단자
32 : 절연막
32a : 개구부
34 : 땜납 볼
40 : 상부 성형
41 : 내측 하부 성형
42 : 외측 하부 성형
44 : 수지 태블릿(tablet)
44a : 수지
50, 51 : 반도체 장치
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 구체적으로는 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 방법에 관한 것이다.
웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 방법은 칩사이즈 패키지 등의 반도체 장치를 제조하는 방법으로써 수행되어져 왔다. 예를 들면, 웨이퍼 레벨의 가공을 이용하여 칩 사이즈 패키지를 제조하는 방법으로써, 다음과 같은 칩 사이즈의 반도체 장치의 제조 방법이 있다. 즉, 반도체 웨이퍼에서 반도체 웨이퍼에 형성되어 있는 각각의 반도체 칩의 전극 단자를 전기적으로 접속되도록 재배선 패턴을 형성하고, 이 재배선 패턴에 전기적으로 접속되도록 외부 접속 단자를 형성한다. 그 다음 반도체 웨이퍼의 외부 접속 단자가 형성된 면을 수지에 의해 봉지하고, 봉지 후에 수지와 함께 반도체 웨이퍼를 개편으로 절단한다(예를 들면, JP-A-10-79362 및 JP-A-8-330313 참조).
이러한 웨이퍼 레벨의 가공에 의한 반도체 장치를 제조하는 방법에서, 동일한 구조를 갖는 복수의 반도체 장치가 종횡으로 정렬되어진 배치로 반도체 웨이퍼 상에 형성된다. 이들의 반도체 장치는 개편으로 절단된 후, 기판 등에 각각 실장된다. 반도체 장치가 기판 등에 실장되기 전에, 각 반도체 장치의 전기적 특성 등이 양호한지 불량한지가 검사에 의해 판정되고, 양품의 반도체 장치만이 기판 등에 실장된다. 또한, 제품의 양호 및 불량한지를 판정하는 검사는 실제로는 반도체 장치의 제조 공정의 각 단계에서 실행된다. 예를 들면, 반도체 웨이퍼를 제조하는 단계에서, 반도체 웨이퍼에 형성된 각각의 반도체 칩의 전기적 특성 등이 양호 및 불량에 대한 검사도 수행된다(예를 들면, JP-A-2004-31463 참조).
상술한 바와 같이, 제품 검사는 반도체 장치의 제조 공정의 각 제조 단계에서 행해진다. 예를 들면 반도체 웨이퍼를 제작하는 단계에서도, 각각의 반도체 칩 의 특성이 시험된다. 그렇지만, 종래 기술의 웨이퍼 레벨의 반도체 장치의 제조 공정에서는, 반도체 웨이퍼의 단계에서 검사 결과에 관계없이, 모든 반도체 칩에 대해 재배선 패턴 또는 외부 접속 단자가 형성된다. 즉, 양품으로 판정된 반도체 칩 및 불량품으로 판정된 반도체 칩에 대해서도 재배선 패턴 또는 외부 접속 단자를 형성한다. 이것은 불량품으로 판정된 반도체 칩에만, 재배선 패턴 등을 형성하지 않도록 하는 것이 제조 공정상 곤란하기 때문이다. 일반적으로, 재배선 패턴을 형성하기 위한 레지스트 패턴은 노광 마스크를 이용한 포토리소그라피 공정에 의해 형성된다. 따라서, 불량 반도체 칩 위에 레지스트 패턴을 형성하지 않도록 노광을 수행하기 위해서는, 불량 반도체 칩의 위치에 대응하여 비노광 부분이 설계된 특별한 형태의 마스크가 준비되어야 한다. 불량 반도체 칩의 발생 위치는 각각의 반도체 웨이퍼에 따라서 변하기 때문에, 이러한 특별한 형태의 마스크를 준비하는 것은 실제로 불가능하다.
그리고, 필요한 재배선 패턴 또는 외부 접속 단자를 형성한 후, 반도체 웨이퍼에 형성되어 있는 각각의 반도체 장치의 전기적 특성 또는 외관 등을 검사한다.
그러므로, 종래 기술에서는, 반도체 웨이퍼의 제조 단계에서 반도체 칩의 검사 결과에 상관없이 웨이퍼 레벨에서 재배선 패턴 등을 형성하여 반도체 장치를 제조한다. 따라서, 형성된 반도체 장치를 검사하는 경우에서, 정확한 검사를 할 수없거나, 검사 장치가 손상되거나, 다른 양품의 반도체 장치에 악영향을 미치는 문제가 있었다.
예를 들면, 불량한 반도체 칩이 전기적으로 단락되어 있는 경우에, 반도체 장치의 번인을 행할 때, 그 반도체 칩을 탑재한 반도체 장치에 과전류가 흐르는 문제가 야기됨으로써 검사 장비가 손상되어 버리거나 그 불량한 반도체 장치의 근방의 배치된 양품의 반도체 장치가 불량한 반도체 장치의 악영향을 받게되어 불량한 반도체 장치로 되어 버린다.
본 발명의 목적은 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 공정에 있어서, 제조된 반도체 장치에 대해 전기적 특성 등을 검사하는 경우에, 검사 장치를 손상시키거나 양품의 반도체 장치에 악영향을 미치지 않는 정확한 검사를 행할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명은 상기 목적을 달성하기 위해 다음의 구성으로 이루어진다.
즉, 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 방법에 있어서, 웨이퍼 레벨에서 반도체 장치를 형성할 때에, 반도체 웨이퍼를 구성하는 각각의 반도체 칩에 대한 검사 결과에 근거하여서 양품으로 판정된 반도체 칩에 대해서는 재배선 패턴을 포함하는 회로를 형성하는 처리를 행하는 단계 및, 각각의 반도체 칩에 대한 검사 결과에 근거하여서 불량품으로 판정된 반도체 칩에 대해서는 반도체 장치를 형성한 후에 형성된 반도체 장치의 검사에서 양품의 반도체 장치 또는 검사 장치에 악영향을 미치는 것을 회피하는 처리를 행하는 단계를 포함한다.
또한, 불량품으로 판정된 반도체 칩에 대해서는, 반도체 장치를 형성한 후에 형성된 반도체 장치의 검사에서 양품의 반도체 장치 또는 검사 장치에 악영향을 미 치는 것을 회피하는 처리는 상기 반도체 칩과 반도체 칩의 전극 패드에 전기적으로 접속된 회로를 전기적으로 차단하는 처리를 행하는 것이 좋다. 반도체 칩의 전극 패드에 전기적으로 접속된 회로는 전극 패드에 접속된 재배선 패턴과, 땜납 볼 접합 또는 도금에 의해 형성된 외부 접속 단자 등이 있다.
또한, 웨이퍼 레벨에서 반도체 장치를 형성할 때에, 양품으로 판정된 반도체 칩에 대해서 전극 패드와 외부 접속 단자를 전기적으로 접속하는 재배선 패턴을 형성해도 좋고, 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴을 형성하지 않고 전극 패드와 외부 접속 단자를 전기적으로 차단한 상태로 형성한다. 이러한 결과에 의해, 불량품으로 판정된 반도체 칩은 외부 접속 단자로부터 전기적으로 차단되고, 이후 공정에서 반도체 장치를 검사할 때에, 불량품으로 판정된 반도체 칩이 검사 장치 등에 악영향을 미치는 것이 없이 확실한 검사 등이 행해질 수 있다.
불량품으로 판정된 반도체 칩에 대하여는, 재배선 패턴을 형성하지 않고, 전극 패드와 외부 접속단자를 전기적으로 차단하는 방법으로써, 반도체 웨이퍼의 전극 단자 형성면에 하지 금속층을 형성하고, 하지 금속층의 표면에 반도체 칩의 전극 패드와 전기적으로 접속된 재배선 패턴을 형성하는 부위가 노출되는 레지스트 패턴을 형성한 후, 불량품으로 판정된 반도체 칩에 대해서는, 재배선 패턴을 형성하는 부위에 레지스트를 도포하여서 재배선 패턴을 형성하는 부위를 레지스트로 피복하고 이어서, 반도체 웨이퍼에 대하여 하지 금속층을 도금 공급층으로 하는 도금을 행하고, 양품으로 판정된 반도체칩에만 재배선 패턴으로 되는 도체층을 형성한다.
또한, 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴을 형성하지 않고 전극 패드와 외부 접속 단자를 전기적으로 차단하는 방법으로는 반도체 웨이퍼의 전극 단자 형성면에 하지 금속층을 형성하고, 반도체 칩의 전극 패드와 전기적으로 접속된 재배선 패턴을 형성하는 부위를 노출하고 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴을 형성하는 부위를 피복하는 레지스트 패턴을 하지 금속층의 표면에 형성하고, 이어서, 반도체 웨이퍼에 대하여 하지 금속층을 도금 공급층으로하는 도금을 행하고, 양품으로 판정된 반도체 칩에만 재배선 패턴으로 되는 도체층을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다. 본 발명에서, 용어는 관련 기술에 통상의 숙련자에 의해 이해될 수 있는 일반적인 의미를 갖는 것으로 간주한다. 그러나, 본 명세서에서 특정의 의미를 갖도록 기능적으로 정의될 수도 있다.
도 1 내지 도 3은 웨이퍼 레벨의 가공법에 의해 반도체 장치를 형성하는 공정 예를 나타낸다. 도 1의 (a)는 전극 패드(14)가 형성되어 있는 반도체 웨이퍼(10)의 전극 단자 형성면의 구성을 나타내고, 반도체 웨이퍼(10)의 표면이 부동화(passivation)막(12)에 의해 피복되고, 알루미늄 전극 패드(14)가 부동화막(12)으로부터 노출되어 있는 상태를 나타낸다. 도 1(b)는 부동화막(12)의 표면에 절연층(16)이 형성되어 있는 상태를 나타낸다. 절연층(16)은 부동화막(12)의 표면을 폴리이미드막 등의 절연 재료에 의해 피복하고, 전극 패드(14)를 노출시킴으로써 형성될 수 있다.
다음으로, 도 1(c)는 전극 패드(14) 및 절연층(16)의 표면이 하지 금속층(18)으로 피복되어 있는 상태를 나타낸다. 하지 금속층(18)은, 예를 들면 크롬을 스퍼터링한 다음 동을 스퍼터링함으로써 형성된다.
도 1(d)는 재배선 패턴을 형성하는 레지스트 패턴(20)이 소정의 패턴에 의해 하지 금속층(18)의 표면에 형성되어 있는 상태를 나타낸다.
도 1(e)는 하지 금속층(18)을 도금 공급층으로서 동도금을 행하고, 하지 금속층(18)의 노출 부분에 재배선 패턴(22)으로 되는 도체층이 형성되어 있는 상태이다. 도 1(f)는 레지스트 패턴(20)이 제거된 상태를 나타낸다. 재배선 패턴(22)은 전극 패드(14)와 전기적으로 접속된 상태로 형성되어 있다.
도 2는 재배선 패턴(22) 상에 외부 접속 단자를 형성하는 공정을 나타낸다. 도 2(a)는 외부 접속 단자를 도금에 의해 형성하기 위해 재배선 패턴(22) 상에 외부 접속 단자를 형성하는 부분을 노출시키도록 레지스트 패턴(24)이 형성되어 있는 상태를 나타낸다. 참조번호 24a는 재배선 패턴(22)이 레지스트 패턴(24)로부터 노출되어 있는 노출 구멍이다.
도 2(b)는 하지 금속층(18)을 이용하여 도금 공급층으로 하는 동도금을 행하고 노출 구멍(24a)에 동도금을 쌓아 올려서 동 포스트(post)(26)를 형성한 상태를 나타낸다.
도 2(c)는 동 포스트(26)의 절정의 노출 단면에 배리어(barrier) 금속층(28)이 피복 형성되어 있는 상태를 나타낸다. 배리어 금속층(28)은, 예를 들면, 니켈 도금 및 금도금을 이 순서로 행하여 형성될 수 있다.
도 2(d)는 레지스트 패턴(24)을 제거한 상태를 나타낸다. 레지스트 패턴(24)을 제거함으로써, 외부 접속 단자(30)가 외부로 노출되고, 반도체 웨이퍼(10)의 표면에 하지 금속층(18)과 하지 금속층(18)의 표면에 형성된 재배선 패턴(22)이 노출된다.
도 2(e)는 하지 금속층(18)의 노출 부분을 에칭하고 반도체 웨이퍼(10)의 표면에 절연층(16)을 노출시켜서, 절연층(16)의 표면에 재배선 패턴(22)이 소정의 독립한 패턴으로 형성된 상태이다. 하지 금속층(18)에서 재배선 패턴(22)으로 피복되어 있는 부위가 절연층(16) 상에 남게되고, 재배선 패턴(22)는 전극 패드(14)와 전기적으로 접속되고, 외부 접속 단자(30)는 재배선 패턴(22)를 통하여 전극 패드(14)와 전기적으로 접속된다.
도 3은 상술한 외부 접속 단자(30)가 형성되어 있는 반도체 웨이퍼(10)의 전극 단자 형성면을 수지에 의해 봉지하는 공정을 나타낸다.
도 3(a)는 수지 봉지 장치의 하부 성형 측에 외부 접속 단자(30)가 형성되어 있는 반도체 웨이퍼(10)를 위치시킨 상태를 나타낸다. 참조번호 40은 상부 성형, 참조번호 41은 내측 하부 성형, 참조번호 42는 외측 하부 성형이다. 참조번호 43은 상부 성형(40)의 형성 면을 피복하기 위한 임시(temporary)막이다. 반도체 웨이퍼(10)는 외부 접속 단자(30)가 형성되어 있는 면을 상부 성형(40)으로 향하게 배치하고, 반도체 웨이퍼(10) 상에 수지 태블릿(44)을 공급한다.
도 3(b)는 금형에 의해 반도체 웨이퍼(10)의 클램핑(clamping)이 개시된 상태를 나타낸다. 상부 성형(40)과 외측 하부 성형(42)에 의해 반도체 웨이퍼(10)의 외부 주위를 폐쇄한 후, 내측 하부 성형(41)과 상부 성형(40)에 의해 수지 태블릿(44)과 함께 반도체 웨이퍼(10)가 클램프 되고, 가열되어 용융된 수지(44a)가 캐비티(45) 내로 점차적으로 충전된다.
도 3(c)는 금형이 성형 클램핑 위치까지 클램프되고, 수지(44a)가 전체 캐비티(45) 내로 완전히 충전되어, 반도체 웨이퍼(10)가 압축 성형된 상태를 나타낸다.
도 3(d)는 수지(44a)가 경화한 후, 성형이 개구된 상태를 나타낸다. 그러므로, 외부 접속 단자(30)가 형성되어 있는 반도체 웨이퍼(10)의 면은 수지(44a)에 의해 완전히 봉지된다. 임시막(43)을 통하여 수지 봉지함으로써, 외부 접속 단자(30)의 단면이 수지(44a) 표면에 노출된다.
반도체 웨이퍼(10)의 외부 접속 단자(30)가 형성되어 있는 반도체 웨이퍼(10)의 면이 수지(44a)에 의해 봉지된 후, 임시막(43)을 분리하고 외부 접속 단자(30)의 단면에 땜납 볼(46)을 접합한다. 그 후, 반도체 칩의 영역마다 수지(44a)와 함께 반도체 웨이퍼(10)를 절단하는 것에 의해 개편의 반도체 장치를 얻을 수 있다.
도 4(a)는 외부 접속 단자(30)의 단면에 땜납 볼(46)을 접합한 상태와 반도체 웨이퍼(10)가 개편으로 절단된 반도체 장치(50)(칩 사이즈 패키지)의 구성을 나타낸다. 참조번호 10a는 개편으로 절단된 반도체 칩이다.
도 4(b)는 외부 접속 단자(30)가 형성된 반도체 장치(50)의 면이 수지(44a)에 의해 봉지되고 땜납 볼(46) 및 외부 접속 단자(30)가 재배선 패턴(22)을 통하여 반도체 칩의 전극 패드(14)와 전기적으로 접속되어 있는 상태를 확대하여 나타낸 다.
상술한 반도체 장치의 제조 방법은 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 제조 공정의 예를 나타낸다. 본 발명에 따른 반도체 장치의 제조 방법은 상술한 바와 같이 웨이퍼 레벨에 재배선 패턴(22)을 형성하거나, 외부 접속 단자(30)를 형성하는 처리를 행할 때에, 반도체 웨이퍼(10)를 제작한 단계에 각각의 반도체 칩을 검사한 결과에 근거하여, 불량품으로 판정된 반도체 칩에 대해서는 상술한 양품으로 판정된 반도체 칩에 대한 처리와 다른 처리가 수행되는 것을 특징으로 한다.
즉, 종래 기술에서는, 웨이퍼 레벨 가공에 의한 경우에, 반도체 웨이퍼의 전체의 반도체 칩에 대하여 동일한 방법으로 재배선 패턴(22)을 형성하거나, 도금 처리를 행한다. 그러나, 본 발명에 있어서는, 반도체 웨이퍼를 제작한 단계에서 검사함으로써, 불량품으로 판정된 반도체 칩에 대해서는, 재배선 패턴(22)이나 외부 접속 단자(30)를 형성하고 수지에 의한 봉지를 행하여 반도체 장치를 형성한 후에 번인 또는 검사 등의 처리 할 때에 검사 장치가 손상하거나 양품의 반도체 장치에 악영향을 미치지 않도록 양품의 반도체 칩과는 다른 처리가 수행된다.
양품의 반도체 칩에 대한 처리와 다른 처리로는 반도체 장치를 형성한 후에 검사 할 때에 검사 장치를 손상하거나, 번인 할 때에 양품의 반도체 장치에 악영향을 미치지 않도록 수행되는 처리를 의미한다. 예를 들면, 불량품의 반도체 칩이 전기적으로 단락하여 검사 시에 과전류가 흘러 버리는 문제를 회피하기 위해서 검사 장치나 번인 장치가 불량품의 반도체 칩과 전기적으로 완전히 차단되도록 하는 처리가 있다.
도 5는 반도체 웨이퍼의 제작 단계에서 각각의 반도체 칩의 전기적인 특성 등을 시험하여 반도체 칩의 양호 및 불량을 판정한 결과(웨이퍼 전기 불량 맵)를 나타낸다. 도 5에서 F로 기재된 구획 부분은 불량으로 판정된 반도체 칩을 나타낸다.
도 6은 반도체 웨이퍼(10)의 전극 단자 형성면에 재배선 패턴을 형성한 상태를 설명하여 나타낸다. 도 6은 도 5에서 불량으로 판정된 반도체 칩의 부위에 재배선 패턴이 형성되지 않은 것을 나타낸다. 또한, 설명의 편의상, 도 6에서 불량으로 판정된 반도체 칩에 대해서 외부 접속 단자는 도시되지 않는다. 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴(22)을 형성하지 않도록 구성함으로써, 검사 장치나 번인 장치는 반도체 칩으로부터 전기적으로 차단되고 불량품의 반도체 칩이 검사 장치나 번인 장치에 악영향을 미치지 않게 된다.
도 7은 상술한 도 1 내지 도 4에 나타낸 반도체 웨이퍼(10)의 전극 단자 형성면에 재배선 패턴(22)을 형성할 때에 불량품으로 판정된 반도체 칩의 부위에 대해서 재배선 패턴(22)이 전극 패드(14)에 전기적으로 접속되지 않도록 구성된 방법의 바람직한 예를 나타낸다.
즉, 도 7(a)는 반도체 웨이퍼(10)의 표면에 절연층(16)을 형성한 상태를 나타내고, 도 7(b)는 반도체 웨이퍼(10)의 표면이 하지 금속층(18)으로 피복된 상태를 나타내고, 도 7(c)는 하지 금속층(18)의 표면에 재배선 패턴(22)을 형성하는 부위를 노출하도록 레지스트 패턴(20)이 형성된 상태를 나타낸다. 이들 공정은 도 1(a)에서 도 1(c)까지의 공정과 동일하다.
본 방법에서는, 도 7(c)의 공정 후, 불량으로 판정된 반도체 칩의 부위에 대해서, 도 7(d)에 나타낸 바와 같이 재배선 패턴(22)을 형성하기 위해 하지 금속층(18)이 노출되어 있는 부위에 레지스트(20a)를 적하하여 하지 금속층(18)이 노출되어 있는 부분을 피복한다.
도 9는 하지 금속층(18)의 표면에 레지스트 패턴(20)을 형성한 상태를 사시도로 나타내고 있다. 도 9(a)는 재배선 패턴(22)을 형성하기 위해 하지 금속층(18)이 노출되어 있는 부위에 레지스트(20)를 적하한 상태를 나타내고, 도 9(b)는 레지스트(20a)가 하지 금속층(18)이 노출되어 있는 부위를 피복한 상태를 나타낸다. 하지 금속층(18)이 노출되어 있는 부위는 그루브(groove) 형상으로 형성되기 때문에, 레지스트(20a)는 그루브를 따라서 유동하고, 그루브를 채우도록 레지스트(20a)가 유동하여 하지 금속층(18)의 부위를 피복한다.
또한, 재배선 패턴(22)을 형성하는 노출 부분이 레지스트(20a)로 피복되는 경우에, 불량으로 판정된 반도체 칩의 표면의 전체 영역을 레지스트(20a)로 피복할 필요는 없다. 반도체 장치를 시험할 때에 전기적 단락 회로가 발생하지 않도록 필요한 재배선 패턴(22)을 형성하는 부분만을 피복하는 방법도 이용될 수 있다.
도 10은 반도체 웨이퍼의 제작 단계에서 각각의 반도체 칩을 검사한 결과에 근거하여, 반도체 웨이퍼(10)에서 불량품으로 판정된 반도체 칩의 부위에 노즐(60)을 이용하여 레지스트(20a)가 도포되어 있는 상태를 나타낸다. 반도체 웨이퍼의 검사 결과는 맵 데이터로서 보존되어 있기 때문에, 레지스트 패턴(20)이 형성된 반 도체 웨이퍼(10)를 X-Y 스테이지(62) 상에 흡착하여 지지하고 반도체 웨이퍼(10)의 검사 결과의 맵 데이터에 근거하여 불량품의 반도체 칩으로 노즐(60)을 위치 맞추어, 반도체 칩의 표면에 레지스트(20a)가 도포된다. 그러므로, 반도체 웨이퍼(10)에서 불량품으로 판정된 모든 반도체 칩에 대해 도 7(d)에 나타낸 처리가 수행될 수 있다.
도 7(e)는 하지 금속층(18)을 이용하여 도금 공급층으로서 하지 금속층(18)의 노출 면에 재배선 패턴(22)으로 되는 도체층을 형성하는 공정이다. 도 7(e)에서는, 하지 금속층(18)이 레지스트(20a)로 피복되어, 하지 금속층(18)의 표면에 도체층은 형성되어 않는다. 반면에, 양품으로 판정된 반도체 칩에 대해서, 도 1(e)에 나타낸 바와 같이, 하지 금속층(18)의 표면에 재배선 패턴(22)이 형성된다.
재배선 패턴(22)를 형성하는 공정 후, 레지스트 패턴(20)은 제거된다. 도 7(f)는 레지스트 패턴(20)과 레지스트(20a)를 제거한 상태를 나타낸다.
레지스트 패턴(20)과 레지스트(20a)를 제거한 후, 도 2에 나타낸 공정과 동일의 공정으로 외부 접속 단자(30)가 형성된다. 외부 접속 단자(30)를 형성하는 공정을 도 8에 나타낸다. 도 2에 나타낸 공정과 유사한 방법으로, 레지스트 패턴(24)이 형성되고(도 8(a)) 하지 금속층(18)을 이용하여 도금 공급층으로서 도금하여 동 포스트(26)가 형성되고(도 8(b)) 외부 접속 단자(30)가 형성된다. 도 2에 나타낸 바와 같이, 양품의 반도체 칩에 대해서는 재배선 패턴(22) 상에 외부 접속 단자(30)가 형성된다. 반면에, 불량품의 반도체 칩에 대해서는 재배선 패턴(22)으로 되는 도체층의 개재없이 하지 금속층(18) 상에 외부 접속 단자(30)가 형성된다( 도 8(c)).
외부 접속 단자(30)를 형성한 후, 하지 금속층(18)은 에칭되어 제거된다. 그러므로, 불량품의 반도체 칩이 형성되어 있는 부위에 대해서는, 하지 금속층(18)은 외부 접속 단자(30)가 형성되어 있는 부위만 남게되어 외부 접속 단자(30)가 전극 패드(14)로부터 전기적으로 차단된다(도 8(d)).
그러므로 반도체 웨이퍼(10)에서 불량품으로 판정된 반도체 칩에 대해서 외부 접속 단자(30)을 형성하는 것은, 정상적인 형상의 동 포스트(26)로 되는 외부 접속 단자(30)를 형성할 수 있다는 이점을 갖는다. 전해 도금에 의해 동 포스트(26)로 되는 외부 접속 단자(30)가 형성될 경우에, 반도체 웨이퍼 상의 도금 조건(전류 밀도나 도금 석출 속도)이 반도체 웨이퍼의 각 부위(웨이퍼의 중앙부분과 주변부분)에 균일하게 되도록 공정은 조정된다. 따라서, 불량 칩 상에 동 포스트(26)를 형성하지 않도록 구성될 경우에, 반도체 웨이퍼 상의 각 부위에서 도금 조건이 불균일하게 되고 양호한 칩 상에 정상적인 형상을 갖는 동 포스트(26)가 형성될 수 없게 된다. 반면에, 본 실시예의 방법에서, 재배선 패턴(22)이 형성되지 않는 경우에도 동 포스트(26)가 형성되어, 그와 같은 문제가 회피될 수 있다.
또한, 본 실시예에서, 불량칩 상에 재배선 패턴의 도금이 수행되지 않아서, 엄밀하게 반도체 웨이퍼 상에 도금 조건이 불균일하게 된다. 그러나, 재배선 패턴의 도금 두께(5 내지 10㎛)는 동 포스트의 높이(약 100㎛)와 비교하여 매우 얇아서, 실제상으로는 문제가 없다.
또한, 불량 칩 상에 외부 접속 단자(30)가 형성되어서, 반도체 웨이퍼 상에 외부 접속 단자(30)가 균등하게 존재하게 된다. 그러므로, 반도체 장치에 번인 등의 검사를 수행할 때에, 검사 장치의 접촉 프로브(probe)의 접촉 압력이 반도체 웨이퍼 상에 각 부위의 외부 접속 단자에 균일하게 되고 각 외부 접속 단자와 접촉 프로브 사이에 접속이 양호하게 될 수 있어, 정확한 검사가 수행될 수 있다.
또한, 불량 칩에 외부 접속 단자(30)를 형성함으로써, 반도체 웨이퍼(10)를 수지에 의해 봉지하는 금형을 변경하는 필요가 없으며 종래 기술의 장치를 변경없이 이용하는 것이 가능하다는 이점도 있다.
도 11은 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴(22)이 형성되지 않는 방법으로써 네가티브형 레지스트를 이용하여 제조하는 바람직한 예를 나타낸다. 도 11(a) 및 도 11(b)는 도 7(a) 및 도 7(b)와 동일한 공정이고 반도체 웨이퍼(10)의 표면에 절연층(16)을 형성하는 공정을 나타내고, 이어서 하지 금속층(18)을 형성하는 공정이다. 도 11(c)는 재배선 패턴(22)을 형성하기 위한 하지 금속층(18)의 표면이 네가티브 레지스트(20b)로 피복된 상태를 나타낸다.
네가티브 레지스트의 경우는, 광으로 조사된 부위가 남는다. 그러므로, 양품의 반도체 칩에 대해서, 마스크를 이용하여 재배선 패턴(22)을 형성하는 부위에 광으로 조사되지 않도록 구성된다. 반면에, 불량품의 반도체 칩에 대해서, 도 11(d)에 나타낸 바와 같이, 재배선 패턴(22)을 형성하는 부위에 레이저광 등의 집속한 광으로 조사되도록 구성된다.
도 12는 반도체 웨이퍼(10)의 제작 단계에서 검사 결과에 근거하여, 불량품으로 판정된 반도체 칩의 위치가 반도체 웨이퍼(10)의 표면을 네가티브 레지스트 (20b)로 피복한 상태(도 11(c)의 상태)에서 스팟(spot) 식의 광(자외선)으로 조사된 상태를 나타낸다. 반도체 웨이퍼(10)의 검사 결과의 맵 데이터에 근거하여 반도체 웨이퍼(10)를 X-Y 스테이지(62)로 위치 결정하여 이동함으로써 광원(64)으로부터 불량품으로 판정된 반도체 칩에 광을 조사할 수가 있다. 불량품의 반도체 칩에 대해서, 재배선 패턴(22)을 형성하는 부위에 레지스트가 남도록 광을 조사하는 동작은 소정의 레지스트 패턴(20)을 형성하기 위한 마스크를 이용하는 노광 공정 후에 스팟 광 조사 공정을 추가하여 수행될 수 있기 때문에, 작업 부하는 작아지는 이점이 있다.
이 방법에 의한 경우에서도, 불량품으로 판정된 반도체 칩에 대해서 재배선 패턴(22)이 형성되지 않고 도 7 및 도 8에 나타낸 공정과 완전히 동일한 방법으로, 불량품으로 판정된 반도체 칩에 대해서, 전극 패드(14)는 외부 접속 단자(30)로부터 전기적으로 차단된 상태로 될 수 있다.
도 13은 반도체 웨이퍼(10)의 외부 접속 단자(30)가 형성된 면이 수지(44a)에 의해 봉지된 후 번인을 수행하는 상태를 나타낸다. 참조번호 70은 반도체 웨이퍼(10)의 지지 척(chuck)이고, 참조번호 72는 콘택터(contactor)이고, 참조번호 74는 콘택트 범프(콘택트 프로브)이다. 번인 조작에는, 지지 척(70)과 콘택터(72)에 의해 수지 봉지 후의 반도체 웨이퍼(10)가 클램프되고 오븐(oven) 내에서 가열되고 또한 각각의 반도체 장치의 외부 접속 단자(30)에 콘택트 범프(74)가 가압되고 접촉되고 통상의 사용 전압보다 높은 전압이 인가된다.
도 13에서, 참조번호 50은 반도체 칩(10a)이 양품으로 판정된 반도체 장치이 고, 참조번호 51은 반도체 칩(10b)이 불량품으로 판정된 반도체 장치이다. 전극 패드(14)는 양품의 반도체 칩(10a)으로 된 반도체 장치(50)에서 재배선 패턴(22)을 통하여 외부 접속 단자(30)에 전기적으로 접속되어 있는 것을 나타낸다. 또한, 전극 패드(14)는 불량품의 반도체 칩(10b)으로 된 반도체 장치(51)에서 외부 접속 단자(30)로부터 전기적으로 차단되어 있는 것을 나타낸다. 상술한 바와 같이, 불량품으로 판정된 반도체 칩에 대해서 양품과 동일한 방법으로 외부 접속 단자(30)를 형성함으로써, 지지 척(70)과 콘택터(72)에 의해 반도체 웨이퍼(10)는 확실하게 클램프될 수 있다.
본 발명의 반도체 장치의 제조 방법에 따르면, 상술한 바와 같이, 불량품으로 판정된 반도체 칩(10b)으로 된 반도체 장치(51)에 대해서 반도체 칩(10b)은 외부 접속 단자(30)로부터 전기적으로 차단되어 있다. 그러므로, 콘택터(72)는 불량품으로 판정된 반도체 칩(10b)으로부터 전기적으로 분리되고 반도체 칩(10b)에 과전류가 흐르는 것이 방지된다. 따라서, 번인 장치는 손상되지 않고 불량품의 반도체 칩이 과열하여 양품의 반도체 칩(10a)에 악영향이 미치는 것이 방지될 수 있다.
또한, 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 방법은 상술한 제조 방법에 한정되지 않고, 다른 방법으로도 가능하며, 칩 사이즈 패키지의 형태도 몇몇 종류를 포함한다.
예를 들면, 상술한 방법에는, 하지 금속층(18)이 형성되고 재배선 패턴(22)으로 되는 도체층을 형성한 다음 동도금에 의해 외부 접속 단자(30)로 되는 동 포스트(26)가 형성된다. 그러나, 동 포스트(26)를 형성하는 대신에, 재배선 패턴 (22)에 단지 땜납 볼을 접합하여 외부 접속 단자를 형성 하는 방법도 있다. 그 제조 방법은 도 14에 나타낸다.
도 14(a)는 도 1(a) 내지 도 1(f)에 나타낸 방법과 동일한 방법으로 반도체 웨이퍼(10)의 표면에 재배선 패턴(22)이 형성된 상태를 나타낸다. 도 14(b)는 반도체 웨이퍼(10)의 표면에 폴리이미드 필름 등이 적층되어 절연막(32)을 형성하고 땜납 볼을 접합하는 패드(22a)가 노출된 상태를 나타낸다. 도 14(c)는 패드(22a)에 땜납 볼(34)을 접합하여 외부 접속 단자를 형성하는 상태이다.
이 제조 방법에 경우도, 하지 금속층의 표면에 재배선 패턴을 형성하기 위한 레지스트 패턴을 형성할 때에, 도 10 또는 도 12에 나타낸 방법과 동일한 방법으로, 불량품으로 판정된 반도체 칩에 대해서, 재배선 패턴을 형성하지 않도록 하지 금속층(18)에 재배선 패턴을 형성하는 부위가 노출되지 않기 때문에 재배선 패턴이 형성되지 않고 땜납 볼(34)이 접합되지 않으며 땜납 볼과 전극 패드(14)가 외부로부터 전기적으로 차단된 상태로 될 수 있다. 도 14(d)는 불량 반도체 칩이 형성된 부위에 대해서 재배선 패턴 등의 금속층이 형성되지 않고 절연층(16)이 노출된 상황을 나타낸다. 따라서, 절연막(32)을 형성한 후, 땜납 볼이 절연막(32)의 개구부(32a)에 접합되지 않는다(도 14(e)).
그러므로, 반도체 장치의 형태가 다르거나, 제조 방법이 다른 경우에도, 불량품으로 판정된 반도체 칩에 대해서, 반도체 장치를 조립한 후에 검사 장치 또는 번인 장치 등에 악영향이 미치지 않도록 웨이퍼 레벨에서 재배선 패턴을 형성하는 공정의 경우에서 미리 필요한 처리가 수행된다. 그러므로, 보다 정확한 검사가 행 해질 수 있고 검사 장치에 악영향이 미치거나 양품의 반도체 장치에 악영향이 미치는 문제는 회피될 수 있다.
또한, 상기 실시형태는 웨이퍼 레벨의 반도체 장치의 종래 기술의 제조 공정에 적용 가능한 방법으로써 사전 검사에 의한 불량품으로 판정된 반도체 칩과 후 공정에 있어서의 검사 장치 등이 전기적으로 직접 접속되는 상황을 회피한 예를 나타내는 것이다. 그러나, 불량품의 반도체 칩을 검사 장치 등으로부터 전기적으로 차단하는 방법은 상기 실시예의 방법에 한정되지 않는다. 예를 들면, 외부 접속 단자(30)를 형성할 때에, 불량품의 반도체 칩에 대해서 동 포스트(26)가 형성되지 않도록 노출 구멍(24a)에 전기적 절연체로 되는 수지재로 매워서 외부 접속 단자(30)와 같은 형태의 더미(dummy)의 외부 접속 단자를 형성하는 방법이 이용될 수도 있다. 이 경우에서, 불량품의 반도체 칩에 대해서도 재배선 패턴(22)을 형성하여도 좋다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 웨이퍼 레벨의 가공에 의해 반도체 장치를 형성할 때에, 반도체 웨이퍼에서의 검사 결과에 근거하여 불량품으로 판정된 반도체 칩에 대해서는, 양품으로 판정된 반도체 칩과는 별도로, 이후 공정에서의 번인 또는 검사할 때에 양품의 반도체 장치에 악영향을 미치거나 검사 장치를 손상하지 않는 처리를 행한다. 그러므로, 검사 장치의 손상 등을 회피하여 확실한 검사 등을 행할 수 있다.

Claims (5)

  1. 웨이퍼 레벨의 가공에 의해 반도체 장치를 제조하는 방법에 있어서,
    웨이퍼 레벨로 반도체 장치를 형성할 때에,
    반도체 웨이퍼를 구성하는 각각의 반도체 칩에 대한 검사 결과에 근거하여 양품으로 판정된 반도체 칩에 대해서 재배선 패턴을 포함하는 회로를 형성하는 처리를 행하는 단계, 및
    각각의 반도체 칩에 대한 검사 결과에 근거하여 불량품으로 판정된 반도체 칩에 대해서 반도체 장치를 형성한 후에 형성된 반도체 장치의 검사에서 양품의 반도체 장치 또는 검사 장치에 악영향이 미치는 것을 회피하기 위한 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    불량품으로 판정된 반도체 칩에 대해서 악영향을 미치는 것을 회피하기 위한 상기 처리는, 상기 반도체 칩의 전극 패드에 전기적으로 접속된 회로로부터 상기 반도체 칩을 전기적으로 차단하는 처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 양품으로 판정된 반도체 칩에 대해서 상기 회로를 형성하는 처리는 상 기 반도체 칩의 전극 패드와 외부 접속 단자를 전기적으로 접속하는 재배선 패턴을 형성하는 처리를 포함하고,
    상기 불량품으로 판정된 반도체 칩에 대해서 악영향이 미치는 것을 회피하기 위한 처리는 상기 재배선 패턴을 형성하지 않고 상기 반도체 칩의 전극 패드를 상기 외부 접속 단자로부터 전기적으로 차단하는 상태로 형성되는 처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    불량품으로 판정된 반도체 칩에 대해서 상기 재배선 패턴을 형성하지 않는 상기 처리는 상기 반도체 웨이퍼의 전극 단자 형성면에 하지(下地) 금속층을 형성하는 단계, 상기 반도체 칩의 전극 패드에 전기적으로 접속된 상기 재배선 패턴을 형성하는 부위가 노출되도록 상기 하지 금속층의 표면에 레지스트 패턴을 형성하는 단계, 상기 재배선 패턴을 형성하는 부위가 상기 레지스트에 의해 피복되도록 상기 불량품으로 판정된 반도체 칩에 대해서 상기 재배선 패턴을 형성하는 상기 부위에 레지스트를 도포하는 단계, 및 상기 반도체 웨이퍼에 대해서 상기 하지 금속층을 도금 공급층으로 하는 도금을 행하여 양품으로 판정된 상기 반도체 칩에만 상기 재배선 패턴으로 되는 도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 불량품으로 판정된 반도체 칩에 대해서 상기 재배선 패턴을 형성하지 않는 상기 처리는 상기 반도체 웨이퍼의 전극 단자 형성면에 하지 금속층을 형성하는 단계, 상기 반도체 칩의 전극 패드와 전기적으로 접속된 상기 재배선 패턴을 형성하는 부위가 노출되도록 상기 불량품으로 판정된 반도체 칩에 대해서 상기 재배선 패턴을 형성하는 부위를 피복하도록 상기 하지 금속층의 표면에 레지스트 패턴을 형성하는 단계, 상기 반도체 웨이퍼에 대해서 상기 하지 금속층을 도금 공급층으로 하는 도금을 행하여 상기 양품으로 판정된 반도체 칩에만 상기 재배선 패턴으로 되는 도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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