TWI364778B - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
TWI364778B
TWI364778B TW094105854A TW94105854A TWI364778B TW I364778 B TWI364778 B TW I364778B TW 094105854 A TW094105854 A TW 094105854A TW 94105854 A TW94105854 A TW 94105854A TW I364778 B TWI364778 B TW I364778B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
semiconductor
forming
wafer
redistribution pattern
Prior art date
Application number
TW094105854A
Other languages
English (en)
Other versions
TW200535943A (en
Inventor
Ito Daisuke
Kawahara Toshimi
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200535943A publication Critical patent/TW200535943A/zh
Application granted granted Critical
Publication of TWI364778B publication Critical patent/TWI364778B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G31/00—Soilless cultivation, e.g. hydroponics
    • A01G31/02—Special apparatus therefor
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01G—HORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00—Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/02—Receptacles, e.g. flower-pots or boxes; Glasses for cultivating flowers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P60/00—Technologies relating to agriculture, livestock or agroalimentary industries
    • Y02P60/20—Reduction of greenhouse gas [GHG] emissions in agriculture, e.g. CO2
    • Y02P60/21—Dinitrogen oxide [N2O], e.g. using aquaponics, hydroponics or efficiency measures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Environmental Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1364778 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置之製造方法，以及更特 別地是有關於一種藉由晶圓層級之處理的半導體裝置之製 造方法。 【先前技術】
已實施一種藉由一晶圓層級之處理以製造半導體裝置 的方法，以作為一用以製造晶片尺寸封裝等之半導體裝置 的方法。例如：底下之具有一晶片尺寸之半導體裝置的製造 方法，以作為一使用該晶圓層級之處理以製造晶片尺寸封 裝的方法。亦即，在一半導體晶圓中，形成一重佈線圖案 (rewiring pattern)，以便使其電性連接至該半導體晶圓 中所形成之個別半導體晶片的電極端，以及形成一外部連 接端，以便使其電性連接至該重佈線圖案。然後，使用樹 脂來密封一形成有該半導體晶圓之外部連接端的表面，以 及在密封之後，將該半導體晶圓與該樹脂一起切割成個別 區段（例如：見 JP-A-10-79362 及 JP-A-8-330313)。 在藉由此晶圓層級之處理以製造半導體裝置的方法 中，以長寬對齊之配置方式在該半導體晶圓上形成複數個 具有相同結構之半導體裝置。在切成個別區段之後，分別 將這些半導體裝置安裝在一基板上。在將該等半導體裝置 安裝在該基板等上之前，藉由檢查來判定該等個別半導體 裝置之電氣特性的一致性及非一致性，以及只將一致性之 半導體裝置安裝在該基板等上。順便一提，實際上是在該 312XP/發明說明書(補件)/94-06/941 〇58Μ ⑧ 1364778 半導體裝置之製程的每一階段中實施產品之一致性及非一 致性的判定之檢查。例如：在製造該半導體晶圓之階段中， 亦要檢查該半導體晶圓上所形成之個別半導體晶片的電氣 特性等之一致性及非一致性（例如：見J P - A - 2 0 0 4 - 3 1 4 6 3 )。
如上所述，在該半導體裝置之製程的每一製造階段中實 施產品檢查。例如：在製造該半導體晶圓之一階段中，亦要 測試個別半導體晶片之特性。然而，在一晶圓層級之半導 體裝置的相關技藝製程中，無視於在該半導體晶圓之一階 段中的測試結果，對於所有半導體晶片形成重佈線圖案或 外部連接端。亦即，對於經判定為一致性產品之半導體晶 片及亦對於經判定為非一致性產品之半導體晶片形成該等 重佈線圖案或該等外部連接端。此乃是因為在該製程中很 難只在經判定為非一致性產品之半導體晶片上不形成該等 重佈線圖案等。通常，藉由使用一曝光光罩之微影製程以 形成一用以形成該重佈線圖案之樹脂圖案。因此，為了實 施曝光以便不在非一致性半導體晶片上形成該樹脂圖案， 必須準備一具有特定形狀之光罩，其中依據該等非一致性 半導體晶片之位置提供非曝光部分。因為該等非一致性半 導體晶片之位置的產生係依據該等個別半導體晶圓而定， 所以實際上不可能準備此一具有特定形狀之光罩。 因而，在形成該等所需重佈線圖案或外部連接端之後， 檢查在該半導體晶圓上所形成之個別半導體裝置的電氣特 性或情況等。 於是，在該相關技藝中，形成該等重佈線圖案等以在一 6 312XP/發明說明書(補件)/94-06/94105854 1364778 晶圓層級中製造該半導體裝置，而無視於在該半導體晶圓 之製程階段中該等半導體晶片之檢查結果。因此，會有下 面的一些問題：在檢查一已形成半導體裝置之情況中，無法 實施精確的檢查，或者會損壞檢查裝置，或者對其它一致 性半導體裝置會有不利影響。
例如：當在一非一致性半導體晶月電性短路之情況中實 施一半導體裝置之老化（b u r η - i η )測試時，會產生下列問題： 一過電流會在一配備有非一致性半導體晶片之半導體裝置 中流動，因而會損壞一檢查裝置，或者一配置在該非一致 性半導體裝置.附近之一致性半導體裝置會受到該非一致性 半導體裝置之不利影響，因而變成一非一致性半導體裝置。 【發明内容】 本發明之一目的在於提供一種半導體裝置之製造方 法，其在藉由一晶圓層級之處理以製造該半導體裝置之過 程中能在檢查有關於一已製成半導體裝置之電氣特性等的 情況中實施精確檢查而不會損壞一檢查裝置或對一致性半 導體裝置有不利影響。 為了達成此目的，本發明包括下列結構。 亦即，一種藉由一晶圓層級之處理以製造一半導體裝置 之方法，包括：在製造該晶圓層級之半導體裝置之情況中， 依據構成一半導體晶圓之個別半導體晶片的檢查結果 對於一經判定為一致性產品之半導體晶片實施一用以形成 一包括一重佈線圖案之電路的處理；以及 依據個別半導體晶片之檢查結果對於一經判定為非一 312ΧΡ/發明說明書(補件)/94·06/94105854 ⑧ 1364778 致 裝 .半 » 用 之 利 半 #接 之 . 鍍 以 連 對 案
重 晶 體 不 重 可 上 性產品之半導體晶片實施一用以避免在已形成一半導體 置後在該已形成半導體裝置之檢查中對該一致性產品之 導體裝置或一檢查裝置有不利影響的處理。 並且，對於該經判定為非一致性產品之半導體晶片實施 以避免在已形成該半導體裝置後在該已形成半導體裝置 檢查中對該一致性產品之半導體裝置或該檢查裝置有不 影響的處理可以是一使該半導體晶片與一電性連接至該 導體晶片之一電極墊的電路電性斷接的處理。該電性連 至該半導體晶片之電極墊的電路包括一連接至該電極墊 重佈線圖案及一藉由結合焊球（solder ball)或藉由電 所形成之外部連接端等。 再者，在該晶圓層級中形成該半導體裝置之情況中，可 對該經判定為一致性產品之半導體晶片形成一用以電性 接一電極墊至一外部連接端之重佈線圖案，以及可以不 該經判定為非一致性產品之半導體晶片形成該重佈線圓 及在該電極墊與該外部連接端電性斷接之情況中形成該 佈線圖案。結果，使該經判定為非一致性產品之半導體 片與該外部連接端斷接，以及在一後處理中檢查該半導 裝置之情況中，該經判定為非一致性產品之半導體晶片 會對一檢查裝置等有不利影響。 在對該經判定為非一致性產品之半導體晶片不形成該 佈線圓案及使該電極墊與該外部連接端電性斷接之方法 以是下列的方法：在該半導體晶圓之一電極端形成表面 形成一底塗金屬層（undercoat metal layer)及在底塗金 312XP/發明說明書(補件)/94-06/94105854 8 ⑧ 1364778 — _ 屬 之 • 然 塗 用 ' 晶 f e 半
導 連 圓 金 片 定 圖
經 圖 層 導 況 層之一表面上形成一暴露有一用以形成與該半導體晶片 電極墊電性連接之重佈線圖案的區域之光阻圖案，以及 後對於該經判定為非一致性產品之半導體晶片將一光阻 抹至用以形成該重佈線圖案之區域上及以該光阻來彼覆 以形成該重佈線圖案之區域，以及然後，對於該半導體 圓實施一使用該底塗金屬層作為一電鍵饋入層（plating e d i n g 1 a y e r )之電鍵，及只在該經判定為一致性產品之 導體晶片中形成會造成該重佈線圖案之導電層。 在另一情況中，一對於該經判定為該非一致性產品之半 體晶片並不會形成該重佈線圖案及使該電極墊與該外部 接端電性斷接之方法可以是下列的方法：在該半導體晶 之一電極端形成表面上形成一底塗金屬層，及在該底塗 屬層之一表面上形成一暴露有一用以形成與該半導體晶 之電極墊電性連接之重佈線圖案的區域及用以對該經判 為非一致性產品之半導體晶片彼覆該用以形成該重佈線 案之區域的光阻圖案，以及然後對於該半導體晶圓實施 使用該底塗金屬層作為一電鍍饋入層之電鍍，及只在該 判定為一致性產品之半導體晶片中形成會造成該重佈線 案之導電層。 依據本發明之一半導體裝置的製造方法，在藉由一晶圓 級之處理以形成該半導體裝置之情況中，對於一依據在 半導體晶圓中之檢查結果的經判定為非一致性產品之半 體晶片，實施不會在一後處理中之老化測試或檢查的情 中對——致性產品之半導體裝置有不利影響或損壞一檢 312XP/發明說明書(補件)/94-06/94105854 9 1364778 查裝置之處理，而無關於一判定為一致性產品之半導體晶 片。因此，可避免對該檢查裝置之損壞等，以達成精確檢 查等。 【實施方式】 以下，將配合所附圖式說明本發明之非限定具體例。如 同熟知相關技藝者所知，在本發明中假設術語具有其一般 意思《然而，在此揭露中亦可將術語界定為具有特定意思。
圖1至3顯示藉由一晶圓層級之處理方法以形成一半導 體裝置的過程範圍。圖1(a)顯示一半導體晶圓10之一電 極端形成表面的結構，在該半導體晶圓1 0中形成有一電極 墊14，以及顯示該半導體晶圓10之一表面上彼覆有一保 護膜1 2及從該保護膜1 2暴露出鋁之電極墊1 4的情況。圖 1 ( b )顯示在該保護膜1 2之一表面上形成一絕緣層1 6的情 況。該絕緣層1 6可藉由以一絕緣材料（例如：聚醯亞胺膜） 披覆該保護膜12之表面及暴露該電極墊14來形成。 接下來，圖1(c)顯示以一底塗金屬層18披覆該電極墊 1 4及該絕緣層1 6之表面的情況。該底塗金屬層1 8例如藉 由濺鍍鉻及然後濺鍍銅所形成。 圖1(d)顯示在該底塗金屬層18之一表面上形成一用以 形成一重佈線圖案的具有預定圖案之光阻圖案20的情況。 圖1 ( e )係使用該底塗金屬層1 8作為一電鍍饋入層以實 施銅電鍍及在該底塗金屬層 18之暴露部分上形成一會造 成一重佈線圖案2 2之導電層的情況。圖1 ( f )顯示去除光 阻圖案20之情況。該重佈線圖案22係以電性連接至該電 10 312XP/發明說明書(補件)/94-06/94105854 1364778 • 極墊14之方式所形成。 圖 2顯示在重佈線圖案 22上形成一外部連接端之方 .法。圖2(a)顯示出形成一光阻圖案24進而暴露一用以在 , 該重佈線圖案 22上形成一外部連接端之區域以便藉由電 鍍形成該外部連接端的情況。元件符號24a係一暴露孔， 其中該重佈線圖案22可自該光阻圖案24之暴露孔24a暴 露出來。 圖2(b)顯示使用該底塗金屬層18作為電鍍鑌入層以實 φ 施銅電鍍以及在該暴露孔24a中堆疊該銅電鍍及形成一銅 • 柱2 6之情況。 圖2(c)顯示在該銅柱26之上面的暴露端面上覆蓋及形 成一阻障金屬層28之情況。該阻障金屬層28可藉由依序 實施鎳電鍍及金電鍍所形成。
圖2(d)顯示去除該光阻圖案24之情況。藉由去除該光 阻圖案2 4，使一外部連接端3 0暴露至外部，以及在該半 導體晶圓10之表面上暴露該底塗金屬層18及在該底塗金 屬層18之表面上所形成之重佈線圖案22。 圖2 ( e )係蝕刻該底塗金屬層1 8之一暴露部分及在該半 導體晶圓1 0之表面上暴露該絕緣層1 6以及使該重佈線圖 案22以一預定獨立圖案形式形成於該絕緣層16之表面上 的情況。在該絕緣層1 6上保留一在該底塗金屬層1 8中彼 覆有該重佈線圖案22之區域，以及該重佈線圖案22電性 連接至該電極墊14及該外部連接端30經由該重佈線圖案 2 2電性連接至該電極墊1 4。 312XP/發明說明書(補件)/94-06/94105854 11 ⑧ 1364778 ' 圖3顯示一藉由樹脂以密封該半導體晶圓10之電極端 形成表面的方法，其中在該半導體晶圓10中形成有上述外 .部連接端30。 圖 3(a)顯示將具有該外部連接端 30之半導體晶圓10 設置在一樹脂密封裝置的一下模側之情況。元件符號 40 表示一上模，以及元件符號4 1表示一内部下模，以及元件 符號42表示一外部下模。元件符號43表示一用以彼覆該 上模4 0之塑造表面的臨時薄膜。該半導體晶圓1 0係以使 φ 一形成有該外部連接端30之表面朝該上模40之方向來配 置，以及在該半導體晶圓 1 0 上供應一樹脂塊（r e s i η tablet)44 ° 圖3 ( b )顯示藉由一金屬模開始夾緊該半導體晶圓1 0之 情況。在該上模4 0及該外部下模4 2封閉該半導體晶圓1 0 之外周邊之後，藉由該内部下模41及該上模4 0 —起夾緊 該半導體晶圓1 0及該樹脂塊4 4，以及使藉由加熱而熔化 之樹脂4 4 a逐漸地填滿一空腔4 5。.
圖 3 ( c )顯示使該金屬模夾緊至一模夾緊位置及使該樹 脂4 4 a完全填滿整個空腔4 5以及加壓及塑造該半導體晶圓 1 0之情況。 ， 圖 3 ( d )顯示在該樹脂 4 4 a硬化之後打開該金屬模的情 況。因此，藉由該樹脂44a完全地密封該形成有外部連接 端3 0之半導體晶圓1 0的表面。藉由經該臨時薄膜4 3之樹 脂密封，使該外部連接端 3 0之一端面暴露於該樹脂 44a 之一表面。 12 312ΧΡ/發明說明書(補件)/94-06/94105854 1364778 ' 在藉由樹脂44a密封該形成有外部連接端30之半導體 晶圓1 0的表面之後，使該臨時薄膜 4 3剝離及使焊球4 6 結合至該外部連接端3 0之端面。之後，藉由一起切割該半 導體晶圓1 0與半導體晶片之每一區域的樹脂4 4 a可獲得個 別區段之半導體裝置。 圖4 ( a )顯示使該焊球4 6結合至該外部連接端3 0之端面 及一半導體裝置 5 0之結構的情況，其中將該半導體晶圓 1 0切割成個別區段。元件符號1 0 a表示一切割成個別區段 φ 之半導體晶片。 • 圖 4(b)放大及顯示藉由該樹脂 44a密封該形成有外部 連接端30之半導體裝置50的表面以及使該焊球46及該外 部連接端3 0經由該重佈線圖案2 2電性連接至該半導體晶 片之電極墊14的情況。
上述半導體裝置之製造方法顯示一藉由一晶圓層級之 處理以製造該半導體裝置之製程的範例。依據本發明之一 半導體裝置的製造方法之特徵在於：在如上所述實施一用 以在該晶圓層級上形成該重佈線圖案 22或形成該外部連 接端3 0之情況中，依據在製造該半導體晶圓1 0之階段檢 查個別半導體晶片的結果，對於一經判定為非一致性產品 之半導體晶片實施一不同於一經判定為一致性產品之半導 體晶片的處理。 亦即，在相關技藝之晶圓層級處理的情況中，對於所有 該半導體晶圓之半導體晶片以相同方式形成該重佈線圖案 2 2或實施一電鍍處理。然而，在本發明中，對於一在製造 312XP/發明說明書(補件)/94-0(5/94〗05854 13 (S： 1364778 該半導體晶圓之階段中經判定為非一致性產品之半導體晶 片實施一不同於—致性產品之半導體晶片的處理，以便 不會在藉由形成該重佈線圖案22或該外部連接端30及使 用樹脂實施密封以形成該半導體裝置後之處理（例如老化 * 測試或檢查）的情況中損壞一檢查裝置或對——致性產品 之半導體裝置有不利影響。 將不同於對一致性產品之半導體晶片的處理之處理稱 為一不會在形成半導體裝置後之檢查的情況中損壞一檢查 # 裝置或在老化測試之情況中對一致性產品之半導體裝置有 不利影響之處理。例如：使一檢查裝置或一老化測試裝置與 一非一致性產品之半導體晶片完全電性斷接之處理，以便 避免該非一致性產品之半導體晶片電性短路及在檢查時間 上有過電流流動之問題。 圖5顯示在一半導體晶圓之製造階段藉由測試個別半導 體晶片之電氣特性以判定半導體晶片的一致性或非一致性 之結果（晶圓電性非一致性的映圖）。圖5顯示該等半導體
晶片，其中標示F之分開部分係判定為非一致性。 圖6說明式地顯示在該半導體晶圓10之電極端形成表 面上形成重佈線圖案之情況。圖6顯示在圖5中經判定為 非一致性之半導體晶片的區域中並未形成該等重佈線圖 案。附帶地，為便於說明起見，有關於圖6中之經判定為 非一致性的半導體晶片，並未顯示外部連接端。藉.由不會 對經判定為非一致性產品之半導體晶片形成該等重佈線圖 案2 2之構造，使一檢查裝置或一老化測試裝置與該等半導 312XP/發明說明書(補件)/94-06/94105854 14 ⑧ 1364778 體 該 電 經 線 範
披 形 表 於 使
該 成 底 情 所 係 該 晶片電性斷接及該等非一致性產品之半導體晶片不會對 檢查裝置或該老化測試裝置有不利影響。 圖7顯示一在上述圖1至4中所示之半導體晶圓10的 極端形成表面上形成該等重佈線圖案22之情況中，對於 判定為非一致性產品之半導體晶片的區域，使該等重佈 圖案22不與電極墊14電性連接的方法之示範性非限定 例。 亦即，圖7 ( a )顯示在一半導體晶圓1 0之一表面上形成 絕緣層1 6的情況，以及圖7 ( b )顯示以一底塗金屬層1 8 覆該半導體晶圓1 0之表面的情況，以及圖7 ( c )顯示出 成一光阻圖案20以便暴露一用以在該底塗金屬層18之 面上形成一重佈線圖案22的區域之情況。這些製程相同 圖1(a)至圖1(c)之製程。 在此方法中，在圖7 ( c)之製程後，有關於一經判定為非 致性之半導體晶圓的區域，為了形成該重佈線圖案2 2， 光阻20a滴入該底塗金屬層18所暴露之區域，以便彼覆 底塗金屬層18所暴露之區域（如圖7(d)所示）。 圖 9以立體圖方式顯示在一底塗金屬層〗8之表面上形 一光阻圖案2 0的情況。圖9 ( a )顯示將光阻2 0 a滴入該 塗金屬層18所暴露之區域以便形成一重佈線圖案22之 況，以及圖9 ( b )顯示以該光阻2 0 a披覆該底塗金屬層1 8 暴露之區域的情況。因為該底塗金屬層1 8所暴露之區域 以溝槽形狀所形成，所以該光阻2 0 a沿著該溝槽流動及 光阻 2 0 a流動以掩埋該溝槽以及披覆該底塗金屬層1 8 312XP/發明說明書(補件)/94-06/94105854 15 ⑧ 1364778 之區域。 附帶地，當以該光阻2 0 a披覆一用以形成該重佈線圖案 22之暴露部分時，沒有必要以該光阻20a彼覆一經判定為 非一致性之半導體晶片的表面之整個區域。可以使用一只 披覆一用以形成一所需重佈線圖案 22之部分以便不會在 測試一半導體裝置之情況中發生電性短路的方法。
圖1 0顯示出依據在一半導體晶圓之製造階段中檢查個 別半導體晶片的結果而使用噴嘴6 0將一光阻2 0 a施加至在 一半導體晶圓1 0上經判定為非一致性產品之半導體晶片 的區域之情況。因為將該半導體晶圓之檢查結果儲存成為 映圖資料，所以在一二維平移台（X-Y stage)62上吸住及 支撐該形成有一光阻圓案20之半導體晶圓10，以及依據 該半導體晶圓1 0之檢查結構的映圖資料，使該等非一致性 產品之半導體晶片與該噴嘴6 0對齊及將該光阻2 0 a施加至 該等半導體晶片之表面上。因此，可對該半導體晶圓 10 中之所有經判定為非一致性產品的半導體晶圓實施圖 7 ( d ) 所示之處理。 圖7(e)係一使用該底塗金屬層18作為一電鍍饋入層以 在該底塗金屬層 18之暴露表面上形成一會造成該重佈線 圖案22之導電層的方法。在圖7(e)中，使用該光阻20a 來披覆該底塗金屬層18，所以不會在該底塗金屬層18之 表面上形成該導電層。另一方面，有關於一經判定為一致 性產品之半導體晶片，在該底塗金屬層1 8之表面上形成該 重佈線圖案2 2 (如圖1 ( e )所示）。 312XP/發明說明書(補件)/94-06/94105854 16 ⑧ 1364778 20 之 方 光 為 成 •導 另 金 線 層 片 接
電 品 常 當 時 或 中 在形成該重佈線圖案 22之方法後，去除該光阻圖案 。圖7(f)顯示去除該光阻圖案20及光阻20a之情況。 在去除該光阻圖案20及光阻20a之後，以相同於圖2 方法形成一外部連接端30。一形成該外部連接端30之 法係顯示於圖8中。以相似於圖2所示之方法，形成一 阻圖案24(圖8(a))，以及藉由使用該底塗金屬層18作 一電鍍饋入層之電鍍以形成一銅柱26(圖8(b))，以及形 該外部連接端3 0。如圖2所示，有關於一致性產品之半 體晶片，在該重佈線圖案2 2上形成該外部連接端3 0。 一方面，有關於非一致性產品之半導體晶片，在該底塗 屬層18上形成該外部連接端30，而無需一造成該重佈 圖案22之導電層的介入（圖8(c))。 在形成該外部連接端 30之後，蝕刻及去除該底塗金屬 1 8。因此，有關於一形成有該非一致性產品之半導體晶 的區域中，該底塗金屬層18只保留在一形成有該外部連 端 3 0之區域上，以便該外部連接端 3 0與一電極墊14 性斷接（圖8 ( d ))。 因而，有關於該半導體晶圓1 0上經判定為非一致性產 之半導體晶片之外部連接端 3 0的形成具有一能夠以正 形狀形成由該銅柱26所製成之外部連接端30的優點》 藉由電解電鍍形成由該銅柱26所製成之外部連接端30 ，調整製程以便在該半導體晶圓上之電鍍條件（電流密度 電鍍沉積速度）會在該半導體晶圓之每一區域（該晶圓之 心及周邊）中變得均勻。因此，在建構成不在一非一致性 312XP/發明說明書(補件)/94·06/94105854 17 ⑧ 1364778 ' 晶片上形成該銅柱2 6之情況中，該半導體晶圓之每一區域 中的電鍍條件會變成不均勻，以及具有正常形狀之銅枉26 . 無法形成於一 一致性晶片上。另一方面，在本具體例之方 法中，即使在不形成該重佈線圖案22時，亦會形成該銅柱 26，以便解決此一問題。 附帶地，在本具體例中，在該非一致性晶片上不實施該 重佈線圖案之電鍍，以便在該半導體晶圓上之電鍍條件會 變成完全不均勻。然而，該重佈線圖案之電鍍厚度（5至10 • 微米）相較於該銅柱之高度（約1 0 0微米）係非常的薄，因而 實際上不會有此問題存在。 並且，在該非一致性晶片上形成該外部連接端3 0，以致 於該外部連接端 3 0會均勻地呈現在該半導體晶圓上。因 此，在一半導體裝置上實施老化等檢查之情況中，一檢查 裝置之接觸探針的接觸壓力在該半導體晶圓之每一區域的 外部連接端上會變得平均，以及每一外部連接端與該接觸 探針間會有良好的連接及可達成精確檢查。
並且，藉由在該等非一致性晶片上形成該等外部連接端 3 0，沒有必要更換以樹脂密封該半導體晶圓1 0之金屬模以 及亦具有能使用一相關技藝之裝置而無需更換。 圖1 1顯示一使用負光阻之示範性非限定製造範例以作 為一對於經判定為非一致性產品之半導體晶片不形成一重 佈線圖案22之方法。圖11(a)及11(b)具有相同於圖7(a) 及7(b)之製程以及顯示在一半導體晶圓10之表面上形成 —絕緣層 16及進一步形成一底塗金屬層 18 的製程。圖 18 312XP/發明說明書(補件)/94-06/94105854 1364778 11(c)顯示以一負光阻20b坡覆該底塗金屬層18之表面以 便形成該重佈線圖案22的情況。 由於該負光阻之故，被照射光線之區域會保留下來。因 此，對一致性產品之半導體晶片而言，需使用一光罩以不 照射用以形成該重佈線圖案22之區域。另一方面，對非一 致性產品之半導體晶片而言，如圖1 1 ( d )所示以聚焦光（例 如：雷射光）照射用以形成該重佈線圖案2 2之區域。
圖1 2顯示依據一半導體晶圓1 0之製造階段的檢查結果 而在以該負光阻2 0 b披覆該半導體晶圓1 0之表面的狀態 (圖 1 1 ( c )之狀態）中以一光點方式使用光線（紫外光線）照 射一經判定為非一致性產品之半導體晶片的位置。可藉由 依據該半導體晶圓1 0之檢查結果的映圖資料，以一二維平 移台6 2放置及移動該半導體晶圓1 0，使用來自一光源6 4 之光照射該經判定為非一致性產品之半導體晶片。因為可 在使用一用以形成一預定光阻圖案 20之光罩的曝光製程 後藉由加入一點光照射製程，來實施以光照射該非一致性 產品之半導體晶片以便該光阻保留在用以形成一重佈線圖 案2 2之區域中的操作，所以具有小的工作負荷之優點。 並且，在使用此方法之情況中，對於該經判定為非一致 性產品之半導體晶月不形成該重佈線圖案2 2，以及以完全 相同於圖7及8所示之製程的方式，可提供該經判定為非 一致性產品之半導體晶片一使一電極 1 4與一外部連接端 3 0電性斷接之情況。 圖13顯示在藉由樹脂44a密封一形成有一半導體晶圓 312XP/發明說明書(補件)/94-06/941 〇5854 19 ⑧ 1364778 之一外部連接端3 0的表面後實施老化測試之情況。元件符 號70表示該f導體晶圓10之支撐夾盤（supportchuck)， 以及元件符號7 2表示一接觸器，以及元件符號7 4表示接 觸凸塊（接觸探針）。在一老化測試操作中，藉由該支撐夾 盤70及該接觸器72夾住在樹脂密封後之半導體晶圓10, 以及在一烘箱中加熱該半導體晶圓1 0，以及按壓該接觸凸 塊7 4以使其接觸個別半導體裝置之外部連接端3 0，以及 施加一高於正常工作電壓之電壓。
在圖13中，元件符號50表示一半導體裝置，其中一半 導體晶片1 0 a經判定為一致性產品，以及元件符號5 1表示 一半導體裝置，其中一半導體晶片1 0 b經判定為非一致性 產品。顯示出在由一致性產品之半導體晶片1 0 a所製成的 半導體裝置50中一電極墊14經由一重佈線圖案22電性連 接至該外部連接端3 0。並且，顯示出在由非一致性產品之 半導體晶片10b所製成的半導體裝置51中該電極墊14與 該外部連接端3 0電性斷接。如上所述，藉由以相同於該一 致性產品之方式對該經判定為非一致性產品之半導體晶片 形成該外部連接端30，可確保該支撐夾盤70及該接觸器 7 2夾住該半導體晶圓1 0。 依據本發明之半導體裝置的製造方法，如上所述，對於 由該經判定為非一致性產品之半導體晶片1 0 b製成之半導 體裝置5 1，使該半導體晶片1 0 b與該外部連接端3 0電性 斷接。因此，該接觸器72與該經判定為非一致性產品之半 導體晶片！ 0 b電性分離，以及可防止過電流在該半導體晶 20 3 ] 2XP/發明說明書(補件)/94-06/94105854 1364778 片1 0 b中流動。因此，不會損壞一老化測試裝置，以及可 防止因該非一致性產品之半導體晶片的過度加熱造成對附 、近之一致性產品的半導體晶片1 0 a之不利影響。 . 附帶地，一藉由一晶圓層級之處理以製造一半導體裝置 的方法並不限於上述製造方法及可藉由其它方法來達成， 以及一晶片尺寸封裝之形式亦包括數個種類。 例如：在上述方法中，形成該底塗金屬層1 8，以及形成 會造成該重佈線圖案22之導電層，以及然後，藉由電鍍形 Φ 成會造成該外部連接端30之銅柱26。然而，亦具有一藉 由僅使一焊球結合至一重佈線圖案 2 2以形成一外部連接 端之方法，以取代形成該銅柱26。其製造方法係顯示於圖 1 4中。 圖 14(a)顯示以相同於圖1(a)至 1(f)所示之方法的方 式在一半導體晶圓10之表面上形成一重佈線圖案22的情 況。圖14(b)顯示在該半導體晶圓10之表面上覆蓋一聚醯 亞胺膜等以形成一絕緣膜3 2 .之情況，以及暴露一用以結合 一焊球之墊2 2 a。圖1 4 (c )係藉由將一焊球3 4結合至該墊 2 2a以形成一外部連接端之情況。 並且，對於此製造方法而言，在形成一用以在該底塗金 屬層之表面上形成該重佈線圖案之光阻圖案的情況中，以 相同於圖1 0或圖1 2所示之方式，對於一經判定為非一致 性產品之半導體晶片，不使一用以形成該重佈線圖案之區 域從該底塗金屬層18暴露，以便不會形成該重佈線圖案， 以及因而不形成該重佈線圖案及不結合該焊球3 4，以及可 21 312XP/發明說明書(補件)/94-06/94】05854 1364778 提供該焊球及一電極墊1 4與外界電性斷接之情況。圖1 4 ( d ) 顯示對於一形成有一非一致性半導體晶片之區域不形成一 金屬層（例如：該重佈線圖案）及暴露該絕緣層1 6的情況。 因此，在形成該絕緣膜3 2之後，不使該焊球結合至該絕緣 膜 3 2 之一開口 3 2 a (圖 1 4 ( e ))。 因而，即使在不同形式之半導體裝置或不同製造方法的 情況中，有關於一經判定為非一致性產品之半導體晶片， 在一晶圓層級上形成一重佈線圖案之製程的情況中事先實 # 施所需處理，以便在封裝該半導體裝置後不會對一檢查裝 置或一老化測試裝置等有不利影響。 附帶地，上述具體例顯示出藉由一可應用於一晶圓層級 之半導體裝置的相關技藝製程中的方法以避免使一後段製 程中之檢查裝置等與一經由事先檢查而判定為非一致性產 品之半導體晶片直接電性連接的情況之範例。然而，一用 以使該非一致性產品之半導體晶圓與該檢查裝置等電性斷 接之方法並不局限於上述具體例之方法。例如：亦可使用一
藉由在一暴露孔2 4 a中掩埋由一電性絕緣體所製成之一樹 脂材料以形成相同於一外部連接端 3 0之形式的一仿真外 部連接端之方法，以致於在形成該外部連接端30之情況中 不會對一非一致性產品之半導體晶片形成一銅柱2 6。在此 情況中，亦可對該非一致性產品之半導體晶片形成一重佈 線圖案22 。 【圖式簡單說明】 圖 1 ( a )〜（f )係顯示一藉由一晶圓層級之處理以形成一 312XP/發明說明書(補件)/94-06/94105854 22 ⑧ 1364778 • 重佈線圖案的製造方法之說明圖。 圖 2 ( a )〜（e )係顯示一藉由該晶圓層級之處理以在該重 .佈線圖案上形成一外部連接端的製造方法之說明圖。 圖 3(a)~(d)係顯示一用以密封一藉由樹脂以形成有一 半導體晶圓之外部連接端的表面之方法的說明圖。 圖4(a)、（b)係顯示一藉由該晶圓層級之處理所形成之 半導體裝置的範例之說明圖。 圓5係顯示一藉由測試一半導體晶圓以判定為非一致性 # 產品之半導體晶片的配置位置（映圖）之範例的說明圖。 圖6係顯示一不在該半導體晶圓中判定為非一致性產品 之半導體晶片中形成重佈線圖案的狀態之說明圖。 圖 7 ( a ) ~ (f )係顯示一示範性非限定處理方法之說明 圖，在該方法中未在經判定為非一致性產品之半導體晶片 中藉由塗抹一光阻以形成重佈線圖案。 圖 8 ( a ) ~ ( d )係顯示一在一經判定為非一致性產品之半 導體晶片上形成一外部連接端的方法之說明圖。
圖9 ( a )、（ b )係顯示一藉由塗抹一光阻至一用以形成一 重佈線圖案之區域以披覆一底塗金屬層的示範性非限定方 法之說明圖。 圖 1 0係顯示一示範性非限定處理方法之說明圖，在該 方法中未藉由塗抹一光阻至在一半導體晶圓中經判定為非 一致性產品之半導體晶片以形成重佈線圖案。 圖 1 1 ( a )〜（f )係顯示一示範性非限定處理方法之說明 圖，在該方法中未使用一負光阻對於一經判定為非一致性 312XP/發明說明書(補件)/94-06/94105854 23 ⑧ 1364778 產品之半導體晶片形成一重佈線圖案。 圖1 2係顯示一實施處理之情況的說明圖，在該情 未藉由以紫外光照射在一半導體晶圓中一經判定為非 性產品之半導體晶片以形成一重佈線圖案。 圖1 3係顯示一實施一半導體裝置之老化測試的情 說明圖。 圖1 4 ( a )〜（e )係顯示一藉由一晶圓層級之處理以製 半導體裝置的示範性非限定方法之說明圖式。
況中 一致 況之 造一 【主要元件符號說明】 1 0 半導體晶圓 10a 半導體晶片 10b 半導體晶片 12 保護膜 14 電極墊 16 絕緣層 18 底塗金屬層 2 0 光阻圖案 2 0a 光阻 2 0b 負光阻 22 重佈線圈案 22a 墊 24 光阻圖案 24a 暴露孔 26 銅柱 312XP/發明說明書(補件)/94-06/94 ] 05854 24 ⑧ 1364778
28 阻 障 金 屬 層 30 外 部 連 接 端 32 絕 緣 膜 32a 開 口 34 焊 球 40 上 模 4 1 内 部 下 模 42 外 部 下 模 43 臨 時 薄 膜 44 樹 脂 塊 4 4a 樹 脂 4 5 空 腔 46 焊 球 5 0 半 導 體 裝 置 5 1 半 導 體 裝 置 60 喷 嘴 62 二 維 平 移 台 64 光 源 70 支 撐 夾 盤 72 接 觸 器 74 接 觸 凸 塊 (接觸探針） 312XP/發明說明書(補件)/94·06/94105854

Claims (1)

1364778 _- (〇〇 年 6 月//?日修(更)正本• 十、申請專利範圍：
1. 一種晶圓層級之半導體裝置之製造方法，包含 為： 檢查構成一半導體晶圓之複數個個別半導體晶片 定每一該複數個個別半導體晶片是一致性產品或者是 致性產品； 當該複數個個別半導體晶片之一第一半導體晶片 查判定為一致性，於該第一半導體晶片實施第一處理 成一包括一重佈線圖案之電路；以及 當該複數個個別半導體晶片之一第二半導體晶片 查判定為非一致性，於該第二半導體晶片實施第二處 避免對該一致性產品之半導體裝置及一檢查裝置之至 者有不利影響。 2. 如申請專利範圍第1項之半導體裝置之製造方法 中，該用以避免對該經判定為非一致性產品之第二半 晶片具有不利影響之第二處理包括使該第二半導體晶 一電性連接至該第二半導體晶片之一電極墊的電路電 接。 3.如申請專利範圍第1項之半導體裝置之製造方法 中，該用以形成有關於第一半導體晶片的電路之第一 包括形成一用以使該第一半導體晶片之一電極墊電性 至一外部連接端的重佈線圖案，以及 其中，該用以避免對第二半導體晶片具有不利影響 二處理包括不形成該重佈線圖案及使該第二半導體晶 94105854 JUH 1 7 2011 替換本 步驟 以判 非一 經檢 以形 經檢 理以 少一 ，其 導體 片與 性斷 ，其 處理 連接 之第 片之 26 1364778 電極墊與該外部連接端電性斷接。 4.如申請專利範圍第3項之半導體裝置之製造方法，其 中，該對於該第二半導體晶片不形成該重佈線圖案的處理 包括： 在該半導體晶圓之一電極端形成表面上形成一底塗金 屬層；
在該底塗金屬層之表面上形成一光阻圖案，該光阻圖案 暴露有一用以形成與該第二半導體晶片之電極墊電性連接 的重佈線圖案之區域； 對於該第二半導體晶片施加一光阻至用以形成該重佈 線圖案之區域，以便以該光阻披覆該用以形成該重佈線圖 案之區域；以及 對於該半導體晶圓藉由使用該底塗金屬層作為一電鍍 饋入層實施電鍍，以只在該第一半導體晶片中形成一造成 該重佈線圖案的導電層。 5.如申請專利範圍第3項之半導體裝置之製造方法，其 中，該對於該第二半導體晶片不形成該重佈線圖案的處理 包括： 在該半導體晶圓之一電極端形成表面上形成一底塗金 屬層； 在該底塗金屬層之表面上形成一暴露有一用以形成與 該第二半導體晶月之電極墊電性連接的重佈線圖案之區域 的光阻圖案，以便對於該第二半導體晶片彼覆用以形成該 重佈線圖案之區域；以及 27 94105854 1364778 對於該半導 饋入層實施電 該重佈線圖案 晶圓藉由使用該底塗金屬層作為一電鍍 ，以只在該第一半導體晶片中形成一造成 導電層。 94105854 28
TW094105854A 2004-02-26 2005-02-25 Manufacturing method of semiconductor device TWI364778B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004050652A JP4217639B2 (ja) 2004-02-26 2004-02-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW200535943A TW200535943A (en) 2005-11-01
TWI364778B true TWI364778B (en) 2012-05-21

Family

ID=34747485

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094105854A TWI364778B (en) 2004-02-26 2005-02-25 Manufacturing method of semiconductor device

Country Status (5)

Country Link
US (1) US7186575B2 (zh)
EP (1) EP1569270A3 (zh)
JP (1) JP4217639B2 (zh)
KR (1) KR101117617B1 (zh)
TW (1) TWI364778B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049526B2 (en) * 2003-11-03 2006-05-23 Intel Corporation Microvia structure and fabrication
TWI451546B (zh) * 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
JP2014036165A (ja) * 2012-08-09 2014-02-24 Shinko Electric Ind Co Ltd 半導体装置
US8906743B2 (en) 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
KR101707931B1 (ko) * 2015-08-07 2017-02-17 주식회사 에스에프에이반도체 저항 측정용 재배선층을 갖는 웨이퍼 레벨 패키지 및 상기 저항 측정용 재배선층을 이용하여 상기 웨이퍼 레벨 패키지의 전기적 특성을 테스트하는 방법
CN109218483A (zh) * 2018-11-16 2019-01-15 东莞市沃德精密机械有限公司 自动贴装机

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JP3137322B2 (ja) 1996-07-12 2001-02-19 富士通株式会社 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置
JP2001093927A (ja) * 1999-09-21 2001-04-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法、ならびにバーンイン装置
TW498468B (en) * 1999-10-29 2002-08-11 Hitachi Ltd Semiconductor device
TW577152B (en) 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
US6472239B2 (en) * 2001-04-02 2002-10-29 Micron Technology, Inc. Method for fabricating semiconductor components
US6395622B1 (en) * 2001-06-05 2002-05-28 Chipmos Technologies Inc. Manufacturing process of semiconductor devices
JP2004031463A (ja) 2002-06-24 2004-01-29 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法

Also Published As

Publication number Publication date
US7186575B2 (en) 2007-03-06
US20050191772A1 (en) 2005-09-01
EP1569270A3 (en) 2010-09-01
TW200535943A (en) 2005-11-01
JP4217639B2 (ja) 2009-02-04
JP2005243860A (ja) 2005-09-08
KR20060043142A (ko) 2006-05-15
EP1569270A2 (en) 2005-08-31
KR101117617B1 (ko) 2012-03-07

Similar Documents

Publication Publication Date Title
JP5609144B2 (ja) 半導体装置および貫通電極のテスト方法
TWI364778B (en) Manufacturing method of semiconductor device
US20180269141A1 (en) Chip-size, double side connection package and method for manufacturing the same
TW554453B (en) Semiconductor device and method of manufacturing the same
US10643910B2 (en) Fabrication of a sacrificial interposer test structure
US11538695B2 (en) Packaging method, panel assembly, wafer package and chip package
TW200830502A (en) Structure of super thin chip scale package and method of the same
TW201342455A (zh) 半導體裝置之製造方法及電子裝置之製造方法
TWI731186B (zh) 半導體封裝及製作半導體封裝、重佈線層及內連結構的方法
JP3757971B2 (ja) 半導体装置の製造方法
JP2983999B2 (ja) 並列素子の自動化選別相互接続方法
US7759165B1 (en) Nanospring
TWI316741B (en) Method for forming an integrated cricuit, method for forming a bonding pad in an integrated circuit and an integrated circuit structure
US9606142B2 (en) Test probe substrate
CN110085558A (zh) 密封材料组合物、半导体封装及其制造方法
US9117880B2 (en) Method for manufacturing semiconductor device
US20230034412A1 (en) Wafer structure and manufacturing method thereof
TW202013589A (zh) 對齊固持器
TWI837307B (zh) 半導體裝置及其製造方法
JPH11154694A (ja) ウェハ一括型測定検査用アライメント方法およびプローブカードの製造方法
TWI750658B (zh) 封裝結構及其製造方法
TW201820496A (zh) 訊號量測介質軟板的製造方法
JP2020167355A (ja) 半導体パッケージ及び半導体パッケージの製造方法
CN113972147A (zh) 可提高镍金层附着力的封装方法
JPH11135625A (ja) 半導体集積回路の製造方法