TWI750658B - 封裝結構及其製造方法 - Google Patents

Abstract

本發明提供一種封裝結構及其製造方法。封裝結構的製造方法包括以下步驟：提供載板；於載板上形成第一圖案化導電層；粗化第一圖案化導電層的表面；以及於第一圖案化導電層上形成第一介電層，使第一介電層與第一圖案化導電層的表面相接觸。

Description

封裝結構及其製造方法

本發明涉及一種封裝結構及其製造方法，特別是涉及一種扇出型面板級封裝(fan-out panel level package,FOPLP)的封裝結構及其製造方法。

在電子元件扇出型(fan-out)封裝技術中，扇出型晶圓級封裝(fan-out wafer level package，FOWLP)技術是將電子元件製造於晶圓上，並進行封裝與切割。然而，由於現今常見的大尺寸晶圓的直徑僅約300毫米(mm)，因此在晶圓上能同時製造封裝的電子元件數量有限，為此業界開發出扇出型面板級封裝(FOPLP)技術以取代晶圓級封裝技術。

於現有的扇出型面板級封裝技術中，一般是將重佈線層(redistribution layer)設置於基板上，其中重佈線層可由導電層與介電層堆疊而成。然而，大面積導電層與介電層結構的面積比例可能使得膜層之間的結合性不佳，而容易造成重佈線層中的層與層之間產生分層問題。

本發明的目的之一在於提供一種封裝結構及其製造方法，以改善封 裝結構中圖案化導電層與介電層之間的結合性，避免層與層之間產生分層問題。

為達上述目的，本發明提供一種封裝結構的製造方法。封裝結構的製造方法包括以下步驟：提供載板；於載板上形成第一圖案化導電層；粗化第一圖案化導電層的表面；以及於第一圖案化導電層上形成第一介電層，使第一介電層與第一圖案化導電層的表面相接觸。

為達上述目的，本發明提供一種封裝結構。封裝結構包括載板以及重佈線層，重佈線層設置於載板上。重佈線層包括第一圖案化導電層以及第一介電層，第一圖案化導電層具有相對的第一表面及第二表面，第一表面朝向載板，且第二表面背向載板，其中第二表面的表面粗糙深度差為0.3至1.5微米。第一介電層設置於第一圖案化導電層上且與第二表面相接觸。

根據本發明的封裝結構及其製造方法，透過在形成圖案化導電層後，將圖案化導電層的表面粗化，可使圖案化導電層與介電層之間有良好結合性。並且，透過對各圖案化導電層進行表面粗化製程，可改善多層結構中各圖案化導電層與介電層之間的結合性，進而使得在進行後續製程或測試時，可避免因應力(stress)關係而造成圖案化導電層與介電層產生分層問題。

100:封裝結構

110:載板

110S:表面

112:基板

114:有機膜層

210:第一圖案化導電層

210a:第一表面

210b:第二表面

212:第二圖案化導電層

212a:第三表面

212b:第四表面

214:第三圖案化導電層

310:第一介電層

310S:第一介電層表面

312:第二介電層

312S:第二介電層表面

R1,R2:表面粗糙深度差

RDL:重佈線層

S100,S110,S120,S130:步驟

第1圖為本發明一實施例的封裝結構的製造方法的流程圖。

第2圖至第6圖為本發明一實施例的封裝結構的製造方法的製程示意圖。

第7圖為本發明另一實施例的封裝結構的剖面示意圖。

透過參考以下的詳細描述並同時結合圖式可以理解本發明，須注意的是，為了使讀者能容易瞭解及圖式的簡潔，本發明的圖式只繪出封裝結構的至少一部分或製造封裝結構的步驟中的結構的至少一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖式中各元件的數量及尺寸僅作為示意，並非用來限制本發明的範圍。

本發明通篇說明書與所附的申請專利範圍中會使用某些術語來指稱特定元件。本領域技術人員應理解，電子設備製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。在下文說明書與申請專利範圍中，「含有」與「包括」等詞為開放式詞語，因此其應被解釋為「含有但不限定為...」之意。當在本說明書中使用術語「包含」、「包括」及/或「具有」時，其指定了所述特徵、區域、步驟、操作和/或元件的存在，但並不排除一個或多個其他特徵、區域、步驟、操作、元件及/或其組合的存在或增加。

當元件或膜層被稱為在另一個元件或膜層「上」或「連接到」另一個元件或膜層時，它可以直接在此另一元件或膜層上或直接連接到此另一元件或層，或者兩者之間存在有插入的元件或膜層。相反地，當元件被稱為「直接」在另一個元件或膜層「上」或「直接連接到」另一個元件或膜層時，兩者之間不存在有插入的元件或膜層。

須知悉的是，以下所舉實施例可以在不脫離本發明的精神下，將數 個不同實施例中的技術特徵進行替換、重組、混合以完成其他實施例。

第1圖為本發明一實施例的封裝結構的製造方法的流程圖。第2圖至第6圖為本發明一實施例的封裝結構的製造方法的製程示意圖。如第1圖所示，本發明封裝結構的製造方法可包括步驟S100至步驟S130。本實施例的封裝結構100的製造方法將搭配第1圖至第6圖描述於下文中，但不以此為限。在一些實施例中，可根據需求增加或刪除步驟。

如第1圖及第2圖所示，首先進行步驟S100，提供一載板110。在本實施例中，載板110的尺寸可例如為面板(panel)的尺寸，例如長乘寬的尺寸範圍可為300毫米(mm)*300毫米(mm)至600毫米(mm)*600毫米(mm)的面板，但不以此為限，因此本發明中封裝結構100的製程可應用於扇出型面板級封裝(fan-out panel-level package,FOPLP)製程。本發明載板110的尺寸是以510毫米*515毫米為例，但不以此為限。在一些實施例中，載板110可例如包括基板112以及設置於基板112上的有機膜層114，其中基板112可例如為玻璃基板，但不以此為限。

如第1圖及第3圖所示，接著，進行步驟S110，於載板110上形成第一圖案化導電層210，其中第一圖案化導電層210可包括金屬材料，例如銅(Cu)，但不限於此。舉例而言，形成第一圖案化導電層210的步驟可包括透過電氣化學沉積(electrochemical deposition,ECD)在載板110上形成大面積電鍍金屬結構，接著進行微影與蝕刻製程或其他合適的製程，以圖案化該大面積電鍍金屬結構，進而形成第一圖案化導電層210，但不限於此。第一圖案化導電層210具有相對的第一表面210a及第二表面210b，其中第一表面210a朝向載板110，且第二 表面210b背向載板110，例如第一表面210a為與載板110的表面110S直接接觸，而第二表面210b朝向相反於載板110的方向，但不以此為限。

如第1圖及第4圖所示，在步驟S110之後，進行步驟S120，粗化第一圖案化導電層210的第二表面210b。其中，係使第一圖案化導電層210的第二表面210b的表面粗糙深度差R1的範圍為0.3至1.5微米(μm)，或者可為0.3至1.0微米(μm)。表面粗糙深度差R1是指在表面所呈現的輪廓曲線中，任一波峰至波谷的高低深度差值，為由波峰的峰頂測量至波谷的谷底所得之粗糙深度(roughness depth)。在一些實施例中，粗化第一圖案化導電層210的第二表面210b的步驟可透過濕蝕刻粗化製程或乾蝕刻粗化製程以實現，例如將載板110連同第一圖案化導電層210一起浸泡在蝕刻藥水中，或是利用電漿進行粗化製程，藉此以增加第一圖案化導電層210的表面高低粗糙深度差，但不限於此。

如第1圖及第5圖所示，在步驟S120之後，進行步驟S130，於第一圖案化導電層210上形成第一介電層310，使第一介電層310與第一圖案化導電層210的第二表面210b相接觸。其中，第一介電層310可包括有機高分子材料，例如聚醯亞胺(polyimide,PI)，但不限於此。在一些實施例中，第一介電層310的至少一部分設置於第一圖案化導電層210上且與第一圖案化導電層210的第二表面210b相接觸，而第一介電層310的另一部分設置於載板110上且與載板110的表面110S相接觸，但不限於此。在本實施例中，第一介電層310可為圖案化的介電層，覆蓋第一圖案化導電層210的部分第二表面210b並曝露出第二表面210b的另一部分。第一圖案化導電層210與第一介電層310可構成重佈線層RDL，設置於載板110上，以使線路重佈，但不以此為限。透過粗化第一圖案化導電層210的第二表面210b而使其表面顆粒呈現高低粗糙深度差，第一介電層310在覆蓋與填 入此高低粗糙深度差並經固化(curing)後，第一圖案化導電層210與第一介電層310於縱向及/或橫向可有良好結合性。此外，此表面粗糙深度差亦不宜過大，過大的表面粗糙深度差可能會影響後續製程(例如對位或顯影)，而使得後續製程的進行較為不易。

如第6圖所示，本發明封裝結構100的製造方法還可包括步驟：於第一介電層310上形成至少一第二圖案化導電層212與至少一第二介電層312。其中，第二圖案化導電層212與第二介電層312為依序交替堆疊於第一介電層310上，且第二圖案化導電層212與第一圖案化導電層210至少部分電連接，例如第二圖案化導電層212的一或多個部分可與第一圖案化導電層210被第一介電層310曝露的部分直接接觸以電連接。在一些實施例中，第二圖案化導電層212係至少部分地與第一圖案化導電層210相連接，藉此而電連接以進行RDL線路設計。第二圖案化導電層212可包括金屬材料，例如銅(Cu)，而第二介電層312可包括有機高分子材料，例如聚醯亞胺(polyimide,PI)，但不以此為限。舉例而言，形成第二圖案化導電層212的步驟可包括透過電氣化學沉積(electrochemical deposition,ECD)在第一介電層310及/或第一圖案化導電層210上形成電鍍金屬結構，接著進行微影與蝕刻製程或其他合適的製程，以圖案化該電鍍金屬結構，進而形成第二圖案化導電層212，但不限於此。第二介電層312可曝露所對應的第二圖案化導電層212的部分區域，而依序堆疊的多層第二圖案化導電層212由被曝露的部分而彼此電連接。在一些實施例中，一第二圖案化導電層212係至少部分地與另一第二圖案化導電層212相連接，藉此而電連接以進行RDL線路設計。因此，第一圖案化導電層210、第一介電層310、至少一第二圖案化導電層212與至少一第二介電層312可構成重佈線層RDL，設置於載板110上，以使線路重佈，其中第二介電層312的數量可對應於第二圖案化導電層212的數量。舉例而言，重佈線層RDL可包括第一圖案化導電層210、第一介電層310以及依序交 替堆疊的四層第二圖案化導電層212與四層第二介電層312，以使線路重佈，但不限於此。

第二圖案化導電層212具有相對的第三表面212a及第四表面212b，其中第三表面212a朝向載板110，且第四表面212b背向載板110。在一些實施例中，於形成至少一第二圖案化導電層212之後還包括步驟：粗化第二圖案化導電層212的第四表面212b，使第二圖案化導電層212的第四表面212b的表面粗糙深度差R2的範圍為0.3至1.5微米，或者可為0.3至1.0微米(μm)，表面粗糙深度差R2所指與其測量方式係如前所述之表面粗糙深度差R1，於此不再贅述。在一些實施例中，粗化第二圖案化導電層212的第四表面212b的步驟可透過濕蝕刻粗化製程或乾蝕刻粗化製程以實現，藉此以增加第二圖案化導電層212的表面高低粗糙深度差，但不限於此。透過粗化第二圖案化導電層212的第四表面212b而使其表面顆粒呈現高低粗糙深度差，第二介電層312在覆蓋與填入此高低粗糙深度差並經固化(curing)後，第二圖案化導電層212與第二介電層312於縱向及/或橫向可有良好結合性。在一些實施例中，可對複數個第二圖案化導電層212中的一部分進行表面粗化製程，而複數個第二圖案化導電層212中的另一部分則不進行表面粗化製程，即僅將部分層數的第二圖案化導電層212的第四表面212b進行粗化，但不限於此。在一些實施例中，可對各第二圖案化導電層212皆進行表面粗化製程，即將所有層數的第二圖案化導電層212的第四表面212b進行粗化，以改善多層(multi-layer)結構中各第二圖案化導電層212與各第二介電層312之間的結合性，進而使得在進行後續製程或測試時，例如進行高溫熱製程驗證測試(如uHAST驗證)時，可避免因應力(stress)關係而造成圖案化導電層與介電層產生分層問題。

如第6圖所示，在一些實施例中，於形成至少一第二圖案化導電層212及至少一第二介電層312之後還可包括步驟：在最上側的第二介電層312上形成第三圖案化導電層214。其中，第三圖案化導電層214與第二圖案化導電層212可透過最上側第二介電層312的開孔而電連接。第三圖案化導電層214可包括金屬材料，例如銅(Cu)。位於最上層的第三圖案化導電層214可用以與之後設置的電子元件接合，即用以作為接合層，而電子元件可為晶片(chip)、處理器(processor)、積體電路(IC)或其他相關的元件。在本實施例中，為重佈線層先行(RDL-first)的製程，或者也可稱為後晶片(chip-last)的製程，也就是說，為先於載板110上形成包含多層圖案化導電層與介電層的重佈線層RDL，再於此重佈線層RDL上設置電子元件。然而，在本發明的一些實施例中，將重佈線層RDL中的第一圖案化導電層210及/或第二圖案化導電層212的表面進行粗化的製造方法，亦可應用在先晶片/面向下方(chip-first/face-down)的製程或先晶片/面向上方(chip-first/face-up)的製程，藉此以改善重佈線層RDL中圖案化導電層與介電層之間的結合性。

第7圖為本發明另一實施例的封裝結構的剖面示意圖，第7圖與第6圖的差異在於第一介電層310及第二介電層312的表面係經過粗化，其他重複或相似的元件及結構於前已詳細描述，故於此不再贅述。如第7圖所示，第一介電層310具有背向載板110的第一介電層表面310S，即第一介電層表面310S朝向相反於載板110的方向，也就是說第一介電層表面310S與載板110的表面110S大致上係朝向相同的方向，而於形成第一介電層310之後還可包括步驟：粗化第一介電層310的第一介電層表面310S。在一些實施例中，粗化第一介電層310的第一介電層表面310S的步驟可透過濕蝕刻粗化製程或乾蝕刻粗化製程以實現，藉此以增加第一介電層310的表面高低粗糙深度差，但不限於此。透過將第一介電層310 的第一介電層表面310S粗化，可進一步增加重佈線層RDL中導電層與介電層之間的結合性。

在一些實施例中，第二介電層312具有背向載板110的第二介電層表面312S，即第二介電層表面312S朝向相反於載板110的方向，也就是說第二介電層表面312S與載板110的表面110S大致上係朝向相同的方向，而於形成至少一第二介電層312之後還可包括步驟：粗化第二介電層312的第二介電層表面312S。在一些實施例中，粗化第二介電層312的第二介電層表面312S的步驟可透過濕蝕刻粗化製程或乾蝕刻粗化製程以實現，藉此以增加第二介電層312的表面高低粗糙深度差，但不限於此。透過將第二介電層312的第二介電層表面312S粗化，可進一步增加重佈線層RDL中導電層與介電層之間的結合性。在一些實施例中，可對複數個第二介電層312中的一部分進行表面粗化製程，而複數個第二介電層312中的另一部分則不進行表面粗化製程，即僅將部分層數的第二介電層312的第二介電層表面312S進行粗化，但不限於此。在一些實施例中，可對各第二介電層312皆進行表面粗化製程，即將所有層數的第二介電層312的第二介電層表面312S進行粗化，以改善多層(multi-layer)結構中各導電層與各介電層之間的結合性，進而避免分層問題的產生。

綜上所述，本發明封裝結構及其製造方法是藉由在形成圖案化導電層後，將圖案化導電層的表面粗化，以使圖案化導電層與介電層之間具有良好結合性。並且，透過對各圖案化導電層進行表面粗化製程，以改善多層結構中各圖案化導電層與介電層之間的結合性，進而使得在進行後續製程或測試時，可避免因應力(stress)關係而造成圖案化導電層與介電層產生分層問題。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:封裝結構

110:載板

112:基板

114:有機膜層

210:第一圖案化導電層

212:第二圖案化導電層

212a:第三表面

212b:第四表面

214:第三圖案化導電層

310:第一介電層

312:第二介電層

R2:表面粗糙深度差

RDL:重佈線層

Claims (10)

1. 一種封裝結構的製造方法，包括以下步驟：提供一載板；於該載板上形成一第一圖案化導電層；粗化該第一圖案化導電層的一表面；於該第一圖案化導電層上形成一第一介電層，使該第一介電層與該第一圖案化導電層的該表面相接觸；於該第一介電層上形成至少一第二圖案化導電層與至少一第二介電層，其中該至少一第二圖案化導電層與該至少一第二介電層為依序交替堆疊於該第一介電層上，且該至少一第二圖案化導電層與該第一圖案化導電層電連接；以及於形成該至少一第二介電層之後，粗化該至少一第二介電層的一表面。
2. 如請求項1所述的封裝結構的製造方法，其中在粗化該第一圖案化導電層的該表面的步驟中，係使該第一圖案化導電層的一表面粗糙深度差為0.3至1.5微米。
3. 如請求項1所述的封裝結構的製造方法，其中該第一圖案化導電層包括一金屬材料，且該第一介電層包括一有機高分子材料。
4. 如請求項1所述的封裝結構的製造方法，於形成該第一介電層之後還包括步驟：粗化該第一介電層的一表面。
5. 如請求項1所述的封裝結構的製造方法，於形成該至少一第二圖案化導電層之後還包括步驟：粗化該至少一第二圖案化導電層的一表面，使該至 少一第二圖案化導電層的一表面粗糙深度差為0.3至1.5微米。
6. 一種封裝結構，包括：一載板；以及一重佈線層，設置於該載板上，包括：一第一圖案化導電層，具有相對的一第一表面及一第二表面，該第一表面朝向該載板，且該第二表面背向該載板，其中該第二表面的一表面粗糙深度差為0.3至1.5微米；一第一介電層，設置於該第一圖案化導電層上且與該第二表面相接觸；以及至少一第二圖案化導電層與至少一第二介電層，該至少一第二圖案化導電層與該至少一第二介電層為依序交替堆疊於該第一介電層上，且該至少一第二圖案化導電層與該第一圖案化導電層電連接；其中該至少一第二介電層具有一第二介電層表面，該第二介電層表面係背向該載板且係經過粗化。
7. 如請求項6所述的封裝結構，其中該第一圖案化導電層包括一金屬材料，且該第一介電層包括一有機高分子材料。
8. 如請求項6所述的封裝結構，其中該第一介電層具有一第一介電層表面，該第一介電層表面係背向該載板且係經過粗化。
9. 如請求項6所述的封裝結構，其中該至少一第二圖案化導電層具有相對的一第三表面及一第四表面，該第三表面朝向該載板，且該第四表面背向 該載板，其中該第四表面的一表面粗糙深度差為0.3至1.5微米。
10. 如請求項6所述的封裝結構，其中該載板的尺寸為面板的尺寸。

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