KR100941691B1 - 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩 - Google Patents

감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩 Download PDF

Info

Publication number
KR100941691B1
KR100941691B1 KR1020090031136A KR20090031136A KR100941691B1 KR 100941691 B1 KR100941691 B1 KR 100941691B1 KR 1020090031136 A KR1020090031136 A KR 1020090031136A KR 20090031136 A KR20090031136 A KR 20090031136A KR 100941691 B1 KR100941691 B1 KR 100941691B1
Authority
KR
South Korea
Prior art keywords
substrate
via hole
photosensitive glass
bodies
exposed
Prior art date
Application number
KR1020090031136A
Other languages
English (en)
Inventor
조재승
김정호
임현우
조시형
Original Assignee
(주)제이스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)제이스 filed Critical (주)제이스
Priority to KR1020090031136A priority Critical patent/KR100941691B1/ko
Application granted granted Critical
Publication of KR100941691B1 publication Critical patent/KR100941691B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/073—Multiple probes
    • G01R1/07307—Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 감광성 유리 기판을 제공한다. 상기 감광성 유리 기판은 서로 면 접촉되고 다층으로 적층되며, 하나 또는 다수의 도전성 패턴이 형성되는 감광성 유리로 이루어지는 다수의 기판 몸체들; 및 상기 기판 몸체들에 형성되며 상기 다른 층을 이루는 기판 몸체들의 상기 도전성 패턴을 서로 연결시키도록 필(fill) 도금 처리되는 비아홀들을 포함한다. 또한, 본 발명은 상기 감광성 유리 기판의 제조 방법 및 반도체 프로브 칩도 제공한다. 따라서, 적층 세라믹 기판을 형성하는 경우에 서로 적층되는 기판 몸체들을 감광성 유리를 사용하고, 이들을 섭씨 500도씨 정도의 열처리 온도 조건에서 접합시킴으로써 기판 몸체들 자체의 접합으로 인한 변형을 방지할 수 있고, 상기 기판 몸체들에 형성되는 다수의 비아홀들을 반도체 공정의 노광 및 에칭 공정을 사용하여 수마이크로 미터의 극미세 비아홀들을 용이하게 형성시킬 수 있으며, 상기의 극미세 비아홀들에 필 도금 처리를 수행하여 도전성 패턴들 간의 신호 단락 및 신호 불균일성을 해소시킬 수 있다.

Description

감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩{PHOTOSENSITVE GLASS WAFER AND METHOD FOR MANUFACTURING POTOSENSITVE GLASS WAFER AND SEMICONDUCTOR PROBE CHIP}
본 발명은 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩에 관한 것으로서, 보다 상세하게는 기판 몸체들 간의 접합으로 인한 변형을 방지하고, 극미세 비아홀들을 형성하며, 도전성 패턴들 간의 전기적 신호를 안정화시킬 수 있는 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩에 관한 것이다.
전형적으로, 세라믹 그린 시트는, 유전적 또는 자기적 성질을 갖는 재료로 복수개의 층으로 구성되고, 도전 패턴은 Ag, Cu 등의 금속으로 각 층 상에 신호 라인을 형성한다.
또한, 적층 세라믹 기판에서 복수개의 다른 층 상에 위치한 도전패턴은 도전성 비아홀을 통하여 수직 연결된다. 따라서, 신호 라인을 3차원으로 구성할 수 있다. 이러한 수직 연결 구조를 통한 3차원 구성을 통하여, 적층 세라믹 기판에 구현된 회로는 심층적으로 집적화될 수 있다.
통상, 종래에는 복수의 층으로 구성된 적층 세라믹 기판이 제공된다. 상기 각 층 상에는 복수개의 도전 패턴이 형성되고, 상기 도전패턴(11a∼11g)은 다양한 방식으로 도전성 비아홀에 의해 서로 수직 연결된다.
여기서, 상기 종래의 적층 세라믹 기판의 제조 공정을 살펴 보면, 먼저, 그린세라믹 또는 그린시트를 준비하고, 펀칭 공정을 통하여 비아홀을 가공한다.
상기와 같이 펀칭 공정을 통하여 비아홀을 가공하는 경우에 극미세홀 가공이 어려운 문제점이 있다. 예컨대. 종래 공정에서는 최소 200um까지 제조가 가능하다.
이어, 도전성 금속 패이스트를 필링하는 비아홀 필링 공정을 수행한다. 여기서, 도전성 금속 패이스트 소결시 금속의 응고수축에 의한 결함이 발생되는 문제점이 있다.
그리고, 그린 세라믹 또는 그린시트를 서로 적층한다. 이러한 경우에, 외부의 열적 환경에 의하여 전기적 신호가 단락되는 문제가 발생된다.
그리고, 회로패턴 인쇄를 하고, 소성 과정을 거친다.
여기서, 상기 소성 과정에 의하여 기판이 변형되는 문제가 발생되고, 기판의 적층이 틀어져 전기적 신호가 단락되는 문제가 발생된다.
이어, 폴리싱과 래핑 과정을 거쳐 적층세라믹 기판을 완성한다.
종래의 적층 세라믹 기판의 경우에 그린 세라믹을 사용하여 패턴 및 비아홀을 가공하고, 이후 소결 및 도전성 재료를 채우는 공정으로 진행하기 때문에 1000℃이상의 고온소결 과정에서 오는 변형이 발생하고, 도전성 물질과 세라믹과의 수축 문제 등으로 인하여 수율 저하와 미세홀(현재 200um) 제작이 어렵기 때문에, 반도체 극미세 패터닝에 대응하기 어려운 문제점이 있다.
따라서, 상기와 같이 미세홀 가공이 어려운 경우에, 반도체 검사용 프로브 장치의 개발이 어려운 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 창출된 것으로, 본 발명의 목적은 적층 세라믹 기판을 형성하는 경우에 서로 적층되는 기판 몸체들을 감광성 유리를 사용하고, 이들을 섭씨 500~650도씨 정도의 열처리 온도 조건에서 접합시킴으로써 기판 몸체들 자체의 접합으로 인한 변형을 방지할 수 있는 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩을 제공한다.
본 발명의 다른 목적은 이러한 기판 몸체들에 형성되는 다수의 비아홀들을 반도체 공정의 노광 및 에칭 공정을 사용하여 수마이크로 미터의 극미세 비아홀들을 용이하게 형성시킬 수 있는 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩을 제공한다.
본 발명의 또 다른 목적은 상기의 극미세 비아홀들에 필 도금 처리를 수행하여 도전성 패턴들 간의 신호 단락 및 신호 불균일성을 해소시킬 수 있는 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩을 제공한다.
본 발명은 전술한 문제점을 해결하기 위하여 감광성 유리 기판을 제공한다.
상기 감광성 유리 기판은 서로 면 접촉되고 다층으로 적층되며, 하나 또는 다수의 도전성 패턴이 형성되는 감광성 유리로 이루어지는 다수의 기판 몸체들; 및 상기 기판 몸체들에 형성되며 상기 다른 층을 이루는 기판 몸체들의 상기 도전성 패턴을 서로 연결시키도록 필(fill) 도금 처리되는 비아홀들을 포함한다.
여기서, 상기 도전성 패턴의 일면은 상기 기판 몸체의 일측으로 노출되도록 형성되는 것이 바람직하다.
그리고, 상기 기판 몸체들은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되되, 상기 접합 환경은, 섭씨 500 내지 650도씨의 온도 조건과, 10-4 이하의 진공도 조건으로 이루어지는 것이 바람직하다.
또한, 상기 필 도금 처리는, 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리하는 것이 바람직하다.
또한, 상기 필 도금 처리에는 금, 은, 동 중 어느 하나 또는 다수를 포함하여 이루어지는 것이 바람직하다.
또한, 상기 비아홀은, 상기 비아홀이 형성되는 기판 몸체의 상면에 포토 레지스트를 도포하고, 상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역을 노광하고, 상기 노광된 영역을 통하여 에칭하여 상기 비아홀을 형성하되, 상기 비아홀의 직경은 10~200 마이크로 미터의 다양한 직경을이루는 것이 바람직하다.
본 발명은 전술한 문제점을 해결하기 위하여 감광성 유리 기판의 제조 방법을 제공한다.
상기 제조 방법은 감광성 유리로 이루어지고, 하나 또는 다수의 도전성 패턴이 형성되는 기판 몸체들을 준비하는 기판 몸체 준비 단계와; 상기 준비된 기판 몸체들에 비아홀들을 포토 및 에칭 공정을 사용하여 비아홀 형성하는 비아홀 형성 단계와; 상기 비아홀들에 필 도금 처리를 수행하는 도금 처리 단계와; 상기 기판 몸체들을 일정의 온도 조건 및 진공도 환경에서 접합하는 접합 단계; 및 상기 접합된 기판 몸체들의 외면을 폴리싱 및 랩핑하는 후처리 단계를 포함한다.
여기서, 상기 도전성 패턴의 일면을 상기 기판 몸체의 일측으로 노출되도록 형성하는 것이 바람직하다.
그리고, 상기 접합 단계에서, 상기 온도 조건은 섭씨 500 내지 650도씨의 온도를 이루게 하고, 상기 진공도 조건은 10-4이하의 진공도를 이루게 하는 것이 바람직하다.
또한, 상기 비아홀 형성 단계는, 상기 기판 몸체들의 상면에 포토 레지스트를 도포하고, 상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역에 형성된 포토레지스트를 노광하고, 상기 비아홀의 직경은 20마이크로 미터를 이루도록 상기 노광된 영역을 에칭하여 상기 비아홀을 형성하는 것이 바람직하다.
또한, 상기 도금 처리 단계는, 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 상기 비아홀을 필 도금 처리하는 것이 바람직하다.
또한, 상기 필 도금 처리는 금, 은, 동 중 어느 하나 또는 다수를 포함하여 진행하는 것이 바람직하다.
또한, 상기 도금 처리 단계 이후에, 상기 기판 몸체들을 서로 적층하고, 상기 적층된 기판 몸체들에 회로 패턴을 인쇄하고, 상기 접합 단계를 수행하는 것이 바람직하다.
본 발명은 전술한 문제점을 해결하기 위하여 반도체 프로브 칩을 제공한다.
상기 프로브 칩은 서로 면 접촉되고 다층으로 적층되는 감광성 유리로 이루어지는 다수의 기판 몸체들과, 상기 기판 몸체들에 형성되며 필(fill) 도금 처리되는 비아홀들을 갖는 기판과; 상기 기판의 상부에 형성되는 연결 배선과; 상기 연결 배선과 상기 기판의 사이에 위치되고, 상기 기판의 일측 선단부에 돌출 형성되는 다수의 탐침들; 및 상기 기판의 후단부에 형성되고 외부 단자와 연결되며, 상기 비아홀을 통하여 상기 연결 배선과 전기적으로 연결되는 다수의 접촉 패드들을 포함한다.
여기서, 상기 기판 몸체들은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되되, 상기 접합 환경은, 섭씨 500 내지 650도씨의 온도 조건과, 10-4 이하의 진공도 조건으로 이루어지는 것이 바람직하다.
그리고, 상기 필 도금 처리는, 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리하는 것이 바람직하다.
또한, 상기 필 도금 처리에는 금, 은, 동 중 어느 하나 또는 다수를 포함하여 이루어지는 것이 바람직하다.
또한, 상기 비아홀은, 상기 비아홀이 형성되는 기판 몸체의 상면에 포토 레 지스트를 도포하고, 상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역을 노광하고, 상기 노광된 영역을 통하여 에칭하여 상기 비아홀을 형성하되, 상기 비아홀의 직경은 10~200 마이크로 미터의 다양한 직경을이루는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명은 적층 세라믹 기판을 형성하는 경우에 서로 적층되는 기판 몸체들을 감광성 유리를 사용하고, 이들을 섭씨 500도씨 정도의 열처리 온도 조건에서 접합시킴으로써 기판 몸체들 자체의 접합으로 인한 변형을 방지할 수 있는 효과를 갖는다.
또한, 본 발명은 이러한 기판 몸체들에 형성되는 다수의 비아홀들을 반도체 공정의 노광 및 에칭 공정을 사용하여 수마이크로 미터의 극미세 비아홀들을 용이하게 형성시킬 수 있는 효과를 갖는다.
또한, 본 발명은 상기의 극미세 비아홀들에 필 도금 처리를 수행하여 도전성 패턴들 간의 신호 단락 및 신호 불균일성을 해소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면을 참조하여 본 발명의 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩을 설명하도록 한다.
도 1은 본 발명의 감광성 유리 기판을 보여주는 단면도이다. 도 2a 내지 도 2e는 본 발명에 따르는 비아홀의 형성 과정을 보여주는 단면도들이다. 도 3은 본 발명에 따르는 비아홀을 보여주는 SEM 이미지이다. 도 4는 본 발명에 따르는 비아 홀을 보여주는 다른 SEM 이미지이다. 도 5는 본 발명의 반도체 프로브 칩을 보여주는 단면도이다. 도 6은 본 발명의 감광성 유리 기판의 제조 방법을 보여주는 흐름도이다. 도 7은 도 6의 비아홀 형성 단계를 보여주는 흐름도이다.
먼저, 본 발명의 감광성 유리 기판의 제조 방법을 설명하도록 한다.
도 1 및 도 2a 내지 도 2e, 도 6, 도 7을 참조 하면, 상기 제조 방법은 감광성 유리로 이루어지고, 하나 또는 다수의 도전성 패턴(111)이 형성되는 기판 몸체들(110)을 준비하는 기판 몸체 준비 단계를 거친다(S100).
여기서, 상기 다수의 도전성 패턴들(111)은 상기 기판 몸체(110)의 상부에 그 상면이 노출되도록 형성될 수도 있고, 상기 기판 몸체(110)의 하부에 그 하면이 노출되도록 형성될 수 있다.
따라서, 상기의 도전성 패턴들(111)이 형성되는 다수의 기판 몸체들(110)이 마련된다. 여기서, 상기 기판 몸체들(110)의 상면과 하면은 그리인딩과 같은 연마 작업을 통하여 평탄화되는 것이 좋다.
이어, 비아홀 형성 단계를 거친다(S200).
상기 비아홀 형성 단계(S200)는 상기 준비된 기판 몸체들(110)에 비아홀들(120)을 포토 및 에칭 공정을 사용하여 비아홀(120)을 형성한다.
도 2a를 참조 하면, 먼저, 기판 몸체(110)의 상면에 일정 두께의 포토레지스트(PR)를 도포한다(S210). 여기서, 상기 포토레지스트(PR)의 도포는 스핀 코터와 같은 장치를 사용할 수 있다.
그리고, 도 2b를 참조 하면, 상기 비아홀(120)이 형성되는 영역(A)을 제외한 영역을 마스킹 처리한다(S220). 즉, 상기 기판 몸체(110)의 포토레지스트(PR) 상부에 상기 비아홀 형성 영역(A)을 한정하는 홀(M1)이 형성되는 마스크(M)를 상기 포토레지스트(PR) 상부에 배치한다.
이어, 도 2c를 참조 하면, 상기 비아홀 형성 영역(A)을 한정 하는 홀(M1)에 노출되는 형성된 포토레지스트(PR)를 노광한다(S230).
여기서, 상기 노광 공정은 반도체 소자 제조 장치의 노광 장치를 사용할 수 있다. 따라서, 상기 홀(M1)에 노출되는 포토레지스트(PR)는 상기 광에 의하여 삭제될 수 있다.
이어, 도 2d를 참조 하면, 상기 비아홀(120)의 직경은 10~200㎛를 이루도록 상기 노광된 영역을 에칭하여 상기 비아홀(120)을 형성한다(S240).
여기서, 상기 에칭 공정은 습식 식각 또는 건식 식각 중 어느 하나를 사용할 수 있으나, 통상 불화수소(HF)를 DIW(deionized water)에 10% 이하로 희석시킨 용액을 사용하여 습식 식각한다.
상기 비아홀(120)은 본 발명에서 수 ㎛의 직경을 갖도록 상기 포토 공정을 사용하여 형성될 수 있다.
상기와 같이 형성되는 비아홀(120)은 도 3과 도 4에 도시되는 SEM 이미지를 참조 한다.
이에 더하여, 상기 비아홀(120)이 형성된 이후에, 상기 기판 몸체(110)의 상면에 형성되는 포토레지스트(PR)를 제거하고, 상기 포토레지스트(PR)가 제거된 기판 몸체(110) 상면은 별도의 평탄화 작업이 이루어질 수 있다.
이어, 상기와 같이 비아홀(120)이 형성된 이후에, 상기 비아홀들(120)에 필(fill) 도금 처리를 수행하는 도금 처리 단계를 거친다(S300).
이어, 도금 처리 전 전기를 통할 수 있도록 금속 씨앗층(seed layer) 증착을 스퍼터(sputter) 장치를 사용하여 실시한다.
비아홀의 깊이가 100㎛ 이상인 경우, 상부에서와 하부에서 각각 한번씩 스퍼터링을 실시하여 비아홀 벽면에 고르게 금속 씨앗층을 증착할 수 있다.
상기 도금 처리 단계(S300)는 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 상기 비아홀(120)을 필 도금 처리한다.
여기서, 상기 필 도금 처리는 금, 은, 동 중 어느 하나 또는 다수를 포함하여 진행하는 것이 바람직하다.
따라서, 상기 비아홀(120)에는 상기 필 도금 처리를 통하여 도전성의 금속(121)이 필링될 수 있고, 이에 따라, 본 발명은 종래의 비아홀(120)에 채워지는 금속 패이스트의 응고 수축에 의한 전기적 단락 및 불균형을 제거할 수 있다.
이어, 상기의 도금 처리 단계(S300) 이후에, 상기 기판 몸체들(110)을 서로 적층하고, 상기 적층된 기판 몸체들(110)에 회로 패턴을 인쇄하고, 접합 단계(S400)를 수행한다.
상기 접합 단계(S400)에서는 상기 기판 몸체들(110)을 일정의 온도 조건 및 진공도 환경에서 접합한다.
여기서, 상기 온도 조건은 섭씨 500 내지 650도씨의 온도를 이루게 하고, 상기 진공도 조건은 10-4 이하의 진공도를 이루게 하는 것이 좋다. 여기서, 상기 접합 단계(S400)에서 약 500도씨 온도의 조건에서 기판 몸체들(110)이 서로 접합되기 때문에, 별도의 접착제로 인한 열적인 변형 문제와, 전기적 신호의 안정성을 확보할 수 있다.
이어, 상기 접합된 기판 몸체들(110)의 외면을 폴리싱 및 랩핑하는 후처리 단계를 거친다(S500).
다음은, 상기와 같은 기판 제조 방법에 의하여 제조된 감광성 유리 기판(100)의 구조를 설명하도록 한다. 또한, 이와 같은 감광성 유리 기판(100)은 반도체 프로브 칩의 구성에 채택될 수도 있다.
도 2를 참조 하면, 본 발명의 감광성 유리 기판(100)은 서로 면 접촉되고 다층으로 적층되며, 하나 또는 다수의 도전성 패턴(111)이 형성되는 감광성 유리로 이루어지는 다수의 기판 몸체들(110)과, 상기 기판 몸체들(110)에 형성되며 상기 다른 층을 이루는 기판 몸체들(110)의 상기 도전성 패턴(111)을 서로 연결시키도록 필(fill) 도금 처리되는 비아홀들(120)을 갖는다.
여기서, 상기 도전성 패턴(111)의 일면은 상기 기판 몸체(110)의 일측으로 노출되도록 형성된다.
상기 기판 몸체들(110)은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되는 것이 좋다. 바람직하게는 상기 접합 환경은 섭씨 500 내지 650도씨의 온도 조건과, 10-4 이하의 진공도 조건을 갖는다.
또한, 상기 필 도금 처리는 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리함을 말하고, 상기 필 도금 처리에는 금, 은, 동 중 어느 하나 또는 다수를 포함한다.
이에 따라, 상기 비아홀(120)에는 전도성의 금, 은, 동을 포함하는 전도성 물질(121)이 상기의 필 도금 처리를 통하여 비아홀(120)에 도금 처리되어 채워질 수 있다.
상기 비아홀(120)의 형성 방법은 상기에서 도 2a 내지 도 2e를 참조하여 설명하였기 때문에, 이하에서는 생략하기로 한다.
다음은, 본 발명의 감광성 유리 기판(100)이 반도체 프로브 칩에 채택되는 경우를 설명하도록 한다.
상기 프로브 칩은 서로 면 접촉되고 다층으로 적층되는 감광성 유리로 이루어지는 다수의 기판 몸체들(110)과 상기 기판 몸체들(110)에 형성되며 필(fill) 도금 처리되는 비아홀들(120)을 갖는 기판(100)과, 상기 기판(100)의 상부에 형성되는 연결 배선(130)과, 상기 연결 배선(130)과 상기 기판(100)의 사이에 위치되고, 상기 기판(100)의 일측 선단부에 돌출 형성되는 다수의 탐침들(300)과, 상기 기판(100)의 후단부에 형성되고 외부 단자(210)와 연결되며, 상기 비아홀(120)을 통하여 상기 연결 배선(130)과 전기적으로 연결되는 다수의 접촉 패드들(200)을 갖는다.
여기서, 상기의 기판(100)은 본 발명의 감광성 유리 기판으로서, 이의 제조는 상기에 언급된 방법을 사용하여 제조되는 것이 좋다.
먼저, 상기의 제조 방법으로 제조되는 감광성 유리 기판(100)을 준비한다. 이어, 도면에는 도시되지 않았지만, 상기 기판(100) 상에 광학석판술 즉 포토 리소 그래피 또는 노광 공정을 사용하여 관통구멍인 비아홀(120)을 수㎛의 직경을 갖도록 형성시킨다.
여기서, 상기 비아홀(120)의 형성 과정은 상기에 언급된 바와 실질적으로 동일하기 때문에 생략하기로 한다.
기판(100)의 상면에는 연결 배선(130)이 형성되고, 비아홀(120)의 저부에 위치되는 기판(100)의 하면에는 접촉 패드(200)가 마련된다.
그리고, 상기 비아홀(120)의 내면에는 상기의 필 도금 처리를 사용한 금, 은, 동을 포함하는 전도성 물질(121)을 도금 처리하여 형성할 수 있다.
따라서, 상기 도금 처리되는 전도성 물질(121)에 의하여 상기 연결 배선(130)과 상기 접촉 패드(200)는 서로 전기적으로 통전될 수 있다.
여기서, 상기 필 도금 처리는 상기에 언급된 바와 같다. 여시서, 1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리하는 것이 바람직하다.
또한, 상기 기판 몸체들(110)은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되되, 상기 접합 환경은, 섭씨 500 내지 650도씨의 온도 조건과, 10-4 이하의 진공도 조건으로 이루어지는 것이 좋다.
이상 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예에 관하여 설명하였으나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형 가능함은 물론이다.
따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허 청구 범위뿐만 아니라, 이 특허 청구 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 감광성 유리 기판을 보여주는 단면도이다.
도 2a 내지 도 2e는 본 발명에 따르는 비아홀의 형성 과정을 보여주는 단면도들이다.
도 3은 본 발명에 따르는 비아홀을 보여주는 SEM 이미지이다.
도 4는 본 발명에 따르는 비아홀을 보여주는 다른 SEM 이미지이다.
도 5는 본 발명의 반도체 프로브 칩을 보여주는 단면도이다.
도 6은 본 발명의 감광성 유리 기판의 제조 방법을 보여주는 흐름도이다.
도 7은 도 6의 비아홀 형성 단계를 보여주는 흐름도이다.
*주요부분에 대한 도면 설명
100 : 감광성 유리 기판 110 : 기판 몸체
111 : 도전성 패턴 120 ; 비아홀
130 : 연결 배선 200 : 접촉 패드
210 : 외부 단자 PR : 포토레지스트
M : 마스크 A : 비아홀 형성 영역

Claims (18)

  1. 서로 면 접촉되고 다층으로 적층되며, 하나 또는 둘 이상의 도전성 패턴이 형성되는 감광성 유리로 이루어지는 기판 몸체들; 및
    상기 기판 몸체들에 형성되며 다른 층을 이루는 기판 몸체들의 도전성 패턴을 서로 연결시키도록 필(fill) 도금 처리되는 비아홀들을 포함하는 것을 특징으로 하는 감광성 유리 기판.
  2. 제 1항에 있어서,
    상기 도전성 패턴의 일면은 상기 기판 몸체의 일측으로 노출되도록 형성되는 것을 특징으로 하는 감광성 유리 기판.
  3. 제 1항에 있어서,
    상기 기판 몸체들은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되되,
    상기 접합 환경은,
    섭씨 500 내지 650도씨의 온도에서 이루어지는 것을 특징으로 하는 감광성 유리 기판.
  4. 제 1항에 있어서,
    상기 필 도금 처리는,
    1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리하는 것을 특징으로 하는 감광성 유리 기판.
  5. 제 4항에 있어서,
    상기 필 도금 처리에는 금, 은, 동 중 어느 하나 또는 둘 이상을 포함하여 이루어지는 것을 특징으로 하는 감광성 유리 기판.
  6. 제 1항에 있어서,
    상기 비아홀은,
    상기 비아홀이 형성되는 기판 몸체의 상면에 포토 레지스트를 도포하고,
    상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역을 노광하고,
    상기 노광된 영역을 통하여 에칭하여 상기 비아홀을 형성하되,
    상기 비아홀의 직경은 10~200마이크로 미터의 다양한 직경을 이루는 것을 특징으로 하는 감광성 유리 기판.
  7. 감광성 유리로 이루어지고, 하나 또는 둘 이상의 도전성 패턴이 형성되는 기판 몸체들을 준비하는 기판 몸체 준비 단계;
    상기 준비된 기판 몸체들에 비아홀들을 포토 및 에칭 공정을 사용하여 비아홀 형성하는 비아홀 형성 단계;
    상기 비아홀들에 필 도금 처리를 수행하는 도금 처리 단계;
    상기 기판 몸체들을 일정의 온도 조건 및 진공도 환경에서 접합하는 접합 단계; 및
    상기 접합된 기판 몸체들의 외면을 폴리싱 및 랩핑하는 후처리 단계를 포함하는 감광성 유리 기판의 제조 방법.
  8. 제 7항에 있어서,
    상기 도전성 패턴의 일면을 상기 기판 몸체의 일측으로 노출되도록 형성하는 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  9. 제 7항에 있어서,
    상기 접합 단계에서,
    상기 온도 조건은 섭씨 500 내지 650도씨인 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  10. 제 7항에 있어서,
    상기 비아홀 형성 단계는,
    상기 기판 몸체들의 상면에 포토 레지스트를 도포하고,
    상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역에 형성된 포토레지스트를 노광하고,
    상기 비아홀의 직경은 10~200마이크로 미터의 다양한 직경을 이루도록 상기 노광된 영역을 에칭하여 상기 비아홀을 형성하는 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  11. 제 7항에 있어서,
    상기 도금 처리 단계는,
    1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 상기 비아홀을 필 도금 처리하는 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 필 도금 처리는 금, 은, 동 중 어느 하나 또는 둘 이상을 포함하여 진행하는 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  13. 제 11항에 있어서,
    상기 도금 처리 단계 이후에,
    상기 기판 몸체들을 서로 적층하고,
    상기 적층된 기판 몸체들에 회로 패턴을 인쇄하고,
    상기 접합 단계를 수행하는 것을 특징으로 하는 감광성 유리 기판의 제조 방법.
  14. 서로 면 접촉되고 다층으로 적층되는 감광성 유리로 이루어지는 기판 몸체들과, 상기 기판 몸체들에 형성되며 필(fill) 도금 처리되는 비아홀들을 갖는 기판;
    상기 기판의 상부에 형성되는 연결 배선;
    상기 연결 배선과 상기 기판의 사이에 위치되고, 상기 기판의 일측 선단부에 돌출 형성되는 탐침들; 및
    상기 기판의 후단부에 형성되고 외부 단자와 연결되며, 상기 비아홀을 통하여 상기 연결 배선과 전기적으로 연결되는 접촉 패드들을 포함하는 것을 특징으로 하는 반도체 프로브 칩.
  15. 제 14항에 있어서,
    상기 기판 몸체들은 외부로부터 제공되는 접합 환경에 노출되어 서로 접합되되,
    상기 접합 환경은,
    섭씨 500 내지 650도씨의 온도 조건에서 이루어지는 것을 특징으로 하는 반도체 프로브 칩.
  16. 제 14항에 있어서,
    상기 필 도금 처리는,
    1GBT 정류 및 100mA를 인가 조건에서 리버스 펄스 전류 또는 펄스 전류를 사용하여 도금 처리하는 것을 특징으로 하는 반도체 프로브 칩.
  17. 제 16항에 있어서,
    상기 필 도금 처리에는 금, 은, 동 중 어느 하나 또는 둘 이상을 포함하여 이루어지는 것을 특징으로 하는 반도체 프로브 칩.
  18. 제 14항에 있어서,
    상기 비아홀은,
    상기 비아홀이 형성되는 기판 몸체의 상면에 포토 레지스트를 도포하고,
    상기 비아홀이 형성되는 영역을 제외한 영역을 마스킹 처리하여 상기 비아홀 형성 영역을 노광하고,
    상기 노광된 영역을 통하여 에칭하여 상기 비아홀을 형성하되,
    상기 비아홀의 직경은 10~200마이크로 미터의 다양한 직경을 이루는 것을 특징으로 하는 반도체 프로브 칩.
KR1020090031136A 2009-04-10 2009-04-10 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩 KR100941691B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090031136A KR100941691B1 (ko) 2009-04-10 2009-04-10 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090031136A KR100941691B1 (ko) 2009-04-10 2009-04-10 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩

Publications (1)

Publication Number Publication Date
KR100941691B1 true KR100941691B1 (ko) 2010-02-12

Family

ID=42083261

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090031136A KR100941691B1 (ko) 2009-04-10 2009-04-10 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩

Country Status (1)

Country Link
KR (1) KR100941691B1 (ko)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160016095A (ko) * 2014-08-04 2016-02-15 엘지이노텍 주식회사 글래스 인터포저 제조 방법
JP2019512169A (ja) * 2016-02-25 2019-05-09 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ ３ｄキャパシタ、及び光活性基板を作製するキャパシタアレイ
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
US10903545B2 (en) 2018-05-29 2021-01-26 3D Glass Solutions, Inc. Method of making a mechanically stabilized radio frequency transmission line device
US11076489B2 (en) 2018-04-10 2021-07-27 3D Glass Solutions, Inc. RF integrated power condition capacitor
US11101532B2 (en) 2017-04-28 2021-08-24 3D Glass Solutions, Inc. RF circulator
US11139582B2 (en) 2018-09-17 2021-10-05 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
US11270843B2 (en) 2018-12-28 2022-03-08 3D Glass Solutions, Inc. Annular capacitor RF, microwave and MM wave systems
US11342896B2 (en) 2017-07-07 2022-05-24 3D Glass Solutions, Inc. 2D and 3D RF lumped element devices for RF system in a package photoactive glass substrates
US11373908B2 (en) 2019-04-18 2022-06-28 3D Glass Solutions, Inc. High efficiency die dicing and release
US11594457B2 (en) 2018-12-28 2023-02-28 3D Glass Solutions, Inc. Heterogenous integration for RF, microwave and MM wave systems in photoactive glass substrates
US11677373B2 (en) 2018-01-04 2023-06-13 3D Glass Solutions, Inc. Impedence matching conductive structure for high efficiency RF circuits
US11908617B2 (en) 2020-04-17 2024-02-20 3D Glass Solutions, Inc. Broadband induction
US11962057B2 (en) 2019-04-05 2024-04-16 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026530A (ja) 2000-07-07 2002-01-25 Murata Mfg Co Ltd 多層回路部品及びその製造方法
JP2003218522A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 多層化回路基板およびその製造方法
KR100826067B1 (ko) 2003-09-09 2008-04-29 호야 가부시키가이샤 양면 배선 글래스 기판의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026530A (ja) 2000-07-07 2002-01-25 Murata Mfg Co Ltd 多層回路部品及びその製造方法
JP2003218522A (ja) * 2002-01-18 2003-07-31 Ibiden Co Ltd 多層化回路基板およびその製造方法
KR100826067B1 (ko) 2003-09-09 2008-04-29 호야 가부시키가이샤 양면 배선 글래스 기판의 제조 방법
KR100826068B1 (ko) 2003-09-09 2008-04-29 호야 가부시키가이샤 양면 배선 글래스 기판의 제조 방법

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
US11929199B2 (en) 2014-05-05 2024-03-12 3D Glass Solutions, Inc. 2D and 3D inductors fabricating photoactive substrates
KR20160016095A (ko) * 2014-08-04 2016-02-15 엘지이노텍 주식회사 글래스 인터포저 제조 방법
KR102396144B1 (ko) * 2014-08-04 2022-05-10 엘지이노텍 주식회사 글래스 인터포저 제조 방법
JP2022058587A (ja) * 2016-02-25 2022-04-12 スリーディー グラス ソリューションズ，インク ３ｄキャパシタ、及び光活性基板を作製するキャパシタアレイ
JP2019512169A (ja) * 2016-02-25 2019-05-09 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ ３ｄキャパシタ、及び光活性基板を作製するキャパシタアレイ
JP7237390B2 (ja) 2016-02-25 2023-03-13 スリーディー グラス ソリューションズ，インク ３ｄキャパシタ、及び光活性基板を作製するキャパシタアレイ
US11264167B2 (en) 2016-02-25 2022-03-01 3D Glass Solutions, Inc. 3D capacitor and capacitor array fabricating photoactive substrates
US11101532B2 (en) 2017-04-28 2021-08-24 3D Glass Solutions, Inc. RF circulator
US11342896B2 (en) 2017-07-07 2022-05-24 3D Glass Solutions, Inc. 2D and 3D RF lumped element devices for RF system in a package photoactive glass substrates
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
US11894594B2 (en) 2017-12-15 2024-02-06 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
US11367939B2 (en) 2017-12-15 2022-06-21 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
US11677373B2 (en) 2018-01-04 2023-06-13 3D Glass Solutions, Inc. Impedence matching conductive structure for high efficiency RF circuits
US11076489B2 (en) 2018-04-10 2021-07-27 3D Glass Solutions, Inc. RF integrated power condition capacitor
US10903545B2 (en) 2018-05-29 2021-01-26 3D Glass Solutions, Inc. Method of making a mechanically stabilized radio frequency transmission line device
US11139582B2 (en) 2018-09-17 2021-10-05 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
US11594457B2 (en) 2018-12-28 2023-02-28 3D Glass Solutions, Inc. Heterogenous integration for RF, microwave and MM wave systems in photoactive glass substrates
US11270843B2 (en) 2018-12-28 2022-03-08 3D Glass Solutions, Inc. Annular capacitor RF, microwave and MM wave systems
US11962057B2 (en) 2019-04-05 2024-04-16 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
US11373908B2 (en) 2019-04-18 2022-06-28 3D Glass Solutions, Inc. High efficiency die dicing and release
US11908617B2 (en) 2020-04-17 2024-02-20 3D Glass Solutions, Inc. Broadband induction

Similar Documents

Publication Publication Date Title
KR100941691B1 (ko) 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩
JP4992158B2 (ja) ３次元アルミニウムパッケージモジュール及びその製造方法
KR100653294B1 (ko) 반도체 장치 및 그 제조 방법
JP4694305B2 (ja) 半導体ウエハの製造方法
TWI413461B (zh) 佈線板之製造方法
TWI566351B (zh) 半導體裝置及其製作方法
JP2000216547A (ja) チップキャリヤ基板
KR20140086375A (ko) 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
CN111682013A (zh) 一种用于射频微系统垂直互联的混合基通孔微同轴结构及其制作方法
US20060243482A1 (en) Circuit board structure and method for fabricating the same
JP5385452B2 (ja) 半導体装置の製造方法
TWM521177U (zh) 超微間距測試介面板
WO2024120422A1 (zh) 具有转接板功能的新型封装基板及其制作方法
CN115866936B (zh) 一种采用厚薄膜工艺实现多层电路板的方法
TWI606770B (zh) 超微間距測試介面板及其製造方法
JP4323137B2 (ja) 基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法
KR20110023343A (ko) 프로브 카드용 스페이스 트랜스포머의 재생방법
KR20110020098A (ko) 프로브 카드용 스페이스 트랜스포머 및 그 제조방법
KR20040023773A (ko) 도체 배선 패턴의 형성 방법
US20060162955A1 (en) Test card assembly
US20080003819A1 (en) Laser isolation of metal over alumina underlayer and structures formed thereby
CN108054137B (zh) 金属互连结构及其制作方法
JP5980554B2 (ja) 電気的接続部材、検査方法及び電気的接続部材の製造方法
JPH0736468B2 (ja) 導電性転写部材
TWI607678B (zh) 中介層結構及其製作方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150203

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160203

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee