JP2007214587A - 半導体アセンブリ - Google Patents

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玖星 金
Togen Cho
東鉉 張
Min-Young Son
敏榮 孫
Shiin Kyo
姜　思尹
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Abstract

【課題】半田接続部等の接続信頼性を改善することができる半導体アセンブリを提供する。
【解決手段】熱応力吸収インターフェイス構造体２０は、第１端部３２、第２端部３４及び側部を有する伸長形状の導電性バンプパッド３０を備えている。熱サイクリングの際、第２端部３４が下降運動をすると第１端部３２が上昇運動をし、第２端部３４が上昇運動をすると第１端部３２が下降運動をする。これにより、熱サイクリング時に発生する応力による上下運動が吸収され、応力の発生を吸収または開放することができる。
【選択図】図１

Description

本発明は、一般に、半導体製造技術分野に関し、より具体的には、接続信頼性が改善された半導体アセンブリに関する。
新たな世代の電子製品に適するパッケージに対する耐えざる要求に応ずるため、最も信頼性に優れ、且つ低コストで、小型の高性能パッケージを製造しようとする努力が継続されている。このような要求は、例えば、多数の入出力（Ｉ／Ｏ）だけでなく、全体部品が占める面積及び伝達遅延を低減することである。
最近、このような要求を満足するため、ウェーハレベルパッケージが開発された。ウェーハレベルパッケージは、リードが周辺に配置されたパッケージとは異なり、外部リードの代わりに半導体チップの面に外部端子がアレー形態で配置される。これにより、半導体チップからパッケージＩ／Ｏまでの信号経路が短くなり、素子の電気的性能が向上する。また、素子が印刷回路基板や他の基板に装着された時に占める面積がチップのサイズと同一であるため、ウェーハレベルパッケージのサイズは非常に小さくなる。
このため、ほぼ大部分のウェーハレベルパッケージは、パッケージを印刷回路基板に連結するための金属半田ボールを面配列方式で配置して使用している。
しかしながら、印刷回路基板と半導体チップの熱膨張係数が大きく異なるため、もし弾性がほとんどない金属半田ボールだけを使用して半導体チップを基板と接続すると、ストレイン(strain)が半田ボールに吸収されて、印刷回路基板に対するチップの熱膨張係数の差異による機械的ストレスが半田ボールのクラックや不良を引き起こすおそれがあり、半田接続部の信頼性が低下する。
すなわち、使用時にチップが加熱されると、チップおよび基板は膨張し、熱が除去されると、チップおよび基板は収縮する。これは、チップおよび基板が相異する速度と時間で膨張・収縮するという点から、チップと基板との間の接続部、すなわち半田ボールにストレスを与える。
これらの不具合を避けるためにいろいろの試みがなされたが、成功しなかった。また、チップのサイズが大きくなると、チップ周辺部の残留応力又は変位がチップ中央部に比べて非常に増加する。
その結果、従来の構造では、半田ボールパッドの側部、特にチップの縁部において金属接続部の断線や半田クラックを防止することが足りないことを経験的に知ることになった。
従って、本発明では、接続信頼性、特にチップと基板との間の接続信頼性が改善された新たなタイプのウェーハレベルパッケージ及びその製造方法を提供する。
本発明によると、ウェーハレベルパッケージの接続信頼性（例えば、半田接合部の信頼性）を改善するためのウェーハレベルパッケージ用熱応力吸収インタフェース構造体及びその製造方法が提供される。
本発明の一様態によると、半導体集積回路チップと表面実装型構造体との間の熱応力吸収インタフェース構造体は、第１長手型端部、第２長手型端部及び側部を有する伸長形状の導電性バンプパッドを備えている。前記熱応力吸収インタフェース構造体は、熱サイクリングの際、前記第２長手型端部が下降運動をする時、前記第１長手型端部が上昇運動をするようにし、前記第２長手型端部が上昇運動をする時、前記第１長手側端部が下降運動をするようにする移動手段を含む。前記移動手段は中心軸を有し、上下の運動は中心軸を中心に対称である。前記熱応力吸収インタフェース構造体は、パッド上に形成された導電性バンプパッドを含んでいる。
本発明の他の態様によると、ウェーハレベルパッケージを製造する方法が提供される。本発明による方法は、複数の半導体チップと、複数の切断線とを含む半導体ウェーハを提供する段階を含む。各々の半導体チップは、複数のチップパッドにパッシベーション層を含む。次いで、多層構造の熱応力吸収支持構造体を形成し、その上に第１導電性パターン層を形成する。第１導電性パターン層上に第１絶縁パターン層を形成する。ここで、第１絶縁パターン層は、開放部を含む。開放部は、第１導電性パターン層の一部を露出させる。次いで、第１導電性パターン層の露出された部分の上に導電性バンプを配置する。終わりに、半導体ウェーハを半導体チップに分離して、ウェーハレベルパッケージを完成する。
前記多層構造体は、第１ポリマー層とこの第１ポリマー層を覆う第２ポリマー層とを含むことが好ましい。第１長手型端部と第２長手型端部間の側部から延設される接続線を含むパッド及び第１ポリマー層と第２ポリマー層は、互いに協同して、熱サイクリングの際、導電性パッドが前記中心軸を中心に上下運動をするようにすると共に、中心軸に対して対称なパッドの上下運動に対応して、前記第１ポリマー層と第２ポリマー層とが弾性変形するようにする。これにより、熱サイクリング時に発生する熱応力を吸収または除去することができる。
上述した本発明の特徴により、ウェーハレベルパッケージの信頼性が大きく向上する。例えば、熱サイクリングの際に生ずる熱応力は、導電性バンプとその下部の構造体間の接合部（物理的な接続部）を破損することなく、効果的に吸収または除去することができる。
本発明の好ましい実施例によると、半導体チップと支持構造体の間に新規の熱応力吸収インタフェース構造体を有し、接続部の信頼性が改善されたウェーハレベルパッケージを製造することが可能である。
以下、本発明を完全に理解することができるように、いろいろの具体例により説明する。しかしながら、本発明が属する技術分野において通常の知識を有する者なら、具体例によらずに本発明を実施することができる。下記の例で、既に知られた工程段階と、素子の構造及び技術については詳細な説明をしない。同一の図面符号は、図面の同一又は対応要素を示す。
本発明による熱応力吸収インタフェース構造体２０の好ましい実施例は、図１から図３を参照することにより、最もよく理解することができる。説明を簡略化するため、図１から図３に示した各々の要素をその位置関係で説明する。しかしながら、本発明が属する技術分野において通常の知識を有する者なら、本発明がこの位置関係に限定されない事実と、この位置関係は反対に（例えば、上下逆転）することができる事実を理解することができ、これは、本発明の思想と範囲を逸脱しない。
図１から図３を参照すると、本発明の実施例で、熱応力吸収インタフェース構造体２０は、半導体集積回路チップ２２と表面実装型構造体２４との間に配置される。表面実装型構造体２４は、一般的な印刷回路基板や半導体集積回路チップ２２が実装されることができる基板型製品である。
熱応力吸収インタフェース構造体２０は、図１に示すように、略プレーナ状多層構造体を有することが好ましい。より具体的に説明すると、多層構造体２０は、露出面を有する第１ポリマー層２６と、露出された第１ポリマー層２６を覆う第２ポリマー層２８とを含む。第１ポリマー層２６は、伸長形状、好ましくは、図２の点線３１で示すように楕円形状である。
本発明の他の様態によると、第２ポリマー層２８は、第１ポリマー層２６の露出面のほぼ全面上に形成されているので、熱サイクリングの際、熱応力を効果的に吸収することができる。
多層構造体２０の少なくとも２つの層は、互いに異なる弾性係数を有することが好ましい。例えば、第１ポリマー層２６は、弾性係数が約５〜２００ＭＰａの材料より構成され、第２ポリマー層２８は、弾性係数が約１〜２０ＧＰａの材料より構成される。第１ポリマー層は、弾性体又は低弾性係数ポリマーであり、この弾性体は、ポリシロキサン又はその等価物である。
第１ポリマー層は、厚さが約５〜３５μｍである。また、本発明の一実施例によると、第２ポリマー層は、ポリイミドを含み、厚さが約２〜５０μｍである。
図２を参照すると、熱応力吸収インタフェース構造体２０は、伸長形状の導電性バンプパッド３０と側部３６とを含み、バンプパッド３０は第１長手型端部３２（以下、第１端部）と、第２長手型端部３４（以下、第２端部）を有する。導電性バンプ２１は、楕円型又はこれと類似な形態の伸長形状のバンプパッド３０上に形成される。伸長形状のバンプパッド３０は、側部３６から延設する接続線３８をさらに含む。接続線３８は、第１端部３２と第２端部３４の中間に中心軸２５に沿って配置される。ここで、第１ポリマー層とパッドの面積比は、約１.１：１.０である。この比を１：１にすると、製造工程を簡単にすることができるので、好ましい。
本発明の概念を図３に示す。上述した形状を有する熱応力吸収インタフェース構造体２０は、熱サイクリング（チップの動作中又は信頼性検査の途中にチップを加熱し冷却させるサイクリング）により前記伸長形状のバンプパッド３０の第２端部３４が下方に移動する時は、伸長形状のバンプパッド３０の第１端部３２が上方に移動し、第２端部３４が上方に移動する時は、第１端部３２が下方に移動するようにする。熱応力吸収構造体２０は、中心軸２５を有し、この軸を中心に上下運動ができる。本発明では、伸長形状のパッド３０の上下運動は、中心軸２５を基準に対称をなすので、熱応力を効果的に吸収し除去することができ、物理的接続部（半田−基板接合部又は半田−パッド接合部を含む）に沿ってすべりが生じ、熱サイクリングの際、接合部が破壊されることを防止する。
図３において、中心軸２５を特定地点として表示したが、これに限定されるものではない。他の地点を中心軸にしても、本発明が目的とする伸長形状のバンプ３０の上下運動が可能である。
本発明の好ましい実施例によると、上述した第１端部３２と第２端部３４の間に配置される接続線３８を含むインタフェース構造体２０（以下、多層構造体）と、第１ポリマー層２６及び第２ポリマー層２８は、接続線が延設する前記中心軸２５を中心に前記伸長形状のバンプパッド３０が上下運動をするようにする。また、このようなインタフェース構造体により、第１ポリマー２６、第２ポリマー２８は、熱サイクリング際に、前記伸長形状のバンプパッド３０の中心軸２５に対する上下運動に対応してこれを収容するように弾性変形する。
その結果、熱サイクリング時に発生した熱応力は、図３に示すように、相当分吸収されるか除去される。多層構造体２０の代わりに、単層構造体を使用すると、多層構造体２０である時に生ずる中心軸２５に対する上下運動が十分に発生しなく、従って半田接合部の不良が生ずる。本発明の好ましい実施例による多層構造体２０は、このような上下運動が生ずることを可能にし、接合部に加えられる熱機械応力を低減させる。特に、第１ポリマー層材料の弾性係数が第２ポリマー層材料の弾性係数より２０倍小さい場合、多層構造体２０は、他の場合に比べて一層優れた応力吸収特性を示す。
これに加えて、本願発明の効果及び利点を説明する。半田接合部が不良前に経験するせん断応力−ストレインサイクルの数は、半田−基板接合部に対する損傷と関係があることは既に知られた事実である("Energy-Based Methodology for the Fatigue Life Prediction of Solder Materials，" IEEE Transactions On Components， Hybrids， and Manufacturing Technology， Vol. １６， No. ３， pp.３１７， １９９３参照)。損傷関数は、せん断応力とせん断ストレインの積、すなわち可塑性変形サイクルで半田に加えられたワークと定義される。サイクリングが繰り返されると、損傷が累積され接合部に不良が生ずる。せん断ストレインを低減すると、半田損傷が減少し、半田接合部の寿命が延長する。せん断応力を低減すると、せん断ストレインが減少する。
このような点に基づいて、伸長形状のバンプパッド３０の上下運動と、このパッドの上下運動を収容する第１ポリマー層２６及び第２ポリマー層２８の熱サイクリングに対する弾性変形は、中心軸２５を基準に対称であり、導電性バンプ２１は、表面実装型構造体２４の面に対してほぼ垂直関係を維持すると同時に、半田と基板間の接合部又は半田とパッド間の接合部のようないろいろの接合部に沿ってすべりや破断が生じない。
従って、本発明の実施例によると、前記いろいろな接合部に加えられるストレスは、非常に低減するか解消される。これにより、本発明によると、接続信頼性が大きく改善する。
これにより、本発明が属する技術分野において通常の知識を有する者は、中心軸を軸にしてバンプパッド３０を上下運動させ、且つ導電性バンプ２１を表面実装型構造体２４に対して、接合部を破壊することなく、ほぼ垂直関係を維持するため、略プレーナ状多層構造体２０の代わりに他の手段を本発明に適用することができることがわかるだろう。
また、本実施例において、パッド３０の上下運動により生ずるパッド３０上の波形運動は、ねじれだけを発生させる。すなわち、中心軸２５に対する接続線３８の方向や位置のため、接続線３８に圧力や引長力がほとんど生じない。言い換えれば、伸長形状のバンプパッド３０の上下運動は、接続線３８の方向に沿って軸運動する中心軸２５に基づくので、接続線３８の破損を一層低減することができる。接続線３８は、伸長形状のパッド３０の中心から出発するので、伸長形状のパッド３０の中間部分や中央部分は、熱サイクリングによる伸長形状のバンプパッド３０の波形運動の際にほとんど変位が生じない。
本実施例による半導体インタフェース構造体は、長軸３３と短軸３５を有する伸長形状の導電性バンプパッド３０と、支持構造体２６とを有する。支持構造体２６は、断面がドーム形状のものであるか、又は上面が平坦で且つドーム形状の端部を有するものである。図２及び図８を参照すると、パッド３０とその下部の支持構造体２６は、熱サイクリングの際、短軸３５を中心に揺動する構造よりなっているので、熱膨張係数の不一致によるストレスを緩和することができる。
ドーム形状の支持構造体２６上にポリマー層２８を覆うように支持構造体を実現することもできる。支持構造体２６が弾性体を含み、ポリマー層２８がポリイミドを含むことが好ましい。図８を参照すると、上述した実施例と同様に、パッド３０は、上面から見て楕円型であり、パッド３０は、その中央から短軸３５に沿って延設する接続線３８を有する。
図４から図１４は、本発明の好ましい実施例により熱応力吸収構造体を含むウェーハレベルパッケージを製造する方法を説明するための図である。工程段階のうち、通常的な段階であるか、既に知られた段階である場合は、説明を簡単にするため、その詳細を省略する。
図４に示すように、ウェーハレベルパッケージを製造するため、複数の半導体集積回路チップ２２と、このチップ２２間に切断線４４とを有する半導体ウェーハ４０を用意する。
図５に示すように、半導体ウェーハ４０上に、従来の技術を利用して複数の半導体チップパッド５４を露出させるパッシベーション層パターン５２を形成する。パッシベーション層パターンは、窒化シリコンのような通常の材料より形成することができる。
その後、図６に示すように、本発明の一実施例により前記パッシベーション層５２上にソフト硬化、露光、現像及びハード硬化のような従来の技術を用いて第２絶縁パターン層６２を形成する。このような第２絶縁パターン層６２は、ポリイミドのようなポリマーより形成される。第２絶縁層６２の厚さは、約２〜５０μｍであることが好ましい。
図７を参照すると、第２絶縁パターン層６２上に第２導電性パターン層７２を再配線金属化（rerouting metallization）で形成する。再配線金属化は、通常銅やアルミニウムを含み、チップパッド５４を面配列構造体で再配置するため形成される。第２導電性パターン層７２の厚さは、約１〜２０μｍであることが好ましい。第２導電性パターン層７２は、図９に示すように、メッシュパターン金属層７１を含み、第２導電性パターン層７２と第２ポリマー層２８（前記第２導電性パターン層上に形成されるべき層）間の接着力と、インタフェース及びキャパシタンスを改善することが好ましい。第２導電性パターン層７２は、Ｃｒ、Ｔｉ、ＴｉＮ、ＴａＮ又はＷＮのような材料で覆われた銅よりなるコア層により形成することが好ましい。これと異なり、第２導電性パターン層は、アルミニウム、ニッケル、銀、銅、銅合金、アルミニウム合金やニッケル合金のような材料で形成することもできる。
次に、図８から図１０を参照すると、多層構造体２７は、図１に示した熱応力吸収インタフェース構造体２０を製造するため、第１ポリマー層２６及び第２ポリマー層２８を含む。多層構造体２７は、本発明の好ましい実施例による最終構造上に形成される。多層構造体２７は、信頼性検査や実際検査の際、ウェーハレベルパッケージの接合部又は接続線に加えられる熱機械的損傷と外部衝撃から半導体チップ２２を保護する。第２導電性パターン層７２上に第１ポリマー層２６を形成し、第１ポリマー層２６を第２ポリマー層２８で覆うことにより、前記多層構造体２７を形成することが好ましい。第１ポリマー層２６は、従来の技術、例えば、スピンコート後エッチング技術を利用するか、スクリン印刷技術を利用して製造することができる。
このよう段階を進行した後、図９に示すように、上面から見てほぼ楕円形状で、断面形状がドーム形状又はこれと類似する形状を有する第１ポリマー層２６を形成することができる。
次いで、図１１及び図１２に示すように、第１ポリマー層２６と第２ポリマー層２８とよりなる多層構造体２７上に、第１導電性パターン層１０２を形成して、信号線２９と導電性バンプバッド３０を形成する。
本発明の他の様態によると、この段階で、第１端部３２と第２端部３４を有する伸長形状の導電性バンプパッド３０を形成することができる。ここで、前記パッド３０は、図２に示すように、第１端部３２と第２端部３４の中間に位置する側部３６から延設する接続部３８を含む。
第１導電性パターン層１０２は、Ｃｒ/Ｃｕ/Ｃｕ/Ｎｉを含むことが好ましい。これと異なり、第１導電性パターン層をアルミニウム、ニッケル、銅、銀、銅合金、アルミニウム合金やニッケル合金より形成することができる。また、第１導電性パターン層は、厚さが１〜２０μｍであることが好ましい。第１導電性パターン層１０２は、エッチングと、スパッタ、蒸着又は無電解メッキ中の１つとを組み合わせて形成される。
また、図１２に示すように、熱膨張係数の不一致による屈曲をより良好に収容するように、複数の導電性バンプ３０をほぼ放射状に配置する。ここで、バンプ下部の金属（図示せず）は、各々伸長形状の金属パッド３０上に形成することができる。
さらに図１３に戻り、第１絶縁パターン層１１２は、第１導電性パターン層１０２上に形成され、第１絶縁パターン層１１２は、開口部１１４を有する。この開口部１１４は、第１導電性パターン層１０２の導電性バンプ２１が実装されるべき部分を露出させる。
次いで、図１４に示すように、第１導電性パターン層１０２の露出された部分に導電性バンプ２１を形成する。導電性バンプ２１は、従来の半田ボールであってもよい。または、金線スタドバンプ（gold wire stud bump）、無電解ニッケル／金メッキバンプのような金属バンプや導電性ポリマーバンプを使用することができる。
最終的に、ウェーハを図４に示す切断線４４に沿って各々の半導体チッブに分離して、ウェーハレベルパッケージを完成する。
本実施例において、多層構造体２７の第１ポリマー層２６は、図９に示すように、物理的に互いに分離されていて、各々の多層構造体２７が個別的に変形されて該当パッドの運動を収容しながらも、互いに干渉しない。
図４から図１４では、再配線金属化のため、第２導電性パターン層７２を形成することについて説明したが、必要な場合、このような第２導電性パターン層７２を形成しなくても実現することができる。
（発明の効果）
本発明により製造された熱応力吸収インタフェース構造体を有するウェーハレベルパッケージは、上述したように、接続部の信頼性が非常に改善される。また、本発明によるインタフェース構造体は、ウェーハレベルパッケージを回路基板に実装する時や長期間使用時に、いろいろの接合部に加えられる熱応力のような各種ストレスを吸収するか放出する。従って、ウェーハレベルパッケージの寿命が増え、このようなウェーハレベルパッケージを使用する電子製品、例えば携帯電話の寿命も延長する。
本発明は、本発明の技術的思想から逸脱することなく、他の種々の形態で実施することができる。前述の実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例のみに限定して狭義に解釈されるべきものではなく、本発明の精神と特許請求の範囲内で、いろいろと変更して実施することができるものである。
本発明の一実施例による熱応力吸収インタフェース構造体を示す断面図である。 本発明の一実施例による熱応力吸収インタフェースのバンプパッドおよび延設される接続線を示す平面図である。 本発明の一実施例による熱応力吸収インタフェース構造体の断面図であって、いろいろの熱サイクリングの段階、すなわち加熱段階と冷却段階とで熱応力を吸収するためのパッドの上下運動を示す図である。 本発明の一実施例による熱応力吸収インタフェース構造体を有し半導体集積回路チップおよび切断線が含まれる半導体ウェーハを示す平面図である。 本発明の一実施例による熱応力吸収インタフェース構造体において、チップパッドを露出させるパッシベーション層を形成した半導体基板を示す部分断面図である。 図５に示したパッシベーション層上に第１ポリマーパターン層が形成された状態を示す断面図である。 本発明の一実施例による熱応力吸収インタフェース構造体において、チップパッドと導電性バンプパッドとを電気的に連結する接地金属層を含む金属パターン層を示す断面図である。 本発明の一実施例による熱応力吸収インタフェース構造体を示す図であって、第１ポリマー層を示す断面図である。 図８に示す熱応力インタフェース構造体の平面図である。 図８に示した第１ポリマー層上に形成される第２ポリマー層を示す断面図である。 本発明の一実施例による熱応力インタフェース構造体を示す図であって、接続線および導電性バンプを形成するための他の金属パターン層を示す断面図である。 図１１の平面図である。 図１１および図１２の誘電体パターン層を示す断面図である。 本発明の一実施例による熱応力インタフェース構造体において、導電性バンプパッド上に形成される導電性バンプを示す断面図である。
符号の説明
２０：熱応力吸収インタフェース構造体、２１：導電性バンプ、２２：半導体集積回路チップ、２４：表面実装型構造体、２５：中心軸、２６：第１ポリマー層、２８：第２ポリマー層、３０：導電性バンプパッド、３２：第１端部、３３：長軸、３４：第２端部、３５：短軸、３６：側部、３８：接続線、４０：半導体ウェーハ、４４：切断線、５２：パッシベーション層、５４：半導体チップパッド、６２：第２絶縁パターン層、７１：メッシュパターン金属層、７２：第２導電性パターン層、１０２：第１導電性パターン層、１１２：第１絶縁パターン層

Claims (15)

  1. 複数のチップパッド及びパッシベーション層を含む半導体集積回路チップと、
    第１長手型端部及び第２長手型端部を各々有する複数の伸長形状の導電性のバンプパッドと、
    前記バンプパッドの下部に各々配置され中心軸を有する複数の多層熱応力吸収構造体とを備え、
    前記バンプパッドは、それぞれ前記第１長手型端部と前記第２長手型端部との間で側部から延設され前記チップに電気的に連結されている接続部を有することを特徴とする半導体アセンブリ。
  2. 前記バンプパッドの上に導電性バンプをさらに備え、前記導電性バンプは表面実装型構造体の上に実装されていることを特徴とする請求項１に記載の半導体アセンブリ。
  3. 前記多層熱応力吸収構造体は、それぞれ第１ポリマー層と前記第１ポリマー層を覆う第２ポリマー層とを有することを特徴とする請求項１に記載の半導体アセンブリ。
  4. 前記接続線を含むパッド、前記第１ポリマー層および前記第２ポリマー層は、互いに協同して、熱サイクリングの際、前記パッドの第２長手型端部が下降運動するとき前記第１長手型端部は上昇移動され、前記第２長手型端部が上昇運動するとき前記第２長手型端部は下降移動され、前記第１ポリマー層および前記第２ポリマー層は弾性変形することにより熱サイクリングによる前記パッドの上下運動が吸収され、熱サイクリング時に発生する熱応力が吸収されることを特徴とする請求項３に記載の半導体アセンブリ。
  5. 前記多層熱応力吸収構造体は、対応するパッドの運動を干渉することなく吸収するように、物理的に互いに分離され、互いに個別的に変形することを特徴とする請求項４に記載の半導体アセンブリ。
  6. 前記パッドは、ほぼ放射状に配置されていることを特徴とする請求項１に記載の半導体アセンブリ。
  7. 前記多層熱応力吸収構造体の下部に配置されるメッシュパターンをさらに備えることを特徴とする請求項１に記載の半導体アセンブリ。
  8. 前記バンプパッドの上にはそれぞれ配置されるアンダバンプヤ金をさらに備えることを特徴とする請求項１に記載の半導体アセンブリ。
  9. 前記第１ポリマー層は、弾性体を有することを特徴とする請求項１に記載の半導体アセンブリ。
  10. 前記第２ポリマー層は、ポリイミド層を有することを特徴とする請求項１に記載の半導体アセンブリ。
  11. 前記第１ポリマー層は、ほぼ楕円形状に形成されることを特徴とする請求項１に記載の半導体アセンブリ。
  12. 前記バンプパッドは、平面形状が楕円形状であることを特徴とする請求項１に記載の半導体アセンブリ。
  13. ウェーハレベルパッケージであることを特徴とする請求項１に記載の半導体アセンブリ。
  14. 前記接続線を有する導電性バンプパッドは、Ｃｒ／Ｃｕ／Ｃｕ／Ｎｉからなることを特徴とする請求項１に記載の半導体アセンブリ。
  15. 前記バンプパッドは、厚さが１〜２０μｍであることを特徴とする請求項１４に記載の半導体アセンブリ。
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Publication number Priority date Publication date Assignee Title
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same
KR100352236B1 (ko) * 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
DE10135308B4 (de) * 2001-07-19 2006-01-12 Infineon Technologies Ag Elektronisches Bauelement und entsprechendes Herstellungsverfahren
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
DE10301934A1 (de) * 2003-01-20 2004-07-29 Epcos Ag Elektrisches Bauelement mit verringerter Substratfläche
US20090014897A1 (en) * 2003-05-15 2009-01-15 Kumamoto Technology & Industry Foundation Semiconductor chip package and method of manufacturing the same
JP2004363573A (ja) * 2003-05-15 2004-12-24 Kumamoto Technology & Industry Foundation 半導体チップ実装体およびその製造方法
DE10323007B4 (de) 2003-05-21 2005-10-20 Infineon Technologies Ag Halbleiteranordnung
KR100617032B1 (ko) * 2003-05-30 2006-08-30 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP3678239B2 (ja) * 2003-06-30 2005-08-03 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
US7049216B2 (en) * 2003-10-14 2006-05-23 Unitive International Limited Methods of providing solder structures for out plane connections
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US7362218B2 (en) * 2004-01-20 2008-04-22 Schrader Bridgeport International, Inc. Motion detection using a shock sensor in a remote tire pressure monitoring system
US8039935B2 (en) * 2004-01-29 2011-10-18 Industrial Technology Research Institute Wafer level chip scale packaging structure and method of fabricating the same
DE102004028572B4 (de) * 2004-06-15 2008-08-14 Qimonda Ag Umverdrahtungseinrichtung für elektronische Bauelemente
JP2006128567A (ja) * 2004-11-01 2006-05-18 Three M Innovative Properties Co 半導体パッケージのプリント配線板への接続方法
JP4778444B2 (ja) * 2004-11-25 2011-09-21 日本電気株式会社 半導体装置及びその製造方法、配線基板及びその製造方法、半導体パッケージ並びに電子機器
US7999379B2 (en) 2005-02-25 2011-08-16 Tessera, Inc. Microelectronic assemblies having compliancy
JP4654790B2 (ja) * 2005-06-20 2011-03-23 セイコーエプソン株式会社 半導体装置及びその製造方法
KR100699892B1 (ko) * 2006-01-20 2007-03-28 삼성전자주식회사 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판
US7932615B2 (en) 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
JP2007288755A (ja) * 2006-04-14 2007-11-01 Optopac Co Ltd カメラモジュール
JP4818005B2 (ja) * 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100833209B1 (ko) 2006-11-28 2008-05-28 삼성전자주식회사 열팽창에 의한 미스매치를 해결할 수 있는 원주형 회전결합체 및 이를 포함하는 반도체 소자
GB2444775B (en) * 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US7926650B2 (en) * 2007-03-21 2011-04-19 Angstrom Power Incorporated Interface for flexible fluid enclosures
US8133629B2 (en) 2007-03-21 2012-03-13 SOCIéTé BIC Fluidic distribution system and related methods
US8679694B2 (en) * 2007-03-21 2014-03-25 Societe Bic Fluidic control system and method of manufacture
JP5331371B2 (ja) * 2007-04-24 2013-10-30 パナソニック株式会社 電子部品パッケージ、回路基板、電子部品実装装置、およびそれらの接合部の検査方法
TWI353644B (en) * 2007-04-25 2011-12-01 Ind Tech Res Inst Wafer level packaging structure
US7868446B2 (en) * 2007-09-06 2011-01-11 Infineon Technologies Ag Semiconductor device and methods of manufacturing semiconductor devices
US8390107B2 (en) 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
KR101629859B1 (ko) * 2009-09-17 2016-06-14 코닌클리케 필립스 엔.브이. 전자 장치 및 광전자 장치
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
JP2012028492A (ja) * 2010-07-22 2012-02-09 Casio Comput Co Ltd 半導体装置及び半導体装置の製造方法
US9053943B2 (en) * 2011-06-24 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad design for improved routing and reduced package stress
US9728507B2 (en) * 2011-07-19 2017-08-08 Pfg Ip Llc Cap chip and reroute layer for stacked microelectronic module
US10109606B2 (en) 2011-10-27 2018-10-23 Global Circuit Innovations, Inc. Remapped packaged extracted die
US9870968B2 (en) 2011-10-27 2018-01-16 Global Circuit Innovations Incorporated Repackaged integrated circuit and assembly method
US10002846B2 (en) 2011-10-27 2018-06-19 Global Circuit Innovations Incorporated Method for remapping a packaged extracted die with 3D printed bond connections
US10177054B2 (en) 2011-10-27 2019-01-08 Global Circuit Innovations, Inc. Method for remapping a packaged extracted die
US10147660B2 (en) 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
US9966319B1 (en) 2011-10-27 2018-05-08 Global Circuit Innovations Incorporated Environmental hardening integrated circuit method and apparatus
US9935028B2 (en) 2013-03-05 2018-04-03 Global Circuit Innovations Incorporated Method and apparatus for printing integrated circuit bond connections
US10128161B2 (en) 2011-10-27 2018-11-13 Global Circuit Innovations, Inc. 3D printed hermetic package assembly and method
US9233835B2 (en) 2011-12-06 2016-01-12 Intel Corporation Shaped and oriented solder joints
US9564412B2 (en) 2011-12-06 2017-02-07 Intel Corporation Shaped and oriented solder joints
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
JP5720647B2 (ja) * 2012-09-03 2015-05-20 トヨタ自動車株式会社 半導体装置及びその製造方法
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
JP7078821B2 (ja) * 2017-04-28 2022-06-01 東北マイクロテック株式会社 固体撮像装置
TWI636533B (zh) 2017-09-15 2018-09-21 Industrial Technology Research Institute 半導體封裝結構
US10115645B1 (en) 2018-01-09 2018-10-30 Global Circuit Innovations, Inc. Repackaged reconditioned die method and assembly
US11476211B2 (en) * 2019-12-19 2022-10-18 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
US11508680B2 (en) 2020-11-13 2022-11-22 Global Circuit Innovations Inc. Solder ball application for singular die

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038839A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd フリツプチツプ型半導体装置
JPH07321247A (ja) * 1994-05-26 1995-12-08 Hitachi Ltd Ｂｇａ型半導体装置とそれを実装する基板
WO1998032170A1 (fr) * 1997-01-17 1998-07-23 Seiko Epson Corporation Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique
JPH1197827A (ja) * 1997-09-25 1999-04-09 Canon Inc プリント配線基板および電子部品が実装されたプリント配線基板
JPH11145199A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd 半導体装置
JP2000040715A (ja) * 1998-07-24 2000-02-08 Oki Electric Ind Co Ltd フリップチップ実装型半導体装置およびフリップチップ実装型半導体装置の製造方法
JP2000058713A (ja) * 1998-06-12 2000-02-25 Lg Semicon Co Ltd 半導体チップパッケ―ジ及びその製造方法
WO2000077844A1 (en) * 1999-06-15 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1473495A (en) * 1922-03-02 1923-11-06 Fred R Miller Sheet of music
US2157168A (en) * 1937-11-20 1939-05-09 Fine Philip Visual song interpreter
US4813129A (en) * 1987-06-19 1989-03-21 Hewlett-Packard Company Interconnect structure for PC boards and integrated circuits
US5852326A (en) 1990-09-24 1998-12-22 Tessera, Inc. Face-up semiconductor chip assembly
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JPH07115096A (ja) * 1993-10-18 1995-05-02 Fujitsu Ltd バンプ電極
JP3332654B2 (ja) 1995-05-12 2002-10-07 株式会社東芝 半導体装置用基板、半導体装置および半導体装置の製造方法
US6022763A (en) 1996-05-10 2000-02-08 Kabushiki Kaisha Toshiba Substrate for semiconductor device, semiconductor device using the same, and method for manufacture thereof
US5783764A (en) * 1996-06-04 1998-07-21 Amar; Jean-Claude Pianopics display and associated musical notation
US6075290A (en) * 1998-02-26 2000-06-13 National Semiconductor Corporation Surface mount die: wafer level chip-scale package and process for making the same
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6919515B2 (en) * 1998-05-27 2005-07-19 International Business Machines Corporation Stress accommodation in electronic device interconnect technology for millimeter contact locations
CA2301083A1 (en) * 1998-06-12 1999-12-16 Hitachi, Ltd. Semiconductor device and method for manufacturing the same
KR20000002962A (ko) * 1998-06-24 2000-01-15 윤종용 웨이퍼레벨의 칩스케일 패키지 및 그 제조방법
JP2000031191A (ja) * 1998-07-15 2000-01-28 Mitsui High Tec Inc 半導体装置
JP2978902B1 (ja) * 1998-08-13 1999-11-15 九州日本電気株式会社 Ｂｇａ型半導体装置とその製造方法
US6462414B1 (en) * 1999-03-05 2002-10-08 Altera Corporation Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad
JP2000323605A (ja) * 1999-05-10 2000-11-24 Hitachi Ltd 半導体装置とその製造方法、およびこれを用いた電子機器
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
US6518675B2 (en) * 2000-12-29 2003-02-11 Samsung Electronics Co., Ltd. Wafer level package and method for manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6038839A (ja) * 1983-08-12 1985-02-28 Hitachi Ltd フリツプチツプ型半導体装置
JPH07321247A (ja) * 1994-05-26 1995-12-08 Hitachi Ltd Ｂｇａ型半導体装置とそれを実装する基板
WO1998032170A1 (fr) * 1997-01-17 1998-07-23 Seiko Epson Corporation Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique
JPH1197827A (ja) * 1997-09-25 1999-04-09 Canon Inc プリント配線基板および電子部品が実装されたプリント配線基板
JPH11145199A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd 半導体装置
JP2000058713A (ja) * 1998-06-12 2000-02-25 Lg Semicon Co Ltd 半導体チップパッケ―ジ及びその製造方法
JP2000040715A (ja) * 1998-07-24 2000-02-08 Oki Electric Ind Co Ltd フリップチップ実装型半導体装置およびフリップチップ実装型半導体装置の製造方法
WO2000077844A1 (en) * 1999-06-15 2000-12-21 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package

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