CN107359139B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。半导体装置具有元件形成区域和在俯视时包围元件形成区域的保护环区域，具有：保护环，在最上部包含形成于保护环区域的保护环用最上层导电层；钝化膜，形成于保护环区域和元件形成区域；以及第1感光性有机绝缘膜，形成为覆盖钝化膜，在钝化膜的表面，在比保护环用最上层导电层靠元件形成区域侧即靠内周侧形成有阶梯部，而且钝化膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，第1感光性有机绝缘膜具有相比阶梯部位于外周侧的外周端缘，第1感光性有机绝缘膜的表面在比阶梯部靠内周侧低于保护环用最上层导电层正上方，外周端缘位于保护环用最上层导电层的正上方。

Description

半导体装置
本申请是国际申请日为2012年7月19日、国际申请号为PCT/JP2012/068282、国家申请号为201280074138.5、发明名称为“半导体装置”的发明专利申请的分案申请。
技术领域
本发明涉及半导体装置，例如涉及具有元件形成区域和在俯视时包围该元件形成区域的保护环区域的半导体装置。
背景技术
公知有形成以晶圆级进行封装所需的要素(再配线层和凸起电极)的裸芯片/倒装芯片安装用的芯片结构。这种芯片结构例如记载于日本特开2000-243754号公报(专利文献1)、日本特开2010-192867号公报(专利文献2)等中。
在上述两个公报中记载的芯片结构中，在成为电极焊盘的导电层上形成有钝化膜，在该钝化膜上形成有有机绝缘膜、再配线层、凸起电极等。
现有技术文献
专利文献
专利文献1：日本特开2000-243754号公报
专利文献2：日本特开2010-192867号公报
发明内容
发明要解决的课题
但是在以往的芯片结构中，钝化膜与形成在该钝化膜上的有机绝缘膜之间的密接性变差，有机绝缘膜容易从钝化膜脱落。
其他课题和新的特征通过本说明书的记载和附图而变得明确。
用于解决课题的手段
根据一种实施方式，与钝化膜相接地形成的第1感光性有机绝缘膜覆盖在通过最上层导电层而产生的钝化膜表面的阶梯部的整周上，而且在整周上具有相比阶梯部位于外周侧的外周端缘。
发明效果
根据上述一种实施方式，能够抑制第1感光性有机绝缘膜从钝化膜剥离。
附图说明
图1是概略地示出实施方式1的芯片状态的半导体装置的结构的俯视图。
图2是放大示出图1的芯片状态的半导体装置的俯视图。
图3是放大示出图2的区域R1的局部俯视图。
图4是放大图1的芯片状态的半导体装置的外周端缘附近而概略地示出的局部剖视图。
图5是进一步放大图4中的外周端缘附近而概略地示出的局部剖视图。
图6是与图5的剖面对应地示出实施方式1中的半导体装置的制造方法的第1工序的概略剖视图。
图7是与图5的剖面对应地示出实施方式1中的半导体装置的制造方法的第2工序的概略剖视图。
图8是与图5的剖面对应地示出实施方式1中的半导体装置的制造方法的第3工序的概略剖视图。
图9是与图5的剖面对应地示出实施方式1中的半导体装置的制造方法的第4工序的概略剖视图。
图10是与图5的剖面对应地示出实施方式1中的半导体装置的制造方法的第5工序的概略剖视图。
图11是概略地示出关联技术的半导体装置的结构的剖视图。
图12是示出在关联技术的半导体装置的制造方法中使第1感光性有机绝缘膜显影的工序的概略剖视图。
图13是示出在关联技术的半导体装置的制造方法中剥离了第1和第2感光性有机绝缘膜的样子的概略剖视图。
图14是概略地示出实施方式2的芯片状态的半导体装置的结构的俯视图。
图15是放大图14的芯片状态的半导体装置的外周端缘附近而概略地示出的局部剖视图。
图16是概略地示出实施方式3的芯片状态的半导体装置的结构的俯视图。
图17是放大图16的芯片状态的半导体装置的外周端缘附近而概略地示出的局部剖视图。
图18是概略地示出实施方式4的芯片状态的半导体装置的结构的俯视图。
图19是放大图18的芯片状态的半导体装置的外周端缘附近而概略地示出的局部剖视图。
图20是与图5的剖面对应地示出实施方式4中的半导体装置的制造方法的概略剖视图。
图21是概略地示出凸起电极位于焊盘用最上层导电层的正上方的结构的剖视图。
图22是概略地示出晶圆状态的半导体装置的结构的俯视图。
具体实施方式
以下，根据附图对实施方式进行说明。
(实施方式1)
参照图1，本实施方式的芯片状态的半导体装置SD在表面具有多个凸起电极BP。
参照图2和图3，在俯视时(从相对于半导体基板SB(图4、5)的表面正交的方向观察)，在半导体装置SD的表面的内周区域配置有元件形成区域，并且在最外周区域配置有划片区域。在该元件形成区域与划片区域之间，以包围元件形成区域的整周的方式配置有保护环区域。
在保护环区域的最外周侧以包围保护环的整周的方式配置有硅烷缝(silaneslit)SS。另外，上述多个凸起电极BP配置在元件形成区域内。
参照图4和图5，在例如由硅构成的半导体基板SB的表面形成有例如由STI(Shallow Trench Isolation，浅沟槽绝缘)或LOCOS(Local Oxidation of Silicon，硅的局部氧化)氧化膜构成的元件分离结构IR。在通过该元件分离结构IR而电分离的半导体基板SB的表面、且元件形成区域内，形成有例如MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管TRA等元件。
在该半导体基板SB的表面上交替地层叠有多层导电层CL的每个和多层层间绝缘层II的每个。该多层导电层CL的每个例如由包含Cu(铜)的材质构成，具有镶嵌结构。另外，多层层间绝缘层II的每个例如由氧化硅膜、低介电常数(Low-k)材料等构成。
在元件形成区域内形成有通过导电层CL构成的各种元件、多层配线结构INL等。另外，在保护环区域内通过多层导电层CL而构成保护环GR的一部分。构成该保护环GR的多层导电层CL的每个以在俯视时包围元件形成区域的整周的方式形成。另外，多层层间绝缘层II各自的表面被进行平坦化处理，成为比较平坦的表面。
在多层层间绝缘层II中的最上层的层间绝缘层II上，形成有由包含例如Al(铝)或Cu的材质构成的最上层导电层TCL。该最上层导电层TCL具有焊盘用最上层导电层TCL和保护环用最上层导电层TCL。
焊盘用最上层导电层TCL形成在元件形成区域内，且具有作为焊盘电极发挥功能的部分(焊盘部)。另外，保护环用最上层导电层TCL形成在保护环区域内，且构成保护环GR的一部分。焊盘用最上层导电层TCL和保护环用最上层导电层TCL是彼此从相同的层分离而形成的层。
保护环GR由多层导电层CL和保护环用最上层导电层TCL构成。该保护环GR主要用于防止湿气向元件形成区域内侵入，优选从半导体基板SB的表面延伸到最上层的层间绝缘层II上。如图2所示，保护环用最上层导电层TCL形成为，在俯视时包围元件形成区域的整周。
参照图4和图5，以覆盖焊盘用最上层导电层TCL和保护环用最上层导电层TCL的方式，在最上层的层间绝缘层II上形成有钝化膜PL。该钝化膜PL形成在元件形成区域、保护环区域以及划片区域的每个上。钝化膜PL由具有耐湿性的材质构成，例如由含有氮的绝缘膜单体或包括含有氮的绝缘膜的层压膜构成。具体地讲，钝化膜PL由p-SiN(等离子氮化硅膜)、p-SiON(等离子氮氧化硅膜)、p-SiN/p-SiO2(等离子氮化硅膜/等离子氧化硅膜)、p-SiON/p-SiO2(等离子氮氧化硅膜/等离子氧化硅膜)等构成。
在元件形成区域内，在焊盘用最上层导电层TCL上的钝化膜PL形成有到达焊盘用最上层导电层TCL的表面的开口部OP1。通过该开口部OP1，焊盘用最上层导电层TCL的表面的一部分从钝化膜PL露出。
在元件形成区域与保护环区域的边界附近，在钝化膜PL的表面形成有阶梯部TRE。该阶梯部TRE位于比保护环用最上层导电层TCL靠元件形成区域侧即靠内周侧。
通过该阶梯部TRE，比保护环用最上层导电层TCL靠内周侧的钝化膜PL的表面低于保护环用最上层导电层TCL的正上方的钝化膜PL的表面。即，如图5所示，从最上层的层间绝缘层II的表面观察时，比保护环用最上层导电层TCL靠内周侧的钝化膜PL的表面的高度H2低于保护环用最上层导电层TCL的正上方的钝化膜PL的表面的高度H1。
另外，在保护环用最上层导电层TCL的内周侧放置有焊盘用最上层导电层TCL的区域，在保护环用最上层导电层TCL与焊盘用最上层导电层TCL之间，在钝化膜PL的表面形成有槽TR。该槽TR的宽度(从半导体装置SD的内周侧朝向外周侧的方向的尺寸)例如为5μm，在0.5μm～50μm的情况下也相同。
在保护环区域的最外周侧形成有硅烷缝SS。该硅烷缝SS通过贯通钝化膜PL而到达最上层的层间绝缘层II的槽构成。硅烷缝SS形成为在图2所示的俯视时包围保护环GR的整周。硅烷缝SS用于在通过切割将半导体晶圆分离成半导体芯片时，防止在钝化膜PL内扩展的裂缝延伸到保护环GR内和元件形成区域内。
参照图4和图5，以与该钝化膜PL的表面直接相接的方式在钝化膜PL上形成有第1感光性有机绝缘膜PO1。该第1感光性有机绝缘膜PO1例如由聚酰亚胺构成。第1感光性有机绝缘膜PO1在图2所示的俯视时覆盖在槽TR上和阶梯部TRE的整周上，且在整周具有比阶梯部TRE位于外周侧的外周端缘ED1。
参照图4和图5，在第1感光性有机绝缘膜PO1上形成有到达焊盘用最上层导电层TCL的表面的开口部OP2。该开口部OP2形成为穿过开口部OP1的内部。通过开口部OP2，焊盘用最上层导电层TCL的表面的一部分从第1感光性有机绝缘膜PO1露出。
在第1感光性有机绝缘膜PO1上形成有再配线层RIL。该再配线层RIL穿过开口部OP2而与焊盘用最上层导电层TCL的焊盘部连接。再配线层RIL形成为从焊盘用最上层导电层TCL的焊盘部的正上方区域延伸到该正上方区域以外的其他区域。
该再配线层RIL具有与第1感光性有机绝缘膜PO1的表面相接而形成的势垒金属层BM和形成在势垒金属层BM上的导电层DCL。势垒金属层BM例如由包含Cr(铬)、Ti(钛)、TiN(氮化钛)、Ta(钽)、W(钨)、Mo(钼)等的一种、或它们的任意组合的材质构成。另外，导电层DCL例如由包含Cu的材质构成。
以覆盖再配线层RIL的方式在第1感光性有机绝缘膜PO1上形成有第2感光性有机绝缘膜PO2。该第2感光性有机绝缘膜PO2例如由聚酰亚胺构成。如图2所示，第2感光性有机绝缘膜PO2覆盖第1感光性有机绝缘膜PO1的外周端缘ED1的整周。该第2感光性有机绝缘膜PO2的外周端缘ED2在其整周上相比第1感光性有机绝缘膜PO1的外周端缘ED1位于外周侧。第1感光性有机绝缘膜PO1的外周端缘ED1和第2感光性有机绝缘膜PO2的外周端缘ED2双方位于保护环用最上层导电层TCL的正上方。
参照图4，在第2感光性有机绝缘膜PO2上形成有到达再配线层RIL的表面的开口部OP3。通过该开口部OP3，再配线层RIL的表面的一部分从第2感光性有机绝缘膜PO2露出。
在第2感光性有机绝缘膜PO2上以穿过开口部OP3而与再配线层RIL连接的方式形成有凸起电极BP。凸起电极BP穿过再配线层RIL而与焊盘用最上层导电层TCL电连接。凸起电极BP位于焊盘用最上层导电层TCL的焊盘部的正上方区域以外的其他区域的正上方。凸起电极BP例如具有Sn(锡)-xAg(银)-0.5Cu的合金组分。
在上述结构中最上层导电层TCL的厚度例如为1μm，在0.5μm～5μm下也同样。另外，钝化膜PL的厚度T1例如为1μm以下，第1感光性有机绝缘膜PO1的厚度T2例如为5μm，再配线层RIL的厚度T3例如为10μm，第2感光性有机绝缘膜PO2的厚度T4例如为5μm。
本实施方式的半导体装置例如为90nm逻辑产品。该产品中的多层导电层CL中下数第1层的导电层CL的线和空间(L/S)例如为130nm/130nm，多层导电层CL中的下数第2～5层的导电层CL的线和空间(L/S)例如为140nm/140nm。另外，多层导电层CL中的下数第6～7层的导电层CL(半全局配线)的线和空间(L/S)例如为280/280nm。另外，最上层导电层TCL的线宽(L)例如为2μm。
另外，在上述中对第1和第2感光性有机绝缘膜PO1、PO2双方的材质由聚酰亚胺构成的情况进行了说明，但是也可以是除此以外的感光性有机绝缘膜。另外，第1和第2感光性有机绝缘膜PO1、PO2可以是彼此相同的材质，另外也可以是不同的材质。
另外，图1所示的芯片状态的半导体装置SD是从图22所示的晶圆状态的半导体装置WF切出的。图22所示的晶圆状态的半导体装置WF具有配置成矩阵状的多个芯片区域CH(包含元件形成区域和保护环区域的区域)和位于该芯片区域CH之间的划片区域。该晶圆状态的半导体装置WF在划片区域处被切割，从而分离为图1所示的各个芯片状态的半导体装置SD。
如图4所示，该晶圆状态的半导体装置WF具有钝化膜PL、形成在该钝化膜PL上的第1和第2感光性有机绝缘膜PO1、PO2、再配线层RIL以及凸起电极BP。
另外，在图22中在一个芯片区域CH内示出的凸起电极BP的个数为9个，虽然与图1中的一个芯片状态的半导体装置SD内的凸起电极BP的个数不同，但是这仅是为了缩小图的尺寸而表示的，实际的个数是相同的。
接着使用图6～图10对本实施方式的制造方法进行说明。
参照图6和图7，准备例如由硅构成的晶圆状态的半导体基板SB。在该半导体基板SB的表面形成有例如由STI或LOCOS氧化膜构成的元件分离结构IR。在通过该元件分离结构IR电分离的半导体基板SB的表面例如形成有MOS晶体管(未图示)等元件。
之后，在半导体基板SB的表面交替地层叠多层层间绝缘层II的每个和多层导电层CL的每个。此时，上下的导电层CL也可以通过例如由W构成的插销等而彼此电连接。另外，下数第1层的导电层CL例如通过Cu的单镶嵌流程形成，下数第2层以后的导电层CL例如通过Cu的双镶嵌流程形成。
参照图8，在最上层的层间绝缘层II上形成例如由1μm的厚度的Al构成的最上层导电层TCL。该最上层导电层TCL例如通过照相制版技术和蚀刻技术成图。由此从相同的最上层导电层TCL彼此分离，而在保护环区域形成保护环用最上层导电层TCL，在元件形成区域形成焊盘用最上层导电层TCL等。
通过该保护环用最上层导电层TCL和多层导电层CL形成保护环GR。另外，保护环用最上层导电层TCL与多层导电层CL中的最上层的导电层CL之间通过例如由W构成的插销等连接。构成该保护环GR的多层导电层CL和保护环用最上层导电层TCL的每个形成为在俯视时包围元件形成区域的整周。
参照图9，以覆盖保护环用最上层导电层TCL、焊盘用最上层导电层TCL等的方式在最上层的层间绝缘层II上形成钝化膜PL。该钝化膜PL例如由600nm厚度的p-SiN形成。
在钝化膜PL的表面上，在比保护环用最上层导电层TCL靠元件形成区域侧即靠内周侧形成有阶梯部TRE。该阶梯部TRE沿着保护环用最上层导电层TCL的外形而形成且位于元件形成区域与保护环区域的边界附近。阶梯部TRE形成为在俯视时包围元件形成区域的整周。
由于该阶梯部TRE，比保护环用最上层导电层TCL靠内周侧的钝化膜PL的表面低于保护环用最上层导电层TCL的正上方的钝化膜PL的表面。
另外，在保护环用最上层导电层TCL的内周侧放置有焊盘用最上层导电层TCL的区域中，在保护环用最上层导电层TCL与焊盘用最上层导电层TCL之间的钝化膜PL的表面形成槽TR。该槽TR的宽度例如为5μm以下。
之后，通过通常的照相制版技术和蚀刻技术，在钝化膜PL上形成有硅烷缝SS、到达焊盘用最上层导电层TCL的开口部(未图示)等。该硅烷缝SS具有例如2μm的宽度，而且形成为在俯视时在保护环区域的最外周侧包围保护环GR的整周。
参照图10，在将例如由聚酰亚胺构成的第1感光性有机绝缘膜PO1以与钝化膜PL的表面直接接触的方式涂布之后，通过照相制版技术进行曝光、显影来成图。由此，第1感光性有机绝缘膜PO1形成为在图2所示的俯视时覆盖在槽TR上和阶梯部TRE的整周上，而且在整周上具有相比阶梯部TRE位于外周侧的外周端缘ED1。另外，在第1感光性有机绝缘膜PO1上形成有到达焊盘用最上层导电层TCL的表面的开口部(未图示)。另外，第1感光性有机绝缘膜PO1的厚度例如为5μm。
参照图4和图5，在第1感光性有机绝缘膜PO1上形成再配线层RIL。之后，以覆盖在再配线层RIL上的方式，将例如由聚酰亚胺构成的第2感光性有机绝缘膜PO2涂布在第1感光性有机绝缘膜PO1上之后，通过照相制版技术进行曝光、显影来成图。该第2感光性有机绝缘膜PO2的厚度例如为5μm。
第2感光性有机绝缘膜PO2形成为覆盖第1感光性有机绝缘膜PO1的外周端缘ED1整周，且第2感光性有机绝缘膜PO2的外周端缘ED2相比第1感光性有机绝缘膜PO1的外周端缘ED1位于外周侧。另外，在第2感光性有机绝缘膜PO2上形成到达再配线层RIL的开口部OP3。
之后，在第2感光性有机绝缘膜PO2上以穿过开口部OP3而与再配线层RIL连接的方式形成凸起电极BP。该凸起电极BP例如具有Sn-xAg-0.5Cu的合金组分。
由此形成具有图22所示的凸起电极BP的晶圆状态的半导体装置WF。之后，在划片区域对晶圆状态的半导体装置WF进行切割而使其分离，从而形成图1所示的芯片状态的半导体装置SD。
接着，关于本实施方式的作用效果，与图11～13所示的结构相比较而进行说明。
参照图11，在该结构中第1感光性有机绝缘膜PO1的外周端缘ED1的位置与图4和图5所示的本实施方式的结构不同。具体而言，在图11所示的结构中第1感光性有机绝缘膜PO1的外周端缘ED1位于凹部(槽TR)内，该凹部(槽TR)位于保护环用最上层导电层TCL的内周侧。即，第1感光性有机绝缘膜PO1的外周端缘ED1相比阶梯部TRE位于内周侧。
另外，除此以外的图11的结构与上述本实施方式的结构基本相同，因此对于相同的要素标以相同的标号并且不重复其说明。
在该图11的结构中，第1感光性有机绝缘膜PO1容易从钝化膜PL剥离。认为其理由如下。
参照图12，在显影结束之后去除在第1感光性有机绝缘膜PO1的显影时使用的显影液。该显影液的去除通过利用伴随着使晶圆旋转时的旋转的离心力使显影液向外周侧离散来进行。但是，当第1感光性有机绝缘膜PO1的外周端缘ED1位于阶梯部TRE的内周侧的凹部(槽TR)内时，因阶梯部TRE而妨碍显影液向外周侧离散。由此，显影液积聚在第1感光性有机绝缘膜PO1的外周端缘ED1与阶梯部TRE之间的凹部(槽TR)内。
积聚在该凹部(槽TR)内的显影液如图中箭头所示进入到钝化膜PL与第1感光性有机绝缘膜PO1之间的界面，使钝化膜PL与第1感光性有机绝缘膜PO1之间的密接性降低。由此，第1感光性有机绝缘膜PO1容易从钝化膜PL剥离。
另外，参照图13，在形成第2感光性有机绝缘膜PO2等之后，为了进行半导体基板SB的背面研磨而在第2感光性有机绝缘膜PO2上粘贴胶带。在去除该胶带时，因显影液而使钝化膜PL与第1感光性有机绝缘膜PO1之间的密接性降低，因此第1和第2感光性有机绝缘膜PO1、PO2从钝化膜PL剥离。
相对于此，在本实施方式中，在图2所示的俯视时第1感光性有机绝缘膜PO1覆盖在槽TR上和阶梯部TRE的整周上，而且在整周上具有相比阶梯部TRE位于外周侧的外周端缘ED1。因此，显影液不会积聚在阶梯部TRE的内周侧的凹部(槽TR)内。由此，也不存在因该显影液而使钝化膜PL与第1感光性有机绝缘膜PO1之间的密接性降低的情况。因此，能够抑制第1感光性有机绝缘膜PO1从钝化膜PL剥离的情况。
另外，在本实施方式中，在第1感光性有机绝缘膜PO1上形成第2感光性有机绝缘膜PO2，因此能够通过第2感光性有机绝缘膜PO2保护再配线层RIL。
另外，在本实施方式中，第2感光性有机绝缘膜PO2覆盖第1感光性有机绝缘膜PO1的外周端缘ED1，第2感光性有机绝缘膜PO2的外周端缘ED2相比第1感光性有机绝缘膜PO1的外周端缘ED1位于外周侧。由此，在第2感光性有机绝缘膜PO2的外周端缘ED2的外周部不存在如阶梯部TRE那样的阶梯部。因此，显影液不会积聚在第2感光性有机绝缘膜PO2的外周端缘ED2的附近。由此，不会因该显影液而使第2感光性有机绝缘膜PO2与钝化膜PL之间的密接性降低。
另外，在本实施方式中，凸起电极BP位于焊盘用最上层导电层TCL的正上方区域以外的其他区域的正上方。由此，凸起电极BP的配置自由度变高。
另外，在本实施方式中，保护环用最上层导电层TCL和焊盘用最上层导电层TCL由包含Al的材质构成。该Al比Cu更难氧化。因此，通过该包含Al的保护环用最上层导电层TCL覆盖在保护环GR的其他部分(多层导电层CL)上，从而能够抑制其他部分(多层导电层CL)的氧化。
(实施方式2)
参照图14和图15，本实施方式的结构与实施方式1的结构相比，不同点在于，第2感光性有机绝缘膜PO2的外周端缘ED2在其整周上相比第1感光性有机绝缘膜PO1的外周端缘ED1位于内周侧。因此，第2感光性有机绝缘膜PO2的外周端缘ED2在其整周上位于第1感光性有机绝缘膜PO1上。另外，第1感光性有机绝缘膜PO1的外周端缘ED1和第2感光性有机绝缘膜PO2的外周端缘ED2双方位于保护环用最上层导电层TCL的正上方。
另外，除此以外的本实施方式的结构与上述实施方式1的结构基本相同，因此对相同的要素标以相同的标号并且不重复其说明。
本实施方式的半导体装置的制造方法经过与图6～图10所示的实施方式1的工序相同的工序。之后，与实施方式1同样地形成再配线层RIL和第2感光性有机绝缘膜PO2。此时，如图14和图15所示，以第2感光性有机绝缘膜PO2的外周端缘ED2比第1感光性有机绝缘膜PO1的外周端缘ED1靠内周侧的方式形成第2感光性有机绝缘膜PO2。
另外，形成第2感光性有机绝缘膜PO2之后的工序也与实施方式1的制造方法基本相同，因此不重复其说明。
在本实施方式中，也能够得到与实施方式1基本相同的效果。
(实施方式3)
参照图16和图17，本实施方式的结构与实施方式1的结构相比，不同点在于，第2感光性有机绝缘膜PO2的外周端缘ED2在其整周上相比硅烷缝SS位于外周侧。因此，第2感光性有机绝缘膜PO2在硅烷缝SS的整周上埋入到硅烷缝SS内。
另外，除此以外的本实施方式的结构与上述实施方式1的结构基本相同，因此对相同的要素标以相同的标号并且不重复其说明。
本实施方式的半导体装置的制造方法经过与图6～图10所示的实施方式1的工序相同的工序。之后，与实施方式1同样地形成再配线层RIL和第2感光性有机绝缘膜PO2。此时，如图16和图17所示，以第2感光性有机绝缘膜PO2的外周端缘ED2比硅烷缝SS靠外周侧的方式形成第2感光性有机绝缘膜PO2。
另外，形成第2感光性有机绝缘膜PO2之后的工序与实施方式1的制造方法基本相同，因此不重复其说明。
在本实施方式中，也能够得到与实施方式1基本相同的效果。
另外，在对第2感光性有机绝缘膜PO2进行显影时存在显影液积聚在硅烷缝SS内的可能性。但是，在本实施方式中，该硅烷缝SS被第2感光性有机绝缘膜PO2埋入，因此能够防止在对第2感光性有机绝缘膜PO2进行显影时显影液积聚在硅烷缝SS内的情况。因此，能够防止因积聚在硅烷缝SS的显影液而使第2感光性有机绝缘膜PO2与钝化膜PL之间的密接性降低的情况。
(实施方式4)
参照图18和图19，本实施方式的结构与实施方式1的结构相比，不同点在于，第1感光性有机绝缘膜PO1的外周端缘ED1在其整周上相比第2感光性有机绝缘膜PO2的外周端缘ED2位于外周侧，而且相比硅烷缝SS位于外周侧。因此，第1感光性有机绝缘膜PO1在硅烷缝SS的整周上埋入到硅烷缝SS内。
另外，除此以外的本实施方式的结构与上述实施方式1的结构基本相同，因此对于相同的要素标以相同的标号并且不重复其说明。
本实施方式的半导体装置的制造方法经过与图6～图9所示的实施方式1的工序相同的工序。之后，参照图20，第1感光性有机绝缘膜PO1形成为在其整周上具有相比硅烷缝SS位于外周侧的外周端缘ED1。另外，在第1感光性有机绝缘膜PO1上形成到达焊盘用最上层导电层TCL的表面的开口部(未图示)。之后，与实施方式1同样地形成第2感光性有机绝缘膜PO2、再配线层RIL以及第2感光性有机绝缘膜PO2。
另外，形成第2感光性有机绝缘膜PO2之后的工序也与实施方式1的制造方法基本相同，因此不重复其说明。
在本实施方式中，也能够得到与实施方式1基本相同的效果。
另外，在对第1和第2感光性有机绝缘膜PO1、PO2的每个进行显影时存在显影液积聚在硅烷缝SS内的可能性。但是，在本实施方式中该硅烷缝SS被第1感光性有机绝缘膜PO1埋入，因此能够防止在对第1和第2感光性有机绝缘膜PO1、PO2进行显影时显影液积聚在硅烷缝SS内。因此，能够防止因积聚在硅烷缝SS的显影液而使第1感光性有机绝缘膜PO1与钝化膜PL之间的密接性降低的情况。
(其它)
在上述实施方式中，对凸起电极BP配置在与焊盘用最上层导电层TCL的焊盘部的正上方区域不同的区域上的情况进行了说明，但是如图21所示，凸起电极BP也可以配置在焊盘用最上层导电层TCL的焊盘部的正上方区域。
另外，在上述实施方式中，对槽TR的宽度为5μm的情况进行了说明，但是在该槽TR的宽度为0.5μm以上50μm以下的情况下也能够得到与上述相同的效果。特别是，在槽TR的宽度为0.5μm以上5μm以下的情况下，显著得到上述效果。
另外，在上述实施方式中，对最上层导电层TCL的厚度为1μm的情况进行了说明，但是在最上层导电层TCL的厚度为0.5μm以上5μm以下的情况下也能够得到相同的效果。另外，最上层导电层TCL的厚度越大，上述实施方式1～4的效果越显著。
另外，在上述实施方式中，对钝化膜PL为600nm厚的p-SiN的情况进行了说明，但是在钝化膜PL的厚度为60nm以上6μm以下的情况下也能够得到与上述实施方式1～4相同的效果。
另外，在上述实施方式中，对第1和第2感光性有机绝缘膜PO1、PO2的侧壁形状为正锥形状(宽度从上端向下端变宽的形状)的情况进行了说明，但是在第1和第2感光性有机绝缘膜PO1、PO2的侧壁的形状为倒锥形状(宽度从下端向上端变宽的形状)时也能够得到相同的效果。另外，在第1和第2感光性有机绝缘膜PO1、PO2为阴型的情况下和为阳型的情况下都同样能够得到上述效果。另外，第1和第2感光性有机绝缘膜PO1、PO2的侧壁形状越是倒锥形状越容易产生剥离，因此上述实施方式1～4的效果显著显现。
另外，在上述实施方式中，重要的是，在第1感光性有机绝缘膜PO1显影时，第1感光性有机绝缘膜PO1的外周端缘ED1相比阶梯部TRE位于外周侧。即，如果在显影时第1感光性有机绝缘膜PO1的外周端缘ED1相比阶梯部TRE位于外周侧，则防止显影液积聚在第1感光性有机绝缘膜PO1的外周端缘ED1与阶梯部TRE之间。因此，即使第1感光性有机绝缘膜PO1因其显影后的热处理(烧制、硫化)而收缩，也能够得到上述实施方式1～4的效果。
另外，在上述实施方式中，对90nm逻辑产品进行了说明，但是即使是130nm节点以前的产品、65nm节点以后的产品、另外即使是55nm节点、45nm节点、40nm节点、28nm节点、22nm节点以后的产品，也存在由保护环用最上层导电层TCL引起的阶梯差，在对第1感光性有机绝缘膜PO1进行涂布、曝光、显影时得到与上述相同的效果。
另外，不管是SRAM(Static Random Access Memory，静态随机存取存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)或闪存产品还是它们的混合设备产品，都存在由保护环用最上层导电层TCL引起的阶梯差，在对第1感光性有机绝缘膜PO1进行涂布、曝光、显影时能够得到与上述相同的效果。
以上，根据实施方式具体地说明了由本申请发明人完成的发明，但是本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
标号说明
BM势垒金属层，BP凸起电极，CH芯片区域，CL、DCL导电层，ED1、ED2外周端缘，GR保护环，II层间绝缘层，IR元件分离结构，OP1、OP2、OP3开口部，PL钝化膜，PO1第1感光性有机绝缘膜，PO2第2感光性有机绝缘膜，RIL再配线层，SB半导体基板，SD芯片状态的半导体装置，WF晶圆状态的半导体装置，SS硅烷缝，TCL最上层导电层，TR槽，TRA晶体管，TRE阶梯部。

Claims (9)

1.一种半导体装置，具有元件形成区域和在俯视时包围所述元件形成区域的保护环区域，所述半导体装置的特征在于，
具有：保护环(GR)，在最上部包含以在所述俯视时包围所述元件形成区域的周围的方式形成于所述保护环区域的保护环用最上层导电层(TCL)；
钝化膜(PL)，以覆盖所述保护环用最上层导电层(TCL)的方式形成于所述保护环区域和所述元件形成区域；
第1感光性有机绝缘膜(PO1)，形成为覆盖所述钝化膜(PL)；以及
第2感光性有机绝缘膜(PO2)，形成在所述第1感光性有机绝缘膜(PO1)上，
在所述钝化膜(PL)的表面，在比所述保护环用最上层导电层(TCL)靠所述元件形成区域侧即靠内周侧形成有阶梯部(TRE)，而且比所述保护环用最上层导电层(TCL)靠内周侧的所述钝化膜(PL)的表面低于所述保护环用最上层导电层(TCL)正上方的所述钝化膜(PL)的表面，
所述第1感光性有机绝缘膜(PO1)具有相比所述阶梯部(TRE)位于外周侧的外周端缘(ED1)，
所述第1感光性有机绝缘膜(PO1)的表面在比所述阶梯部(TRE)靠内周侧低于所述保护环用最上层导电层(TCL)正上方，
所述第1感光性有机绝缘膜(PO1)的所述外周端缘(ED1)和所述第2感光性有机绝缘膜(PO2)的外周端缘(ED2)双方位于所述保护环用最上层导电层(TCL)的正上方。
2.根据权利要求1所述的半导体装置，其中，
所述第2感光性有机绝缘膜(PO2)覆盖所述第1感光性有机绝缘膜(PO1)的所述外周端缘(ED1)，所述第2感光性有机绝缘膜(PO2)的外周端缘(ED2)相比所述第1感光性有机绝缘膜(PO1)的所述外周端缘(ED1)位于外周侧。
3.根据权利要求2所述的半导体装置，其中，
贯通所述钝化膜(PL)的槽(SS)形成为在俯视时包围所述保护环区域的外周，
所述第2感光性有机绝缘膜(PO2)埋入到所述槽(SS)内。
4.根据权利要求1所述的半导体装置，其中，
所述第2感光性有机绝缘膜(PO2)的外周端缘(ED2)相比所述第1感光性有机绝缘膜(PO1)的所述外周端缘(ED1)位于内周侧。
5.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有：
焊盘用最上层导电层(TCL)，从与所述保护环用最上层导电层(TCL)相同的层分离而形成；以及
凸起电极(BP)，以与所述焊盘用最上层导电层(TCL)电连接的方式形成于所述焊盘用最上层导电层(TCL)的焊盘部的正上方。
6.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有：焊盘用最上层导电层(TCL)，从与所述保护环用最上层导电层(TCL)相同的层分离而形成；
再配线层(RIL)，形成为在所述焊盘用最上层导电层(TCL)上与所述焊盘用最上层导电层(TCL)的焊盘部连接，而且从所述焊盘用最上层导电层(TCL)的所述焊盘部的正上方区域延伸到所述正上方区域以外的其他区域；以及
凸起电极(BP)，形成在所述再配线层(RIL)上，而且与所述再配线层(RIL)连接，
所述凸起电极(BP)位于所述其他区域的正上方。
7.根据权利要求1所述的半导体装置，其中，
所述保护环用最上层导电层(TCL)由含有铝的材质构成。
8.根据权利要求1所述的半导体装置，其中，
所述半导体装置(SD)为芯片状态。
9.根据权利要求1所述的半导体装置，其中，
所述半导体装置(WF)为晶圆状态。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2015195152A1 (en) 2014-06-16 2015-12-23 Intel Corporation Metal on both sides with clock gated power and signal routing underneath
US9659879B1 (en) * 2015-10-30 2017-05-23 Taiwan Semiconductor Manufacturing Company Semiconductor device having a guard ring
US10504862B2 (en) * 2017-10-25 2019-12-10 Avago Technologies International Sales Pte. Limited Redistribution metal and under bump metal interconnect structures and method
DE102019100130B4 (de) 2018-04-10 2021-11-04 Infineon Technologies Ag Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
JP6559841B1 (ja) * 2018-06-01 2019-08-14 エイブリック株式会社 半導体装置
US11075173B2 (en) * 2018-10-31 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
JP7243737B2 (ja) 2018-11-19 2023-03-22 三菱電機株式会社 半導体装置
US20220139794A1 (en) * 2019-04-09 2022-05-05 Mitsubishi Electric Corporation Semiconductor device and semiconductor module
US20210125910A1 (en) * 2019-10-25 2021-04-29 Nanya Technology Corporation Semiconductor structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897266A (zh) * 2005-05-31 2007-01-17 冲电气工业株式会社 半导体晶片及由该半导体晶片形成的半导体器件

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861658A (en) * 1996-10-03 1999-01-19 International Business Machines Corporation Inorganic seal for encapsulation of an organic layer and method for making the same
JP2000243754A (ja) 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP2000340593A (ja) 1999-05-28 2000-12-08 Sony Corp 半導体装置の製造方法
US7049701B2 (en) * 2003-10-15 2006-05-23 Kabushiki Kaisha Toshiba Semiconductor device using insulating film of low dielectric constant as interlayer insulating film
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
JP4547247B2 (ja) 2004-12-17 2010-09-22 ルネサスエレクトロニクス株式会社 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
US20080029879A1 (en) * 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
US7566915B2 (en) * 2006-12-29 2009-07-28 Intel Corporation Guard ring extension to prevent reliability failures
JP5448304B2 (ja) * 2007-04-19 2014-03-19 パナソニック株式会社 半導体装置
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
JP2009021528A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2009088001A (ja) * 2007-09-27 2009-04-23 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
JP2010192867A (ja) * 2009-01-20 2010-09-02 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP5395446B2 (ja) * 2009-01-22 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9142586B2 (en) * 2009-02-24 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for backside illuminated image sensor
JP2010278040A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2011014605A (ja) * 2009-06-30 2011-01-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8253217B2 (en) * 2010-06-16 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure in semiconductor devices
JP6053256B2 (ja) * 2011-03-25 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体チップ及びその製造方法、並びに半導体装置
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6061726B2 (ja) * 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1897266A (zh) * 2005-05-31 2007-01-17 冲电气工业株式会社 半导体晶片及由该半导体晶片形成的半导体器件

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Publication number Publication date
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