KR20210020683A - 반도체 기판 및 이의 절단 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 기판의 절단 방법은, 활성면 상에 집적 회로 영역들 및 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하고 집적 회로 영역 및 절단 영역에 걸쳐 활성면 상에 형성되는 금속 쉴드층을 포함하는 반도체 기판을 준비하는 단계, 절단 영역을 따라 반도체 기판 내부에 레이저를 조사하여 개질층을 형성하는 단계, 반도체 기판의 활성면에 대향하는 비활성면을 연마하여 개질층으로부터 크랙을 전파하는 단계, 크랙에 의하여 집적 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 단계를 포함하고, 측단면에서 보았을 때 크랙의 전파 방향과 금속 쉴드층의 장축 방향은 서로 수직한다.

Description

반도체 기판 및 이의 절단 방법{SEMICONDUCTOR SUBSTRATE AND METHOD OF DICING THE SAME}
본 발명의 기술적 사상은 반도체 기판 및 이의 절단 방법에 관한 것으로, 더욱 상세하게는, 레이저를 이용하여 반도체 기판을 절단하는 방법에 관한 것이다.
반도체 기판의 활성면 상에 집적 회로들을 형성한 후, 반도체 기판의 비활성면을 연마하고, 연마된 반도체 기판을 절단하여, 집적 회로들을 각각의 반도체 칩들로 분리한다. 일반적으로, 연마된 반도체 기판은 소잉 블레이드(sawing blade)를 이용하여 기계적으로 절단된다. 이와 같이, 기계적 절단이 이루어지는 경우 반도체 칩들의 절단면에 깨짐이 발생할 수 있어, 반도체 칩들에 많은 불량을 야기하는 실정이다. 이에 따라, 레이저를 이용하여 반도체 기판을 절단하는 방법이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 레이저를 이용하여 반도체 기판을 각각의 반도체 칩들로 절단하는 공정에서, 불량 발생이 억제되는 반도체 기판 및 이의 절단 방법을 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 기판의 절단 방법은, 활성면 상에, 집적 회로 영역들 및 상기 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하고, 상기 집적 회로 영역 및 상기 절단 영역에 걸쳐 상기 활성면 상에 형성되는 금속 쉴드층을 포함하는 반도체 기판을 준비하는 단계; 상기 절단 영역을 따라 상기 반도체 기판 내부에 레이저를 조사하여 개질층을 형성하는 단계; 상기 반도체 기판의 상기 활성면에 대향하는 비활성면을 연마하여, 상기 개질층으로부터 크랙을 전파하는 단계; 상기 크랙에 의하여, 상기 집적 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 단계;를 포함하고, 측단면에서 보았을 때, 상기 크랙의 전파 방향과 상기 금속 쉴드층의 장축 방향은 서로 수직한다.
본 발명의 기술적 사상에 따른 반도체 기판의 절단 방법은, 활성면 상에, 집적 회로 영역들 및 상기 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하고, 상기 집적 회로 영역 및 상기 절단 영역에 걸쳐 상기 활성면 상에 형성되는 금속 쉴드층을 포함하는 반도체 기판을 준비하는 단계; 상기 절단 영역을 따라 상기 반도체 기판 내부에 레이저를 조사하여 개질층을 형성하는 단계; 상기 반도체 기판의 상기 활성면에 대향하는 비활성면을 연마하여, 상기 개질층으로부터 크랙을 전파하는 단계; 상기 크랙에 의하여, 상기 집적 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 단계;를 포함하고, 측단면에서 보았을 때, 상기 금속 쉴드층은 상기 크랙이 전파되는 위치에서 스페이스 영역을 가운데 가지는 제1 금속 쉴드층 및 제2 금속 쉴드층을 포함하고, 상기 제1 및 제2 금속 쉴드층 각각은 상기 측단면에서 상기 활성면에 평행한 장축 및 상기 활성면에 수직한 단축을 가지고, 상기 장축의 길이는 약 50㎛ 내지 약 100㎛이고, 상기 단축의 길이는 약 0.5㎛ 내지 약 1㎛이다.
본 발명의 기술적 사상에 따른 반도체 기판은, 활성면 상에, 집적 회로 영역들 및 상기 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하는 웨이퍼; 및 상기 집적 회로 영역 및 상기 절단 영역에 걸쳐, 상기 활성면 상에 형성되는 금속 쉴드층;을 포함하고, 측단면에서 보았을 때, 상기 금속 쉴드층은 상기 활성면에 평행한 장축 및 상기 활성면에 수직한 단축을 가지고, 평면에서 보았을 때, 상기 금속 쉴드층은 상기 집적 회로 영역의 둘레에 배치되는 직사각 형상을 가진다.
본 발명의 기술적 사상에 따른 반도체 칩의 제조 방법의 효과는, 레이저를 이용하여 반도체 기판을 각각의 반도체 칩들로 절단하는 공정에서, 불량 발생이 억제되는 반도체 기판 및 이의 절단 방법을 제공하는 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 나타내는 사시도이다.
도 2a는 도 1의 A 부분의 확대 평면도이고, 도 2b는 도 2a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이고, 도 2c는 도 1의 C 부분의 확대 평면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판에 보호 시트를 부착하는 모습을 나타내는 사시도이다.
도 4는 반도체 기판에 보호 시트의 부착이 완료된 도 3의 Ⅳ-Ⅳ' 선에 대응하는 측단면도이다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판의 내부에 레이저를 조사하는 모습을 나타내는 사시도이고, 도 5b는 레이저의 진행 반향을 나타내는 측단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 레이저의 조사가 완료된 모습을 나타내는 측단면도이다.
도 7a는 도 2a에 대응되며 도 6의 A 부분의 확대 평면도이고, 도 7b는 도 7a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 연마하는 모습을 나타내는 측단면도이다.
도 9a는 도 2a에 대응되며 도 8의 A 부분의 확대 평면도이고, 도 9b는 도 9a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 반도체 칩들로 절단하는 모습을 나타내는 측단면도이다.
도 11a는 도 2a에 대응되며 도 10의 A 부분의 확대 평면도이고, 도 11b는 도 11a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 기판을 나타내며, 도 12a는 도 1의 A 부분의 확대 측단면도이고, 도 12b는 도 1의 C 부분의 확대 평면도이다.
도 13은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 기판을 나타내며, 도 13은 도 1의 A 부분의 확대 측단면도이다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 기판에서 절단된 반도체 칩들을 포함하는 반도체 패키지의 구성을 나타내는 측단면도이다.
도 15a는 일 실시예에 따른 도 14의 D 부분의 확대 측단면도이고, 도 15b는 다른 실시예에 따른 도 14의 D 부분의 확대 측단면도이다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 기판에서 절단된 반도체 칩을 포함하는 반도체 패키지의 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 나타내는 사시도이고, 도 2a는 도 1의 A 부분의 확대 평면도이고, 도 2b는 도 2a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이고, 도 2c는 도 1의 C 부분의 확대 평면도이다.
도 1 내지 도 2c를 같이 참조하면, 집적 회로 영역들(102) 및 절단 영역(104)을 포함하는 반도체 기판(100)을 나타낸다.
반도체 기판(100)은 웨이퍼(wafer)일 수 있으며, 일정한 제1 두께(T1)를 가지는 원형의 형상일 수 있다. 상기 반도체 기판(100)은 웨이퍼 정렬의 기준점으로 사용되는 노치(100N)를 가질 수 있다.
상기 반도체 기판(100)은 예를 들어, 실리콘(silicon)을 포함할 수 있다. 또는, 반도체 기판(100)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판(100)은 SOI(silicon on insulator) 구조를 가질 수 있다. 일부 실시예들에서, 반도체 기판(100)은 도전 영역인 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(100)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
여기서는, 상기 반도체 기판(100)은 약 12인치의 직경을 가지는 것으로 가정하며, 실리콘 웨이퍼가 사용되는 경우에 대하여 설명한다. 그러나 통상의 기술자는 이보다 작거나 큰 직경의 반도체 기판(100)이 사용될 수 있고, 실리콘이 아닌 다른 물질로 구성된 반도체 기판(100)이 사용될 수 있음을 이해할 것이다. 또한, 상기 반도체 기판(100)은 약 0.1㎜ 내지 1㎜의 제1 두께(T1)를 가질 수 있다. 상기 반도체 기판(100)의 제1 두께(T1)가 너무 얇으면 기계적 강도가 미흡할 수 있고, 제1 두께(T1)가 너무 두꺼우면 추후 그라인딩(grinding)에 드는 시간이 길어져 반도체 칩의 생산성이 떨어질 수 있다.
상기 반도체 기판(100)은 전면(front-side)인 활성면(100F)과 후면(back-side)인 비활성면(100B)으로 구성될 수 있다. 상기 활성면(100F)에는 추후에 서로 분리되어 각각 반도체 칩(10, 도 10 참조)이 될 예정인 다수의 집적 회로 영역들(102)이 형성될 수 있다.
상기 반도체 소자(SD)는 메모리 소자 및 로직 소자로 대별될 수 있다.
상기 메모리 소자는 휘발성 메모리 소자 또는 비휘발성 메모리 소자를 구성할 수 있다. 상기 휘발성 메모리 소자는 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)과 같이 현존하는 휘발성 메모리 소자와 현재 개발 중인 휘발성 메모리 소자를 포함할 수 있다. 또한, 상기 비휘발성 메모리 소자는 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 나노 플로팅 게이트 메모리(nano floating gate memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리(molecular electronics memory), 또는 절연 저항 변화 메모리(insulator resistance change memory)와 같이 현존하는 비휘발성 메모리 소자와 현재 개발 중인 비휘발성 메모리 소자를 포함할 수 있다.
상기 로직 소자는 예를 들어, 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서, 또는 시스템 온 칩(System on Chip) 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 상기 마이크로프로세서는 예를 들어, 싱글 코어 또는 멀티 코어를 포함할 수 있다.
집적 회로 영역들(102) 각각은 절단 영역(104)에 의해 서로 격리되도록 배치될 수 있다. 상기 절단 영역(104)은 스크라이브 레인(scribe lane)으로 지칭될 수 있다. 상기 절단 영역(104)은 제1 방향(X) 및 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 교차하며 연장될 수 있다. 상기 절단 영역(104)은 일정한 폭(104W)을 갖는 직선의 레인 형태일 수 있다.
즉, 상기 집적 회로 영역들(102)은 상기 절단 영역(104)에 의하여 사방이 둘러싸여 서로 이격되도록 배치될 수 있다. 후술하겠지만, 상기 절단 영역(104)을 따라 수행되는 절단 공정에 의하여, 반도체 기판(100) 및 상기 반도체 기판(100) 상에 형성된 다양한 종류의 물질막들이 절단됨에 따라, 상기 집적 회로 영역들(102)은 복수의 반도체 칩(10, 도 10 참조)으로 서로 분리될 수 있다.
반도체 소자층(110)이 상기 반도체 기판(100)의 활성면(100F) 상에 형성될 수 있다. 상기 반도체 소자층(110)은, 집적 회로 영역들(102)에서는 복수의 반도체 소자(SD)가 포함되는 영역이며, 절단 영역(104)에서는 복수의 반도체 더미(dummy) 소자가 포함되는 영역이다.
다층의 배선들(120)은 상기 반도체 소자층(110)의 상면으로부터 상부 물질막(130)의 하면까지 형성될 수 있다. 상기 다층의 배선들(120)은 층간 절연막(124) 및 금속 배선(126)이 교대로 배치되어 구성될 수 있다. 또한, 상기 다층의 배선들(120)은, 상기 반도체 기판(100)의 활성면(100F)에 수직한 제3 방향(Z)으로 배치되는 복수의 금속 수직 구조체(122)를 포함할 수 있다.
상기 금속 배선(126)은 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함하는 도전성 물질로 구성될 수 있으며, 상기 복수의 금속 수직 구조체(122)는 상기 금속 배선(126)과 실질적으로 동일한 물질을 포함하도록 구성될 수 있다.
상기 층간 절연막(124)은 저유전 물질로 구성될 수 있다. 상기 저유전 물질은 실리콘산화물보다 낮은 유전 상수를 가지는 물질로서, 반도체 소자(SD)에서 층간 절연막(124)으로 사용할 경우, 개선된 절연 능력으로 반도체 소자(SD)의 고집적화 및 고속화 실현에 유리할 수 있다.
일부 실시예들에서, 상기 층간 절연막(124)은 제1 층간 절연막, 제2 층간 절연막, 및 제3 층간 절연막이 상기 금속 배선(126)을 사이에 두고 순차적으로 적층된 구조로 형성될 수 있다. 다만, 상기 층간 절연막(124)을 구성하는 개수는 이에 한정되는 것은 아니다. 상기 층간 절연막(124)은 도전성 물질로 구성되는 상기 복수의 금속 수직 구조체(122) 및 상기 금속 배선(126)의 주변을 채우도록 형성될 수 있다.
상기 복수의 금속 수직 구조체(122) 각각을 구성하는 양 측벽은 편평하도록 형성될 수 있다. 상기 복수의 금속 수직 구조체(122) 각각은 단일 금속으로 이루어지고 양 측벽이 편평하며, 제3 방향(Z)으로 장축 및 제1 방향(X)으로 단축을 가지는 바(bar) 형상일 수 있다. 따라서, 상기 복수의 금속 수직 구조체(122)는 이종 물질의 접합 계면 및 돌출부가 존재하지 않으므로, 후술하는 크랙(CR, 도 9b 참조)의 제1 방향(X) 및 제2 방향(Y)으로의 전파를 적절히 차단하여, 크랙(CR, 도 9b 참조)의 제3 방향(Z)으로의 전파를 더욱 효과적으로 유도할 수 있다.
상기 절단 영역(104)에서 상기 다층의 배선들(120)은, 상기 집적 회로 영역들(102)에 형성된 금속 배선에 대응하는, 다층의 더미 배선 구조체로서 형성될 수 있다.
상기 다층의 배선들(120)은 3개의 층으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 다층의 배선들(120)은 도시된 바와 달리, 2개의 층으로 형성될 수도 있고, 4개 이상의 층으로 형성될 수도 있다.
상부 물질막(130)이 상기 다층의 배선들(120)의 상부에 형성될 수 있다. 즉, 상기 상부 물질막(130)의 최하면의 레벨은 상기 다층의 배선들(120)의 최상면의 레벨과 같거나 그보다 높게 형성될 수 있다.
상부 물질막(130)은 제1 물질막(132), 제2 물질막(134), 및 제3 물질막(136)이 순차적으로 적층된 형태로 구성될 수 있다. 상기 제1 내지 제3 물질막(132, 134, 136) 각각은 절연막으로 형성될 수 있고, 서로 다른 물질로 구성될 수 있다. 일부 실시예들에서, 상기 제1 물질막(132)은 실리콘산화물을 포함하고, 상기 제2 물질막(134)은 SiCN(silicon carbonitride)를 포함하고, 상기 제3 물질막(136)은 실리콘질화물을 포함하도록 구성될 수 있다. 상기 상부 물질막(130)은 3개의 막으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 상부 물질막(130)은 도시된 바와 달리, 2개의 막으로 형성될 수도 있고, 4개 이상의 막으로 형성될 수도 있다.
다른 실시예들에서, 상부 물질막(130)은 예를 들어, PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물과 같은 실리콘산화물 및 실리콘질화물이 교대로 적층된 형태로 구성될 수도 있다.
도시되지는 않았지만, 절단 영역(104)의 상부 물질막(130) 내에는, 집적 회로 영역들(102)에 존재하는 반도체 소자(SD)의 전기적 특성을 테스트할 수 있는 테스트 패턴이 포함되거나, 상기 테스트 패턴 간의 전기적 연결을 위한 재배선(redistribution layer)이 포함되거나, 마스크의 정렬을 위한 얼라인 키(align key)가 포함될 수 있다.
보호막(140)이 상기 절단 영역(104)에 위치하는 상부 물질막(130)을 노출시키며, 상기 집적 회로 영역들(102)에 위치하는 상부 물질막(130)을 덮도록 형성될 수 있다. 상기 보호막(140)의 측벽은 경사면일 수 있다. 상기 보호막(140)은 예를 들어, 유기 화합물로 구성된 물질막일 수 있다. 일부 실시예들에서, 상기 보호막(140)은 유기 고분자 물질로 구성된 물질막일 수 있다. 다른 실시예들에서, 상기 보호막(140)은 감광성 폴리이미드(photosensitive polyimide, PSPI) 수지를 포함할 수 있다. 상기 보호막(140)으로부터 노출되는 상기 절단 영역(104)의 폭(104W)은 약 5㎛ 내지 약 100㎛로 형성될 수 있다. 다만, 상기 폭(104W)의 수치가 이에 한정되는 것은 아니다.
금속 쉴드층(MS)이 집적 회로 영역들(102) 및 절단 영역(104)에 걸쳐, 반도체 기판(100)의 활성면(100F) 상에 형성될 수 있다. 상기 금속 쉴드층(MS)은, 절단 공정에서 레이저의 누설 또는 산란 현상으로 발생하는 스팟(spot)이 상기 집적 회로 영역들(102)로 침투하는 것을 방지하는 역할을 수행할 수 있다.
상기 금속 쉴드층(MS)의 하면은 상기 활성면(100F)과 직접 맞닿도록 배치될 수 있다. 다시 말해, 상기 금속 쉴드층(MS)은 Middle-End-Of-Line(MEOL) 공정에서 형성될 수 있다. 따라서, 상기 반도체 기판(100)의 집적 회로 영역들(102)에서, 상기 금속 쉴드층(MS)이 형성된 위치에는 반도체 소자(SD)가 배치되지 않도록 디자인될 수 있다.
측단면에서 보았을 때, 상기 금속 쉴드층(MS)은, 상기 절단 영역(104)에서 제1 간격의 스페이스 영역(SS)을 가운데 두고 서로 이격되는 제1 금속 쉴드층(MS1) 및 제2 금속 쉴드층(MS2)으로 구성될 수 있다. 위치적으로, 제1 금속 쉴드층(MS1)을 좌측 금속 쉴드층, 제2 금속 쉴드층(MS2)을 우측 금속 쉴드층으로 지칭할 수 있다. 상기 스페이스 영역(SS)의 제1 간격은 상기 절단 영역(104)의 폭(104W)보다 좁을 수 있다.
상기 제1 금속 쉴드층(MS1)은 상기 활성면(100F)에 평행한 제1 방향(X)으로의 장축(MS1R) 및 상기 활성면(100F)에 수직한 제3 방향(Z)으로의 단축(MS1S)을 가질 수 있다. 또한, 상기 제2 금속 쉴드층(MS2)은 상기 활성면(100F)에 평행한 제1 방향(X)으로의 장축(MS2R) 및 상기 활성면(100F)에 수직한 제3 방향(Z)으로의 단축(MS2S)을 가질 수 있다.
상기 장축(MS1R, MS2R)의 길이는 각각 약 50㎛ 내지 약 100㎛이고, 상기 단축(MS1S, MS2S)의 길이는 각각 약 0.5㎛ 내지 약 1㎛일 수 있다. 이를 비율로 설명하면, 상기 장축(MS1R, MS2R)의 길이 대 상기 단축(MS1S, MS2S)의 길이의 비는 약 50:1 내지 약 200:1일 수 있다.
즉, 상기 제1 금속 쉴드층(MS1) 및 상기 제2 금속 쉴드층(MS2) 각각은 얇은 판상형의 구조로 반도체 기판(100)을 덮도록 형성될 수 있다. 또한, 상기 제1 금속 쉴드층(MS1) 및 상기 제2 금속 쉴드층(MS2)은 실질적으로 동일한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
측단면에서 보았을 때, 크랙(CR, 도 9b 참조)의 전파 방향과 상기 금속 쉴드층(MS)의 장축 방향은 서로 수직하도록 배치될 수 있다. 즉, 상기 크랙(CR, 도 9b 참조)의 전파 방향은 제3 방향(Z)이고, 상기 금속 쉴드층(MS)의 장축 방향은 제1 방향(X)이도록 배치될 수 있다.
평면에서 보았을 때, 상기 금속 쉴드층(MS)은 상기 절단 영역(104)을 사이에 두고 이웃하는 집적 회로 영역들(102) 각각에, 속이 비어있는 직사각 또는 정사각 형태로 이어지는 단일 금속으로 이루어질 수 있다. 또한, 상기 크랙(CR, 도 9b 참조)이 상기 스페이스 영역(SS)을 지나갈 수 있도록, 상기 금속 쉴드층(MS) 각각이 소정의 거리를 두고 이격되어 배치될 수 있다. 다시 말해, 상기 금속 쉴드층(MS)은 반도체 칩(10, 도 10 참조)의 주위를 둘러싸도록 배치될 수 있다.
상기 금속 쉴드층(MS)을 구성하는 물질은, 용융점이 약 600℃보다 높은 금속일 수 있다. 상기 금속 쉴드층(MS)이 용융되지 않도록, 상기 금속 쉴드층(MS)은 레이저에 의하여 승온된 반도체 기판(100) 일부의 온도보다 높은 용융점을 가지는 금속으로 구성될 수 있다. 일부 실시예들에서, 상기 금속 쉴드층(MS)은 알루미늄(용융점 약 660℃)으로 구성될 수 있다.
반도체 소자의 대용량화 및 고집적화가 요구됨에 따라, 반도체 기판에서 절단 영역이 차지하는 면적이 감소하고 있다. 일반적으로, 반도체 기판은 소잉 블레이드(sawing blade)를 이용하여 기계적으로 절단된다. 이와 같이, 기계적 절단이 이루어지는 경우, 절단 공정 동안 반도체 기판에 가해지는 스트레스로 인하여 집적 회로 영역들이 손상될 위험이 증가할 수 있다.
이에 따라, 최근에는 레이저를 이용한 반도체 기판의 절단 공정이 수행되고 있다. 그러나 반도체 기판의 개질층(modified layer)의 밀도와 그 주변의 밀도 차이에 의하여, 반도체 기판의 내부에만 집중되어야 할 레이저의 일부가 누설 또는 산란되어 집적 회로 영역의 반도체 소자까지 침투하여 불량을 야기하는 현상이 발생하고 있다.
따라서, 본 발명의 기술적 사상에 따른 반도체 기판(100)은, 반도체 기판(100)의 집적 회로 영역들(102) 및 절단 영역(104)에 걸쳐, 금속 쉴드층(MS)을 형성하여, 누설 또는 산란되는 레이저가 반도체 소자(SD)에 접근하는 것을 미연에 방지할 수 있다. 이에 따라, 레이저의 누설 또는 산란에 의하여 반도체 소자(SD)에 기능 이상(function fail)과 같은 불량이 발생하는 것을 방지할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 기판(100)에서 절단된 반도체 칩은, 절단 공정에서의 불량이 상대적으로 감소하여, 반도체 칩의 전기적 특성 및 생산 효율이 향상될 수 있다.
이하에서, 금속 쉴드층(MS)을 포함하는 반도체 기판(100)의 절단 방법에 대해 자세히 살펴보도록 한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판에 보호 시트를 부착하는 모습을 나타내는 사시도이고, 도 4는 반도체 기판에 보호 시트의 부착이 완료된 도 3의 Ⅳ-Ⅳ' 선에 대응하는 측단면도이다.
도 3 및 도 4를 같이 참조하면, 반도체 기판(100)의 활성면(100F) 상에 보호 시트(200)를 접착한다.
보호 시트(200)는 반도체 기판(100)의 절단 공정이 진행되는 동안 집적 회로 영역들(102)을 보호할 수 있다.
상기 보호 시트(200)는 예를 들어, 폴리염화비닐(polyvinylchloride, PVC)계의 폴리머 시트일 수 있으며, 아크릴 수지계의 접착제에 의하여 상기 활성면(100F) 상에 부착될 수 있다. 상기 아크릴 수지계의 접착제는 약 2㎛ 내지 약 10㎛의 두께를 가질 수 있고, 상기 보호 시트(200)는 약 60㎛ 내지 약 200㎛의 두께를 가질 수 있다. 상기 보호 시트(200)는 상기 반도체 기판(100)의 직경과 실질적으로 동일한 직경을 가지는 원형의 형상일 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판의 내부에 레이저를 조사하는 모습을 나타내는 사시도이고, 도 5b는 레이저의 진행 반향을 나타내는 측단면도이다.
도 5a 및 도 5b를 같이 참조하면, 반도체 기판(100)의 활성면(100F) 상에 보호 시트(200)를 부착한 후, 반도체 기판(100)에 대하여 투과성을 가지는 파장의 레이저(RA)가 상기 반도체 기판(100)의 내부에 집광점(150P)을 가지도록 제어되어, 절단 영역(104)을 따라 조사될 수 있다.
레이저(RA)를 반도체 기판(100)의 내부에 조사하면, 상기 반도체 기판(100)의 내부에 절단 영역(104)을 따라 개질층(150, 도 6 참조)이 형성될 수 있다. 상기 개질층(150, 도 6 참조)의 형성은 레이저 조사 장치(300)를 이용하여 수행될 수 있다.
레이저 조사 장치(300)는 반도체 기판(100)을 지지하는 척 테이블(310), 상기 척 테이블(310) 상에 배치된 반도체 기판(100)에 레이저(RA)를 조사하는 레이저 조사 수단(320), 및 척 테이블(310) 상에 배치된 반도체 기판(100)을 촬상하는 촬상 수단(330)을 포함할 수 있다. 상기 척 테이블(310)은 반도체 기판(100)을 진공 압력으로 흡인 지지하고, 제1 방향(X) 및 제2 방향(Y)으로 이동할 수 있도록 구성될 수 있다.
상기 레이저 조사 수단(320)은 실질적으로 수평으로 배치된 원통 형상의 하우징(322)의 선단부에 장착된 집광기(324)에서 펄스 레이저를 조사하도록 구성될 수 있다. 또한, 상기 집광기(324)에서 상기 반도체 기판(100)에 대하여 투과성을 갖는 파장의 펄스 레이저를 조사하면서, 척 테이블(310)과 집광기(324)가 적절한 속도로 상대적인 이동을 할 수 있다.
상기 레이저 조사 수단(320)을 구성하는 하우징(322)의 다른 선단부에 장착된 촬상 수단(330)은 가시광선을 이용하여 촬상하는 통상의 CCD 촬상 소자일 수 있다. 다른 실시예들에서, 상기 촬상 수단(330)은 반도체 기판(100)에 적외선을 조사하는 적외선 조사 수단과 상기 적외선 조사 수단에 의해 조사된 적외선을 포착하는 광학계를 갖고, 상기 광학계에 의해 포착된 적외선에 대응하는 전기 신호를 출력하는 적외선 CCD 촬상 소자를 포함하도록 구성될 수 있다.
상기 레이저 조사 수단(320)은 레이저 조사 위치에 정렬된 후 레이저(RA)를 조사한다. 상기 레이저(RA)의 집광점(150P)이 상기 반도체 기판(100)의 비활성면(100B)보다 상기 활성면(100F)에 더 가깝게 위치하도록 제어될 수 있다. 즉, 개질층(150, 도 6 참조)은 상기 활성면(100F)에 더 가깝게 위치할 수 있다.
상기 레이저 조사 수단(320)으로부터 방출되는 레이저(RA)는 반도체 기판(100) 일부가 약 600℃의 온도로 승온되도록 집중적으로 조사될 수 있다. 즉, 상기 레이저(RA)의 집광점(150P)에 위치하는 상기 반도체 기판(100)은 상기 레이저(RA)에 의하여 일부가 용융될 수 있다.
이와 같이, 반도체 기판(100)의 일부가 용융되는 경우, 그 부분의 결정 상태가 변화하므로 의도하지 않은 레이저(RA)의 누설 또는 산란(RB)이 무작위적으로 발생할 수 있다. 이러한 레이저(RA)의 누설 또는 산란(RB)은 반도체 기판(100)의 집광점(150P) 이외의 부분에 스팟을 생성하게 되고, 상기 스팟은 반도체 소자의 불량을 야기할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 레이저의 조사가 완료된 모습을 나타내는 측단면도이고, 도 7a는 도 2a에 대응되며 도 6의 A 부분의 확대 평면도이고, 도 7b는 도 7a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 6 내지 도 7b를 같이 참조하면, 개질층(150)은 반도체 기판(100)의 비활성면(100B)으로부터 제1 거리(D1)만큼 떨어진 곳에 위치할 수 있고, 상기 개질층(150)은 활성면(100F)에 더 가깝게 위치할 수 있다.
레이저는 유도 방출에 의한 광 증폭(Light Amplification by Stimulated Emission Radiation)으로, 목적하는 위치에 용이하게 조사될 수 있다. 이러한 레이저의 성질을 이용하여, 개질층(150)을 반도체 기판(100) 내부의 목적하는 위치에 형성할 수 있다. 상기 개질층(150)은 외부의 물리적 충격에 의해 크랙(CR, 도 9b 참조)이 발생할 수 있는 크랙 사이트(crack site)를 포함할 수 있다.
상기 개질층(150) 이외에, 의도하지 않은 레이저의 누설 또는 산란으로 인하여, 제1 스팟(151) 및 제2 스팟(153)이 형성될 수 있다. 제1 스팟(151)은 반도체 기판(100)의 내부에 형성되는 스팟을 지칭하며, 제2 스팟(153)은 금속 쉴드층(MS)의 내부에 형성되는 스팟을 지칭할 수 있다. 상기 제2 스팟(153)은 반도체 소자(SD)에 실질적으로 영향을 줄 수 있는 위치에 형성되나, 본 발명의 기술적 사상에 따른 반도체 기판(100)은, 금속 쉴드층(MS)을 포함함으로써 이러한 문제점을 해결할 수 있다.
상기 개질층(150)은 반도체 소자층(110)의 하부에 위치할 수 있다. 제1 방향(X)으로 상기 개질층(150)은 일정한 폭을 갖고, 제2 방향(Y)으로 상기 개질층들(150)을 잇는 가상의 선은 직선의 레인 형태일 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 연마하는 모습을 나타내는 측단면도이고, 도 9a는 도 2a에 대응되며 도 8의 A 부분의 확대 평면도이고, 도 9b는 도 9a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 8 내지 도 9b를 같이 참조하면, 반도체 기판(100)의 비활성면(100B)을 연마하여, 절단 영역(104)에서 크랙(CR)을 형성할 수 있다.
연마 장치(400)를 사용하여 반도체 기판(100)의 비활성면(100B)을 연마함으로써, 반도체 기판(100)의 두께를 줄이고 개질층(150)으로부터 크랙(CR)이 전파되도록 할 수 있다.
연마 장치(400)는 반도체 기판(100)을 지지하는 척 테이블(410) 및 상기 척 테이블(410) 상에 배치된 반도체 기판(100)을 연마하는 그라인더(420)를 포함할 수 있다. 상기 그라인더(420)는 회전하면서 이동할 수 있고, 상기 그라인더(420)의 하부에는 연마 패드가 부착될 수 있다.
연마된 반도체 기판(100)은 최초의 제1 두께(T1, 도 2b 참조)보다 실질적으로 얇은 제2 두께(T2)를 가질 수 있다. 상기 제2 두께(T2)는 약 20㎛ 내지 약 50㎛일 수 있다.
연마 장치(400)로 상기 반도체 기판(100)을 연마하여 최종 두께를 갖는 연마된 반도체 기판(100)을 형성할 수 있다. 이와 동시에, 절단 영역(104)에서 크랙(CR)이 개질층(150)으로부터 시작하여 연마된 반도체 기판(100)의 활성면(100F)을 지나, 활성면(100F)으로부터 멀어지는 제3 방향(Z)으로 전파될 수 있다.
본 발명의 기술적 사상에 따르면, 레이저를 반도체 기판(100)의 내부에 조사하여 상기 반도체 기판(100)의 절단 영역(104)을 따라 개질층(150)을 형성한 후, 상기 반도체 기판(100)의 비활성면(100B)을 연마할 수 있다. 연마 공정은 반도체 기판(100)에 물리적 압력이 가해진 상태에서의 그라인딩 공정일 수 있다.
반도체 기판(100)에 물리적 압력이 가해진 상태에서 연마 공정이 진행되면 연마된 상기 반도체 기판(100)은 취성 파괴될 수 있다. 취성 파괴는 어떠한 물체에 탄성 한계 이상의 힘을 가했을 때 영구 변형하지 않고 파괴되는 것을 이른다. 따라서, 반도체 기판(100)의 비활성면(100B)을 연마하는 동안, 점점 얇아지는 상기 반도체 기판(100)은 개질층(150)으로부터 전파된 크랙(CR)에 의해 취성 파괴될 수 있다. 개질층(150)으로부터 전파된 크랙(CR)이 집적 회로 영역들(102)을 격리시키는 절단 영역(104)을 따라 형성됨으로써, 반도체 기판(100)의 취성 파괴에 의해 집적 회로 영역들(102)이 각각의 반도체 칩(10, 도 10 참조)으로 분리될 수 있다. 분리된 반도체 칩(10, 도 10 참조)은 보호 시트(200)에 의해 원래 위치에서 이탈되지 않고 고정될 수 있다.
다른 실시예들에서, 계속해서 반도체 기판(100)의 비활성면(100B)을 연마하여, 개질층(150)을 완전히 제거할 수도 있다. 개질층(150)이 완전하게 제거되어 분리된 반도체 칩(10, 도 10 참조)의 절단면을 살펴보면, 소잉 블레이드를 이용하여 기계적 절단한 절단면보다 상대적으로 매끈할 수 있다. 또한, 개질층(150)을 연마 공정에서 완전하게 제거함으로써 개질층(150) 내의 크랙 사이트가 모두 제거될 수 있으므로, 더 이상의 크랙(CR)이 발생하지 않을 수 있다.
개질층(150)으로부터 전파된 크랙(CR)은 제3 방향(Z)을 따라 전파될 수 있다. 만약, 크랙(CR)이 제1 방향(X) 및/또는 제2 방향(Y)으로 일부 전파되더라도, 복수의 금속 수직 구조체(122)에 막혀 집적 회로 영역들(102)까지 전파되지 않을 수 있다.
또한, 레이저를 이용함으로써 상기 반도체 기판(100)의 절삭되는 폭을 상대적으로 감소시킬 수 있다. 따라서, 소잉 블레이드를 이용하는 기계적 절단 공정에 비하여, 절단 영역(104)의 폭을 상대적으로 줄일 수 있으므로, 반도체 기판(100)에 더 많은 집적 회로 영역들(102)을 형성할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 기판을 반도체 칩들로 절단하는 모습을 나타내는 측단면도이고, 도 11a는 도 2a에 대응되며 도 10의 A 부분의 확대 평면도이고, 도 11b는 도 11a의 중심을 X 방향으로 절단한 면에 대응하는 측단면도이다.
도 10 내지 도 11b를 같이 참조하면, 절단 공정에 의해 반도체 기판(100)은 각각의 반도체 칩들(10)로 분리된다.
구체적으로, 반도체 기판(100)은 절단 영역(104)의 크랙(CR, 도 9b 참조)에 의해 집적 회로 영역들(102)이 각각의 반도체 칩들(10)로 분리될 수 있다. 분리된 반도체 칩들(10)은 보호 시트(200)에 의해 원래 위치에서 이탈되지 않고 고정될 수 있다.
본 발명의 기술적 사상에 따른 반도체 기판(100)의 절단 방법은, 반도체 기판(100)의 집적 회로 영역들(102) 및 절단 영역(104)에 걸쳐, 금속 쉴드층(MS)을 형성하여, 누설 또는 산란되는 레이저가 반도체 소자에 영향을 미치는 것을 미연에 방지할 수 있으면서도, 절단 영역(104)의 폭을 상대적으로 줄일 수 있다는 장점을 가질 수 있다.
다시 말해, 레이저를 이용한 반도체 기판(100)의 절단 방법에서, 레이저의 누설 또는 산란에 의한 영향을 금속 쉴드층(MS)으로 제거하여, 반도체 소자의 기능 이상과 같은 불량을 방지할 수 있다.
궁극적으로, 반도체 기판(100)의 절단 방법으로 절단된 반도체 칩(10)은 불량이 감소하고, 반도체 칩(10)의 전기적 특성 및 생산 효율이 향상될 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 기판을 나타내며, 도 12a는 도 1의 A 부분의 확대 측단면도이고, 도 12b는 도 1의 C 부분의 확대 평면도이다.
이하에서 설명하는 반도체 기판(100-1)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 기판(100, 도 1 참조)과 차이점을 중심으로 설명하도록 한다.
도 12a 및 도 12b를 같이 참조하면, 반도체 기판(100-1)은, 절단 영역(104)을 사이에 두고 이웃하는 집적 회로 영역들(102)에 걸쳐 이어지는 금속 쉴드층(MS)을 포함한다.
금속 쉴드층(MS)이 이웃하는 집적 회로 영역들(102) 및 절단 영역(104)에 걸쳐, 반도체 기판(100)의 활성면(100F) 상에 형성될 수 있다. 상기 금속 쉴드층(MS)은, 절단 공정에서 레이저의 누설 또는 산란 현상으로 발생하는 스팟이 상기 집적 회로 영역들(102)로 침투하는 것을 방지하는 역할을 수행할 수 있다.
상기 금속 쉴드층(MS)의 하면은 상기 활성면(100F)과 직접 맞닿도록 배치될 수 있다. 다시 말해, 상기 금속 쉴드층(MS)은 MEOL 공정에서 형성될 수 있다. 따라서, 상기 반도체 기판(100)의 집적 회로 영역들(102)에서, 상기 금속 쉴드층(MS)이 형성된 위치에는 반도체 소자(SD)가 배치되지 않도록 디자인될 수 있다.
측단면에서 보았을 때, 상기 금속 쉴드층(MS)은 상기 활성면(100F)에 평행한 제1 방향(X)으로의 장축(MSR) 및 상기 활성면(100F)에 수직한 제3 방향(Z)으로의 단축(MSS)을 가질 수 있다.
상기 장축(MSR)의 길이는 약 100㎛ 내지 약 200㎛이고, 상기 단축(MSS)의 길이는 약 0.5㎛ 내지 약 1㎛일 수 있다. 이를 비율로 설명하면, 상기 장축(MSR)의 길이 대 상기 단축(MSS)의 길이의 비는 약 100:1 내지 약 400:1일 수 있다.
즉, 상기 금속 쉴드층(MS)은 얇은 판상형의 구조로 반도체 기판(100)을 덮도록 형성될 수 있다.
측단면에서 보았을 때, 크랙(CR, 도 9b 참조)의 전파 방향과 상기 금속 쉴드층(MS)의 장축 방향은 서로 수직하도록 배치될 수 있다. 즉, 상기 크랙(CR, 도 9b 참조)의 전파 방향은 제3 방향(Z)이고, 상기 금속 쉴드층(MS)의 장축 방향은 제1 방향(X)이도록 배치될 수 있다. 또한, 절단 과정에서 상기 크랙(CR, 도 9b 참조)이 상기 절단 영역(104)에 위치하는 상기 금속 쉴드층(MS)의 중심부를 관통하여 지나갈 수 있다.
평면에서 보았을 때, 상기 금속 쉴드층(MS)은 상기 절단 영역(104)에 해당하는 상기 활성면(100F)을 모두 덮으며 이웃하는 집적 회로 영역들(102) 각각에, 속이 비어있는 격자 형태로 이어지는 일체형 금속으로 이루어질 수 있다. 또한, 상기 크랙(CR, 도 9b 참조)이 상기 금속 쉴드층(MS)을 지나갈 수 있도록, 상기 금속 쉴드층(MS)이 배치될 수 있다. 다시 말해, 상기 금속 쉴드층(MS)은 반도체 칩(10, 도 10 참조)의 주위를 둘러싸도록 배치될 수 있다.
상기 금속 쉴드층(MS)을 구성하는 물질은, 용융점이 약 600℃보다 높은 금속일 수 있다. 상기 금속 쉴드층(MS)이 용융되지 않도록, 상기 금속 쉴드층(MS)은 레이저에 의하여 승온된 반도체 기판(100) 일부의 온도보다 높은 용융점을 가지는 금속으로 구성될 수 있다. 일부 실시예들에서, 상기 금속 쉴드층(MS)은 알루미늄(용융점 약 660℃)으로 구성될 수 있다.
도 13은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 기판을 나타내며, 도 13은 도 1의 A 부분의 확대 측단면도이다.
이하에서 설명하는 반도체 기판(100-2)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2c에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 기판(100, 도 1 참조)과 차이점을 중심으로 설명하도록 한다.
도 13을 참조하면, 반도체 기판(100-2)은, 집적 회로 영역들(102) 및 절단 영역(104)을 포함하되, 복수의 금속 수직 구조체를 포함하지 않는다.
다층의 배선들(120)은 상기 반도체 소자층(110)의 상면으로부터 상부 물질막(130)의 하면까지 형성될 수 있다. 상기 다층의 배선들(120)은 층간 절연막(124) 및 금속 배선(126)이 교대로 배치되어 구성될 수 있다.
상기 금속 배선(126)은 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함하는 도전성 물질로 구성될 수 있다.
상기 층간 절연막(124)은 저유전 물질로 구성될 수 있다. 상기 저유전 물질은 실리콘산화물보다 낮은 유전 상수를 가지는 물질로서, 반도체 소자(SD)에서 층간 절연막(124)으로 사용할 경우, 개선된 절연 능력으로 반도체 소자(SD)의 고집적화 및 고속화 실현에 유리할 수 있다.
일부 실시예들에서, 상기 층간 절연막(124)은 제1 층간 절연막, 제2 층간 절연막, 및 제3 층간 절연막이 상기 금속 배선(126)을 사이에 두고 순차적으로 적층된 구조로 형성될 수 있다. 다만, 상기 층간 절연막(124)을 구성하는 개수는 이에 한정되는 것은 아니다. 상기 층간 절연막(124)은 도전성 물질로 구성되는 상기 금속 배선(126)의 주변을 채우도록 형성될 수 있다.
금속 쉴드층(MS)이 집적 회로 영역들(102) 및 절단 영역(104)에 걸쳐, 반도체 기판(100)의 활성면(100F) 상에 형성될 수 있다. 상기 금속 쉴드층(MS)은, 절단 공정에서 레이저의 누설 또는 산란 현상으로 발생하는 스팟이 상기 집적 회로 영역들(102)로 침투하는 것을 방지하는 역할을 수행할 수 있다.
측단면에서 보았을 때, 상기 금속 쉴드층(MS)은, 상기 절단 영역(104)에서 제1 간격의 스페이스 영역(SS)을 가운데 두고 서로 이격되는 제1 금속 쉴드층(MS1) 및 제2 금속 쉴드층(MS2)으로 구성될 수 있다. 위치적으로, 제1 금속 쉴드층(MS1)을 좌측 금속 쉴드층, 제2 금속 쉴드층(MS2)을 우측 금속 쉴드층으로 지칭할 수 있다. 상기 스페이스 영역(SS)의 제1 간격은 상기 절단 영역(104)의 폭(104W)보다 좁을 수 있다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 기판에서 절단된 반도체 칩들을 포함하는 반도체 패키지의 구성을 나타내는 측단면도이고, 도 15a는 일 실시예에 따른 도 14의 D 부분의 확대 측단면도이고, 도 15b는 다른 실시예에 따른 도 14의 D 부분의 확대 측단면도이다.
도 14를 참조하면, 반도체 패키지(1000)는 패키지 기판(1010), 복수의 반도체 칩(10), 연결 부재(1020), 및 몰딩 부재(1030)를 포함할 수 있다.
패키지 기판(1010)은 지지 기판으로서, 몸체부(1011), 하부 보호층, 및 상부 보호층을 포함할 수 있다. 상기 패키지 기판(1010)은 인쇄 회로 기판(printed circuit board, PCB), 웨이퍼 기판, 세라믹 기판, 유리 기판, 및 인터포저(interposer) 기판 등을 기반으로 형성될 수 있다. 본 발명의 기술적 사상에 따른 실시예에서, 상기 패키지 기판(1010)은 인쇄 회로 기판일 수 있다. 물론, 상기 패키지 기판(1010)이 인쇄 회로 기판에 한정되는 것은 아니다.
한편, 상기 패키지 기판(1010)에는 배선(1016)이 형성되어 있고, 상기 배선(1016)은 상기 패키지 기판(1010) 상면의 상부 전극 패드(1012)에 연결되는 연결 부재(1020)를 통해 반도체 칩(10)에 전기적으로 연결될 수 있다. 또한, 상기 패키지 기판(1010) 하면의 하부 전극 패드(1014)에는 외부 연결 단자(1040)가 배치될 수 있다. 상기 패키지 기판(1010)은 상기 외부 연결 단자(1040)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되면서 탑재될 수 있다.
상기 몸체부(1011) 내에는 다층 또는 단층의 배선(1016)이 형성될 수 있고, 상기 배선(1016)을 통해 외부 연결 단자(1040)와 반도체 칩(10)이 전기적으로 연결될 수 있다. 하부 보호층 및 상부 보호층은 몸체부(1011)를 보호하는 기능을 하는데, 예를 들어, 솔더 레지스트(solder resist)로 형성될 수 있다.
상기 패키지 기판(1010)이 인쇄 회로 기판인 경우, 몸체부(1011)는 통상적으로, 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성하고, 양면에 동박(copper foil)을 입힌 후, 패터닝을 통해 전기적 신호의 전달 경로인 배선(1016)을 형성함으로써 구현될 수 있다. 단자와 연결되는 부분들, 예를 들어, 상부 전극 패드(1012) 및 하부 전극 패드(1014)를 제외하고 몸체부(1011)의 하부면 및 상부면 전체에 솔더 레지스트가 도포되어 하부 보호층 및 상부 보호층이 구현될 수 있다.
한편, 인쇄 회로 기판은 한쪽 면에만 배선(1016)을 형성한 단면 PCB(single layer PCB), 그리고 양쪽 면에 배선(1016)을 형성한 양면 PCB(double layer PCB)로 구별될 수 있다. 또한, 프레프레그(prepreg)라는 절연체를 이용하여 동박의 층수를 3층 이상으로 형성할 수 있고, 형성된 동박의 층수에 따라 3개 이상의 배선(1016)을 형성함으로써, 다층 구조의 PCB가 구현될 수도 있다. 물론, 상기 패키지 기판(1010)이 앞서 설명한 인쇄 회로 기판의 구조나 재질에 한정되는 것은 아니다.
복수의 반도체 칩(10)은 연결 부재(1020)에 의하여, 상기 패키지 기판(1010)에 전기적으로 연결될 수 있다. 연결 부재(1020)는 상기 패키지 기판(1010)의 상부 전극 패드(1012)와 상기 반도체 칩(10)의 연결 패드(12)를 전기적으로 연결하여, 패키지 기판(1010) 및 복수의 반도체 칩(10)을 전기적으로 연결할 수 있다. 일부 실시예들에서, 연결 부재(1020)는 본딩 와이어(bonding wire)일 수 있다.
연결 부재(1020)는 반도체 칩(10)을 패키지 기판(1010)과 전기적으로 연결하는 데 이용될 수 있다. 연결 부재(1020)를 통해 반도체 칩(10)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(10)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(10)에 저장된 데이터를 외부로 제공할 수 있다.
몰딩 부재(1030)는 복수의 반도체 칩(10)을 둘러싸고, 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 상기 몰딩 부재(1030)는 주입 공정에 의하여 적절한 양의 몰딩 수지가 패키지 기판(1010) 상에 주입되고, 경화 공정을 통해 반도체 패키지(1000)의 외형을 형성한다. 필요에 따라, 프레스와 같은 가압 공정에서 상기 몰딩 수지에 압력을 가하여 반도체 패키지(1000)의 외형을 형성한다. 여기서, 상기 몰딩 수지 주입과 가압 사이의 지연시간, 주입되는 몰딩 수지의 양, 및 가압 온도/압력 등의 공정 조건은 몰딩 수지의 점도 등의 물리적 성질을 고려하여 설정할 수 있다.
몰딩 부재(1030)의 측면 및 상면은 직각 형태일 수 있다. 패키지 기판(1010)을 다이싱 라인(dicing line)을 따라서 절단하여 각각의 반도체 패키지(1000)를 만드는 공정에서, 상기 몰딩 부재(1030)의 측면 및 상면이 직각 형태를 갖는 것이 일반적이다. 도시되지는 않았지만, 반도체 패키지(1000)의 측면의 일부분에 반도체 칩(10)의 정보를 포함하는 마킹 패턴, 예를 들어, 바코드, 숫자, 문자, 기호 등이 형성될 수 있다.
일부 실시예들에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 상기 몰딩 부재(1030)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 구성될 수 있다.
연결 패드(12)는 반도체 소자층 상에 배치될 수 있고, 반도체 소자층 내부의 배선층과 전기적으로 연결될 수 있다. 상기 배선층은 연결 패드(12)를 통하여 연결 부재(1020)와 전기적으로 연결될 수 있다. 상기 연결 패드(12)는 예를 들어, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
반도체 소자층 상에는 반도체 소자층, 배선층, 및 다른 구조물을 외부 충격이나 습기로부터 보호하기 위한 패시베이션층이 형성될 수 있다. 상기 패시베이션층은 연결 패드(12)의 상면의 적어도 일부분을 노출시킬 수 있다.
반도체 패키지(1000)를 구성하는 복수의 반도체 칩(10)은 적층되는 구조를 가질 수 있다. 도면에서와 같이 8개의 반도체 칩들(10)이 적층되는 경우, 4개의 반도체 칩들(10)을 각각의 그룹으로 하며, 반도체 패키지(1000)는 두 개의 그룹을 포함할 수 있다.
제1 그룹의 4개의 반도체 칩들(10)은 최하부층에서 상층으로 하나씩 적층될 때, 각각의 반도체 칩(10)에 배치된 연결 패드(12)가 노출되도록 반도체 칩들(10)을 제1 방향(X)으로 단계적으로 이동시켜 배치될 수 있다.
제2 그룹의 4개의 반도체 칩들(10)은 제1 그룹 상에 적층될 수 있다. 제2 그룹의 4개의 반도체 칩들(10)은 제1 그룹이 이동되는 방향과 반대의 제1 방향(X)으로 단계적으로 이동시켜 배치될 수 있다.
반도체 패키지(1000)를 구성하는 각각의 반도체 칩(10)은 본 발명의 기술적 사상에 따른 반도체 기판에서 절단된 반도체 칩을 포함할 수 있다. 일부 실시예들에서, 도 15a와 같이 앞서 설명한 반도체 기판(100)에서 절단된 반도체 칩을 포함할 수 있다. 다른 실시예들에서, 도 15b와 같이 앞서 설명한 반도체 기판(100-1)에서 절단된 반도체 칩을 포함할 수 있다.
도 16은 본 발명의 기술적 사상의 실시예에 따른 반도체 기판에서 절단된 반도체 칩을 포함하는 반도체 패키지의 시스템을 나타내는 구성도이다.
도 16을 참조하면, 시스템(1100)은 제어기(1110), 입/출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다.
시스템(1100)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1110)는 시스템(1100)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기, 마이크로컨트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1120)는 시스템(1100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1100)은 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1120)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
메모리(1130)는 제어기(1110)의 동작을 위한 데이터를 저장하거나, 제어기(1110)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(1130)는 본 발명의 기술적 사상에 따른 반도체 기판에서 절단된 반도체 칩을 포함할 수 있다.
인터페이스(1140)는 상기 시스템(1100)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 칩
100, 100-1, 100-2: 반도체 기판
102: 집적 회로 영역 104: 절단 영역
120: 다층의 배선들 130: 상부 물질막
1000: 반도체 패키지 1100: 시스템
MS: 금속 쉴드층 RA: 레이저
CR: 크랙

Claims (20)

  1. 활성면 상에, 집적 회로 영역들 및 상기 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하고, 상기 집적 회로 영역 및 상기 절단 영역에 걸쳐 상기 활성면 상에 형성되는 금속 쉴드층을 포함하는 반도체 기판을 준비하는 단계;
    상기 절단 영역을 따라 상기 반도체 기판 내부에 레이저를 조사하여 개질층을 형성하는 단계;
    상기 반도체 기판의 상기 활성면에 대향하는 비활성면을 연마하여, 상기 개질층으로부터 크랙을 전파하는 단계;
    상기 크랙에 의하여, 상기 집적 회로 영역들을 각각 분리시켜 반도체 칩들을 형성하는 단계;를 포함하고,
    측단면에서 보았을 때, 상기 크랙의 전파 방향과 상기 금속 쉴드층의 장축 방향은 서로 수직하는 반도체 기판의 절단 방법.
  2. 제1항에 있어서,
    상기 레이저를 조사하여 개질층을 형성하는 단계에서,
    상기 금속 쉴드층은 상기 레이저의 누설 또는 산란 현상으로 발생하는 스팟(spot)이 상기 집적 회로 영역으로 침투하는 것을 방지하는 역할을 수행하는 것을 특징으로 하는 반도체 기판의 절단 방법.
  3. 제1항에 있어서,
    상기 반도체 기판을 준비하는 단계에서,
    상기 금속 쉴드층의 하면은 상기 활성면과 직접 맞닿도록 배치되는 것을 특징으로 하는 반도체 기판의 절단 방법.
  4. 제1항에 있어서,
    상기 집적 회로 영역들은, 서로 이웃하는 제1 집적 회로 영역 및 제2 집적 회로 영역을 포함하고,
    상기 금속 쉴드층은, 상기 제1 집적 회로 영역에 대응하는 제1 금속 쉴드층 및 상기 제2 집적 회로 영역에 대응하는 제2 금속 쉴드층을 포함하고,
    상기 제1 금속 쉴드층 및 상기 제2 금속 쉴드층은 제1 간격을 두고 이격되며,
    상기 제1 간격은 상기 절단 영역의 폭보다 좁은 것을 특징으로 하는 반도체 기판의 절단 방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 금속 쉴드층 각각은 상기 활성면에 평행한 장축 및 상기 활성면에 수직한 단축을 가지고,
    상기 장축의 길이 대 상기 단축의 길이의 비는 약 50:1 내지 약 200:1인 것을 특징으로 하는 반도체 기판의 절단 방법.
  6. 제1항에 있어서,
    측단면에서 보았을 때,
    상기 금속 쉴드층은 상기 절단 영역을 사이에 두고 이웃하는 집적 회로 영역들에 걸쳐 이어지고,
    상기 크랙이 상기 절단 영역에 위치하는 상기 금속 쉴드층을 관통하는 것을 특징으로 하는 반도체 기판의 절단 방법.
  7. 제6항에 있어서,
    상기 금속 쉴드층은 상기 절단 영역에 해당하는 상기 활성면을 모두 덮는 것을 특징으로 하는 반도체 기판의 절단 방법.
  8. 제1항에 있어서,
    상기 반도체 기판을 준비하는 단계에서,
    상기 금속 쉴드층은 단일 금속으로 이루어지고,
    상기 금속 쉴드층을 구성하는 물질의 용융점은 약 600℃보다 높은 것을 특징으로 하는 반도체 기판의 절단 방법.
  9. 제1항에 있어서,
    상기 금속 쉴드층 상에 상기 크랙의 전파 유도를 위한 복수의 금속 수직 구조체가 배치되는 것을 특징으로 하는 반도체 기판의 절단 방법.
  10. 제9항에 있어서,
    측단면에서 보았을 때,
    상기 크랙의 전파 방향과 상기 복수의 금속 수직 구조체 각각의 장축 방향은 서로 평행한 것을 특징으로 하는 반도체 기판의 절단 방법.
  11. 활성면 상에, 집적 회로 영역들 및 상기 집적 회로 영역들을 각각 격리시키는 절단 영역을 포함하는 웨이퍼; 및
    상기 집적 회로 영역 및 상기 절단 영역에 걸쳐, 상기 활성면 상에 형성되는 금속 쉴드층;을 포함하고,
    측단면에서 보았을 때, 상기 금속 쉴드층은 상기 활성면에 평행한 장축 및 상기 활성면에 수직한 단축을 가지고,
    평면에서 보았을 때, 상기 금속 쉴드층은 상기 집적 회로 영역의 둘레에 배치되는 직사각 형상을 가지는 반도체 기판.
  12. 제11항에 있어서,
    상기 금속 쉴드층의 하면은 상기 활성면과 직접 맞닿도록 배치되는 것을 특징으로 하는 반도체 기판.
  13. 제11항에 있어서,
    측단면에서 보았을 때,
    상기 금속 쉴드층은 상기 절단 영역에서 제1 간격의 스페이스 영역을 가운데 포함하는 제1 금속 쉴드층 및 제2 금속 쉴드층으로 구성되고,
    상기 제1 간격은 상기 절단 영역의 폭보다 좁은 것을 특징으로 하는 반도체 기판.
  14. 제13항에 있어서,
    상기 제1 및 제2 금속 쉴드층 각각에서, 상기 장축의 길이 대 상기 단축의 길이의 비는 약 50:1 내지 약 200:1인 것을 특징으로 하는 반도체 기판.
  15. 제11항에 있어서,
    측단면에서 보았을 때,
    상기 금속 쉴드층이 맞닿는 절단 영역의 면적보다 상기 금속 쉴드층이 맞닿는 집적 회로 영역의 면적이 더 큰 것을 특징으로 하는 반도체 기판.
  16. 제11항에 있어서,
    측단면에서 보았을 때,
    상기 금속 쉴드층은 상기 절단 영역을 사이에 두고 이웃하는 집적 회로 영역들에 걸쳐 이어지는 것을 특징으로 하는 반도체 기판.
  17. 제16항에 있어서,
    상기 금속 쉴드층은 상기 절단 영역에 해당하는 상기 활성면을 모두 덮는 것을 특징으로 하는 반도체 기판.
  18. 제11항에 있어서,
    상기 금속 쉴드층은 단일 금속으로 이루어지고,
    상기 금속 쉴드층을 구성하는 물질의 용융점은 약 600℃보다 높은 것을 특징으로 하는 반도체 기판.
  19. 제11항에 있어서,
    상기 금속 쉴드층 상에 복수의 금속 수직 구조체가 배치되는 것을 특징으로 하는 반도체 기판.
  20. 제19항에 있어서,
    측단면에서 보았을 때,
    상기 복수의 금속 수직 구조체 각각의 장축 방향은 상기 활성면에 수직한 것을 특징으로 하는 반도체 기판.
KR1020190100527A 2019-08-16 2019-08-16 반도체 기판 및 이의 절단 방법 KR20210020683A (ko)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115376905B (zh) * 2022-10-27 2023-01-31 山东中清智能科技股份有限公司 一种半导体晶片的切割工艺
CN116454059B (zh) * 2023-06-09 2023-09-08 尚睿微电子（上海）有限公司 基板、封装结构的形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6521975B1 (en) * 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
ES2285634T3 (es) * 2002-03-12 2007-11-16 Hamamatsu Photonics K. K. Metodo para dividir un siustrato.
JP4471852B2 (ja) * 2005-01-21 2010-06-02 パナソニック株式会社 半導体ウェハ及びそれを用いた製造方法ならびに半導体装置
WO2007055010A1 (ja) * 2005-11-10 2007-05-18 Renesas Technology Corp. 半導体装置の製造方法および半導体装置
JP2009021528A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2009123734A (ja) * 2007-11-12 2009-06-04 Renesas Technology Corp 半導体装置及びその製造方法
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US7906836B2 (en) * 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
JP5381052B2 (ja) * 2008-12-01 2014-01-08 富士通セミコンダクター株式会社 半導体装置及び半導体集積回路チップの製造方法
US9076798B2 (en) * 2009-05-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing structures for semiconductor substrates and methods of fabrication thereof
US8748295B2 (en) * 2009-06-15 2014-06-10 Infineon Technologies Ag Pads with different width in a scribe line region and method for manufacturing these pads
JP5468445B2 (ja) * 2010-03-31 2014-04-09 株式会社東芝 半導体装置及びその製造方法
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8809120B2 (en) * 2011-02-17 2014-08-19 Infineon Technologies Ag Method of dicing a wafer
US8704338B2 (en) * 2011-09-28 2014-04-22 Infineon Technologies Ag Chip comprising a fill structure
US8970008B2 (en) * 2013-03-14 2015-03-03 Infineon Technologies Ag Wafer and integrated circuit chip having a crack stop structure
KR102231083B1 (ko) * 2013-07-22 2021-03-23 루미리즈 홀딩 비.브이. 기판 웨이퍼 상에 형성된 발광 디바이스들을 분리시키는 방법
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
JP2017038030A (ja) * 2015-08-14 2017-02-16 株式会社ディスコ ウエーハの加工方法及び電子デバイス
JP6608713B2 (ja) * 2016-01-19 2019-11-20 株式会社ディスコ ウエーハの加工方法
CN108206169B (zh) * 2016-12-20 2020-06-02 晟碟半导体（上海）有限公司 包含在裸芯边缘处的裸芯接合垫的半导体装置
KR102399356B1 (ko) * 2017-03-10 2022-05-19 삼성전자주식회사 기판, 기판의 쏘잉 방법, 및 반도체 소자
KR102442096B1 (ko) * 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
KR102599050B1 (ko) * 2018-08-20 2023-11-06 삼성전자주식회사 반도체 칩의 제조 방법
US11348881B2 (en) * 2019-10-01 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Device crack-stop structure to prevent damage due to dicing crack

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