CN1893070A - 有利于提高抗水性和抗氧化性的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括保护环，所述保护环形成在半导体衬底上的层间绝缘膜中以包围所述衬底上的元件形成区域，并且包含Cu作为主要成分。所述器件还包括第一阻挡膜，所述第一阻挡膜形成在所述层间绝缘膜与所述保护环之间的界面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。

Description

有利于提高抗水性和抗氧化性的半导体器件
相关申请的交叉引用
本申请基于并要求2005年7月1日提交的在先的日本专利申请2005-193965的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及一种半导体器件并适用于例如LSI(大规模集成电路)的多层布线中的保护环、保护环外部的侧面和钝化结构、布线中的熔丝熔化窗口和熔丝结构，以及接合焊盘部分的结构等。
背景技术
通常，在LSI的多层布线中，为了保护半导体芯片中的布线、连接孔、晶体管等不受来自外部的水和氧化气体的影响，在芯片的周边部分上设置多层保护环(例如，九层保护环)。
最近，具体地说，在多层布线中，从性能的观点，常用使用具有低介电常数的层间绝缘膜(所谓的低k膜)的LSI(例如，日本专利申请公开No.2004-172169)。然而，除了包含大量水的趋向以外，具有低介电常数的层间绝缘膜通常还具有允许氧化气体例如O(氧气)和水容易地从其中透过的特性。由于允许氧化气体等容易地透过层间绝缘膜的特性，水和氧化气体透过从而使保护环的金属(例如，铜(Cu))和阻挡金属(例如，钽(Ta))被氧化。因此，即使保护环形成为多层形式，所有的膜全部被氧化。最后，芯片中的布线和连接孔被氧化和侵蚀，所以LSI的性能劣化。
此外，在现有LSI中，通常通过在芯片的侧面上形成保护环以及在上表面上形成钝化膜，防止如上所述的水和氧化气体的渗透。通常将SiN膜(氮化硅膜)用作形成在上表面上的钝化膜。然而，为了通过采用SiN膜防止水和氧化气体的渗透，需要将SiN膜的膜厚度设定为这样大的数值，例如大于等于600nm。结果，阻止了器件的小型化，并且制造成本增加。另外，如果钝化膜的膜厚度很大，在具有大台阶差异的布线中，侧壁部分上的膜的厚度变小。因此，还需要增加膜厚度，所以使器件的小型化更难。
此外，在LSI的布线熔丝中，具体地说，当采用具有小介电常数的层间绝缘膜时，熔丝自身趋向于从窗口的侧壁和底部开始氧化和侵蚀，其中形成熔断前的熔丝窗口。此外，例如，在Cu布线的情况下，熔丝熔断后Cu布线暴露，并且熔丝自身立即被氧化和侵蚀。
此外，当在LSI布线中的顶层上采用Cu布线时，因为Cu自身不具有抗氧化性，引线接合后未连接至引线并且其中Cu表面暴露的部分被氧化。为了解决上述问题，通常还形成单层铝层。结果，制造成本变得极高。
发明内容
根据本发明的一方面的半导体器件包括：保护环，形成在半导体衬底上的层间绝缘膜中以包围所述半导体衬底上的元件形成区域，并且包含Cu作为主要成分；以及第一阻挡膜，形成在所述层间绝缘膜与所述保护环之间的界面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
根据本发明的另一方面的半导体器件包括：熔丝，形成在半导体衬底上的层间绝缘膜中，并且包含Cu作为主要成分；熔丝熔化窗口，形成在位于所述熔丝上的部分所述层间绝缘膜中以熔化所述熔丝；以及第一阻挡膜，形成在所述熔丝熔化窗口的侧壁和底面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
根据本发明的再一方面的半导体器件包括电源层，形成在半导体衬底上的层间绝缘膜中，并且包含Cu作为主要成分；接合引线，形成在所述电源层上；绝缘膜，形成以覆盖所述电源层和接合引线；以及第一阻挡膜，形成在所述绝缘膜与所述电源层之间的界面上，并且包含预置金属元素与所述绝缘膜的构成元素的化合物作为主要成分。
附图说明
图1是示出了根据本发明的第一实施例的半导体器件的截面图；
图2是示出了在图1中示出的区域20附近的部分的截面TEM图像的显微照片的图示；
图3是示出了根据本发明的第一实施例的半导体器件的一个制造步骤的截面图；
图4是示出了根据本发明的第一实施例的半导体器件的一个制造步骤的截面图；
图5是示出了根据本发明的第一实施例的半导体器件的一个制造步骤的截面图；
图6是示出了根据本发明的第一实施例的半导体器件的一个制造步骤的截面图；
图7是示出了根据本发明的第二实施例的半导体器件的截面图；
图8是示出了根据本发明的第二实施例的半导体器件的一个制造步骤的截面图；
图9是示出了根据本发明的第二实施例的半导体器件的一个制造步骤的截面图；
图10是示出了根据本发明的第二实施例的半导体器件的一个制造步骤的截面图；
图11是示出了根据本发明的第二实施例的修改1的半导体器件的截面图；
图12是示出了根据本发明的第二实施例的修改2的半导体器件的截面图；
图13是示出了根据本发明的第二实施例的修改3的半导体器件的截面图；
图14是示出了根据本发明的第三实施例的半导体器件的截面图；
图15是示出了根据本发明的第三实施例的修改4的半导体器件的截面图；
图16是示出了根据本发明的第四实施例的半导体器件的截面图；
图17是示出了根据本发明的第四实施例的半导体器件的一个制造步骤的截面图；
图18是示出了根据本发明的第四实施例的半导体器件的一个制造步骤的截面图；
图19是示出了根据本发明的第五实施例的半导体器件的截面图；
图20是示出了根据本发明的第五实施例的半导体器件的一个制造步骤的截面图；
图21是示出了根据本发明的第五实施例的半导体器件的一个制造步骤的截面图；
图22是示出了根据本发明的第五实施例的半导体器件的一个制造步骤的截面图；
图23是示出了根据本发明的第六实施例的半导体器件的截面图；
图24是示出了根据本发明的第六实施例的半导体器件的一个制造步骤的截面图；
图25是示出了根据本发明的第六实施例的半导体器件的一个制造步骤的截面图；
图26是示出了根据本发明的第六实施例的半导体器件的一个制造步骤的截面图；
图27是示出了根据本发明的第六实施例的半导体器件的一个制造步骤的截面图；以及
图28是示出了根据本发明的第六实施例的半导体器件的一个制造步骤的截面图。
具体实施方式
现在将参考附图说明本发明的实施例。在本说明中，在所有图中相同参考标号表示相同部分。
[第一实施例(保护环)]
首先，参考图1和2说明根据本发明的第一实施例的半导体器件。图1是示意性地示出了根据第一实施例的半导体器件的截面图。图2示出了在图1中示出的区域20附近的部分的截面TEM图像的显微照片。本实施例涉及保护环及其制造方法，该保护环形成在半导体芯片的周边部分上以保护半导体芯片中的布线、连接孔、晶体管等不受外部的水和氧化气体的影响。
如图1所示，半导体芯片10形成在硅衬底11上。钝化膜(SiN膜)15形成在层间绝缘膜14-2上以覆盖半导体芯片10。元件结构例如晶体管通常形成在衬底11上的元件形成区域13中的层间绝缘膜12-1中，但为了简化这里省略它们。
包含Cu作为主要成分(也就是说，大于等于50％)的保护环GR1、GR2形成在衬底11上的层间绝缘膜12-1、12-2、14-1中，以包围元件形成区域13。保护环GR1、GR2各包括形成在层间绝缘膜12-1、12-2、14-1中的布线层21以及连接布线层21并且电连接至布线层21的接触塞栓22。例如，层间绝缘膜12-1、12-2、14-1、14-2由SiO2膜(氧化硅膜)、SiOC膜(低介电常数绝缘膜)或者多孔SiOC膜形成。如图1所示，通过采用多层布线结构形成保护环GR1、GR2。
在层间绝缘膜12-1、12-2、14-1与保护环GR1、GR2之间的界面上形成阻挡膜19，其包含层间绝缘膜12-1、12-2、14-1的构成元素(例如，Si、O等)与预置金属元素(例如，Mn)的化合物。
在该实例中，阻挡膜19由MnxSiyOz(氧化锰硅)膜形成。MnxSiyOz膜的组分具体地表示为：MnxSiyOz的x∶y∶z为1∶1∶3至1∶3∶5。
如图2所示，阻挡膜19是薄的、均匀的MnxSiyOz膜，其膜厚度D1近似为2nm至3nm。阻挡膜19还用作扩散阻挡膜，用于防止Cu层17中的Cu元素的扩散。
阻挡膜19包含层间绝缘膜12-2、14-1的构成元素与预置金属元素α的化合物作为其主要成分，并且以自对准方式形成。
预置金属α不限于如本实施例中的Mn，可以包含至少一种选自Nb、Zr、Cr、V、Y、Tc和Re的元素。
层间绝缘膜12-1、12-2、14-1、14-2可以包含O和至少一种选自Si、C和F的元素。可以提供例如SiO2、SiOxCy、SiOxCyHz、SiOxFy等作为特定材料。
此外，阻挡膜19可以包含一种选自αxOy、αxSiyOz、αxCyOz和αxFyOz的材料作为主要成分。在这种情况下，α示预置金属元素α。
如上所述，因为阻挡膜(MnxSiyOz膜)19是氧化物，其不会再被氧化。因此，保护环GR1、GR2的抗氧化性可以提高，并且可以保护半导体芯片10中的布线不被氧化。此外，因为阻挡膜是不再被氧化的且连续地、致密地形成的反应形成膜，其不允许水从其中透过。因此，保护环GR1、GR2的抗水性可以提高。
<制造方法>
接下来，参考图3至6说明根据本实施例的半导体器件的制造方法。在本说明中，为了简化，将层间绝缘膜12-2中的部分保护环作为实例进行说明。
首先，如图3所示，例如，通过采用各向异性蚀刻工艺例如RIE(反应离子蚀刻)工艺，在层间绝缘膜12-2中形成具有布线槽和连接孔的槽23。然后，通过采用与Cu布线工艺和Cu布线相关的溅射方法，在层间绝缘膜12-2上和槽23中沉积CuMn层24。当形成CuMn层24时，用于溅射的CuMn靶的Mn元素的浓度近似为例如从0.05至10原子％。
然后，如图4所示，通过采用镀敷方法在CuMn层24上沉积Cu层25。
此后，如图5所示，例如，在200℃至600℃的温度下进行30min至60min的热处理(退火工艺)，同时使CuMn合金层24保持与绝缘层12-2的接触。通过热处理，CuMn合金层24中的Mn元素扩散，与绝缘层12-2中的Si元素和O元素反应，从而以自对准方式在界面上形成具有极薄的膜厚度(2nm至3nm)的均匀MnxSiyOz膜(阻挡膜)19。此外，在上述工艺中，面对绝缘膜12-2的Cu层25的表面上的多余Mn移动到上部，并且在退火气氛下多余Mn与氧反应，从而在表面上形成MnO层26。
已确认，不管CuMn合金层24中的Mn浓度如何，MnxSiyOz膜(阻挡膜)19的膜厚度保持恒定。认为这是因为CuMn合金层24中的Mn不能再接收层间绝缘膜12-2中的氧(O)，因此如果均匀地形成了MnxSiyOz膜19，反应工艺停止。
此外，通过适当地选择Mn元素的浓度以及热处理工艺的时间和反应条件，可以使CuMn合金层24中的几乎全部Mn元素沉淀。在这种情况下，保护环GR1、GR2可以由纯Cu形成。
接下来，如图6所示，例如，通过采用CMP(化学机械抛光)方法抛光Cu层25，并使其与层间绝缘膜12-2的表面相平。因此，MnO层26、Cu层25的多余部分以及位于层间绝缘膜12-2上的部分阻挡膜19被去除。
通过重复进行上述制造工艺，形成图1和2中示出的半导体器件。因此，通过与形成多层布线结构相同的制造工艺，可以形成根据本实施例的保护环GR1、GR2。
如上所述，根据本实施例的结构和制造方法，可以获得以下效果(1)至(3)。
(1)可以改善抗水性和抗氧化性；
通过进行热处理(退火工艺)，CuMn合金层24中的Mn元素与绝缘膜12-2中的Si元素和O元素反应，从而以自对准方式在界面上形成具有极薄的膜厚度(2nm至3nm)的均匀MnxSiyOz膜(阻挡膜)19。
已确认，通过热处理工艺形成在与层间绝缘膜12-2的界面上的MnxSiyOz膜(阻挡膜)19是均匀地、连续地形成的，具有2nm至3nm的极薄的膜厚度。在这种情况下，Cu主要用作常规保护环中的材料，以及作为扩散阻挡绝缘膜的金属例如钽(Ta)用作与层间绝缘膜的界面。因此，已知保护环的抗水性和抗氧化性很低，因为其允许水和氧气容易地从其中透过并侵蚀Cu。
然而，作为本实施例的阻挡膜19的MnxSiyOz膜是氧化物，因此不会再被氧化。此外，因为阻挡膜不再被氧化并且形成为连续地、致密地形成的反应形成膜，其不允许水和氧气从其中透过。因此，其优点是该膜防止Cu层17的侵蚀，并且保护环的抗水性和抗氧化性可以增强，因此其可靠性可以提高。
(2)有利于小型化：
如上所述，阻挡膜(MnxSiyOz膜)19具有优良的抗氧化性和抗水性。因此，当将阻挡膜19应用于保护环时，设置在常规芯片的周边部分上的保护环(例如，九层保护环)的层数可以显著地减少至保护环的层数的一半或更少(例如，双层保护环)。
因此，可以将半导体芯片10中的保护环的占用面积减小至一半或更小，这有利于小型化。
(3)有利于制造成本：
如上所述，仅仅通过采用热处理工艺而不采用膜形成工艺(例如，CVD方法等)，可以形成阻挡膜19。
当形成阻挡膜19时，可以将CuMn合金用作溅射工艺的靶。因此，可以照原样采用用于溅射工艺的常规制造装置，而不需要用于新制造装置的装置投资不必要。因此，这有利于制造成本。
[第二实施例(其中设置侧壁阻挡膜的实例)]
接下来，参考图7说明根据本发明的第二实施例的半导体器件。图7是示出了根据本实施例的半导体器件的截面图。本实施例涉及这种情况，其中切片时在位于保护环外部的半导体芯片的侧面上设置侧壁阻挡膜。在本说明中，省略对与第一实施例的部分相同的部分的说明。
在第一实施例中，说明了这样一个实例，其中将阻挡膜19应用于保护环GR1、GR2。如果提供了具有阻挡膜19的保护环，认为一个保护环已足够。如果需要时提供两个或更多保护环，从抗氧化性和抗水性的观点来看，可以使其更稳定。然而，在这种情况下，随着保护环的数量增加，占用面积变大，这不利于小型化。
因此，本实施例旨在避免占用面积增加的劣势。如图7所示，在半导体芯片的保护环外部形成用于切片的切片槽29，该槽穿透层间绝缘膜12-1、12-2、14-1、14-2。本实施例与第一实施例的不同之处在于，在切片槽29的侧壁和底面上形成侧壁阻挡膜(MnxSiyOz膜)30。
接下来，通过将图7示出的半导体器件作为实例，参考图8至10说明根据本实施例的半导体器件的制造方法。
首先，如图8所示，通过切片将硅晶片分开以便将分开的硅晶片结合至各自的管壳(package)中，所述硅晶片在通过与第一实施例相同的制造工艺形成保护环后经历多层布线工艺。在切片工艺时，某些情况下由于切片导致断裂(膜破裂)或膜分离发生。具体地说，当层间绝缘膜12-1、12-2、14-1、14-2由低介电常数绝缘膜(SiOC膜)、多孔SiOC膜等形成时，这种现象经常发生。
因此，从防止断裂发生的观点来看，在切片工艺前预先去除钝化膜15和层间绝缘膜14-2、14-1、12-1、12-2很有利。也就是说，例如，通过各向异性蚀刻工艺例如RIE工艺，形成穿透钝化膜15和层间绝缘膜14-2、14-1、12-1、12-2的切片槽29，使其基本上到达硅衬底的上表面。在这种情况下，包含O(氧)的层间绝缘膜12-1、12-2、14-1、14-2被暴露于切片槽29的侧面，所述切片槽29通过在蚀刻工艺中去除这些层间绝缘膜的大部分而形成。
接下来，如图9所示，例如，通过采用溅射方法等在钝化膜15以及切片槽29的侧壁和底面上沉积CuMn层24。
然后，如图10所示，例如，在200℃至600℃的温度下，进行30min至60min的热处理(退火工艺)，以使CuMn合金层24中的Mn元素与绝缘层14-2、14-1、12-2、12-1中的Si元素和O元素反应，从而以自对准方式在界面上形成具有极薄的膜厚度(2nm至3nm)的均匀MnxSiyOz膜(侧壁阻挡膜)30。
MnxSiyOz膜(侧壁阻挡膜)30以自对准方式形成在与绝缘膜14-2、14-1、12-2、12-1的界面上的原因是，形成MnxSiyOz膜30所需的Si元素和O元素由层间绝缘膜提供。
通过上述制造方法制得图7中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，在本实施例中，在切片槽29的侧壁和底面上形成侧壁阻挡膜(MnxSiyOz膜)30。
因此，可以防止氧气和水从切片槽29侧渗入半导体芯片10中。这样，在采用保护环GR1、GR2前，可以防止氧气和水从半导体芯片10的侧壁侧的渗透。因此，可以省略位于侧壁内部的保护环GR1、GR2，并且即使设置了保护环，可以将其数量设定为很少。结果，可以抑制由于保护环数量的增加导致的占用面积的增加，这有利于小型化。
[修改1(其中设置侧壁阻挡膜的实例)]
接下来，参考图11说明根据本发明的修改1的半导体器件。图11是示出了根据修改1的半导体器件的截面图。修改1涉及这种情况，其中切片时在位于保护环外部的半导体芯片的侧面上还设置侧壁阻挡膜。在本说明中，省略对与第二实施例的部分相同的部分的说明。
如图11所示，在形成侧壁阻挡膜30后，通过切片将硅晶片分开，以便将分开的硅晶片结合到各自的管壳中。因此，修改1与第二实施例的不同之处在于，在切片槽29的部分32中，侧壁阻挡膜30、层间绝缘膜12-1和硅衬底11被分离。
在用于在部分32中分离的切片工艺时，因为设置了侧壁阻挡膜30，可以防止氧气和水从槽29渗透。因此，可以防止切片工艺时层间绝缘膜12-1、12-2、14-1、14-2中的膜发生断裂(膜破裂)或分离，从而可以提高可靠性。
[修改2(其中设置侧壁阻挡膜的实例)]
接下来，参考图12说明根据本发明的修改2的半导体器件。图12是示出了根据修改2的半导体器件的截面图。修改2涉及这种情况，其中切片时在位于保护环外部的半导体芯片的侧面上还设置侧壁阻挡膜。在本说明中，省略对与第二实施例的部分相同的部分的说明。
如图12所示，在切片槽29的侧壁和底面上形成侧壁阻挡膜30。修改2与第二实施例的不同之处在于，在侧壁阻挡膜30上设置金属层33以填充切片槽29。例如，金属层33由金属例如Cu或Al形成。
在制造方法中，通过与第二实施例的制造工艺相同的制造工艺，沿该槽形成侧壁阻挡膜30。然后，通过溅射方法等在侧壁阻挡膜30上沉积Cu层从而在填充槽29中填充Cu层，以制造图12中示出的半导体器件。
如上所述，根据修改2的结构和制造方法，可以获得与第二实施例的效果相同的效果。
此外，根据修改2，在侧壁阻挡膜30上形成金属层33以填充切片槽29。因此，槽29部分的机械强度可以提高，从而防止层间绝缘膜12-1、12-2、14-1、14-2中发生断裂(膜破裂)或膜分离，因此可以提高可靠性。
[修改3(其中设置断裂防止槽的实例)]
接下来，参考图13说明根据本发明的修改3的半导体器件。图13是示出了根据修改3的半导体器件的截面图。修改3涉及这种情况，其中在保护环与切片线上的切片槽之间还设置断裂防止槽。在本说明中，省略对与第二实施例的部分相同的部分的说明。
如图13所示，根据本修改的半导体器件与第二实施例的半导体器件的不同之处在于以下要点。即，在保护环GR1、GR2与切片线上的切片槽29之间形成断裂防止槽80，该断裂防止槽80穿透钝化膜15和层间绝缘膜14-2、14-1、12-2并且其底部在层间绝缘膜12-1中。
此外，在断裂防止槽80的侧壁和底面上设置侧壁阻挡膜(MnxSiyOz膜)30。其制造方法基本上与第二实施例的制造方法相同，因此，省略对其的详细说明。
如上所述，根据修改3的结构和制造方法，可以获得与第二实施例的效果相同的效果。
此外，在保护环GR1、GR2与切片线上的切片槽29之间形成断裂防止槽80，该断裂防止槽80穿透钝化膜15和层间绝缘膜14-2、14-1、12-2并且其底部在层间绝缘膜12-1中。
因此，其优点是即使从切片槽29侧发生断裂，由于槽80的存在，可以防止断裂延伸至元件形成区域13。
此外，在断裂防止槽80的侧壁和底面上设置侧壁阻挡膜(MnxSiyOz膜)30。
因此，可以防止氧化气体和水从断裂防止槽80渗透，从而可以提高可靠性。
即使在切片线上未形成图13示出的切片槽29，由于槽80的存在，可以防止断裂延伸至元件形成区域13。通过将金属层等埋入槽80中，可以进一步增强机械强度。
[第三实施例(钝化膜的实例)]
接下来，参考图14说明根据本发明的第三实施例的半导体器件。本实施例涉及钝化膜，其形成以覆盖半导体芯片10的表面。在本说明中，省略对与第一实施例的部分相同的部分的说明。
如图14所示，本实施例与第一实施例的不同之处在于，在层间绝缘膜14-2上形成钝化膜(MnxSiyOz膜)35以覆盖半导体芯片10的表面。图14中的虚线15表示这种情况，其中通过采用等离子体CVD方法在层间绝缘膜14-2上形成SiN膜15作为钝化膜。
在制造方法中，首先，通过采用例如溅射方法在层间绝缘膜14-2上沉积CuMn合金层。
然后，在200℃至600℃的温度下，进行30min至60min的热处理(退火工艺)，同时使CuMn合金层保持与层间绝缘膜14-2接触。通过热处理，CuMn合金层中的Mn元素与层间绝缘膜14-2中的Si元素和O元素反应，从而以自对准方式在界面上形成均匀的、极薄的(2nm至3nm)MnxSiyOz膜(钝化膜)35。通过上述制造方法，制得图14中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，在本实施例中，钝化膜(MnxSiyOz膜)35形成在层间绝缘膜14-2上以覆盖半导体芯片10的表面。
虚线15表示这种情况，其中通过采用等离子体CVD方法在层间绝缘膜14-2上形成SiN膜15作为钝化膜。然而，为了通过采用SiN膜15防止水和氧渗透，必须将其膜厚度D3设定为大于等于600nm。此时，侧壁部分的膜厚度D2极小。因此，制造成本变高，并且小型化被阻止。具体地说，当在DRAM(动态随机存取存储器)等中设置具有大台阶差异的多层布线时，需要进一步增加SiN膜15的膜厚度D3。
然而，如上所述，本实例中的钝化膜(MnxSiyOz膜)35的膜厚度D1是2nm至3nm的极薄膜厚度(膜厚度：D1＜D2＜D3)。此外，该膜具有良好的抗氧化性和抗水性。结果，因为可以省略SiN膜15的占用面积，这有利于小型化。
此外，因为膜厚度D1极小，当形成穿透钝化膜35和层间绝缘膜14-2的焊盘(pad)时，形成用于焊盘的开口所需的蚀刻时间可以缩短。因此，可以获得降低蚀刻成本的制造工艺方面的优点。
此外，可以在具有大台阶差异的侧壁部分上形成具有均匀膜厚度D1的钝化膜(MnxSiyOz膜)35。因此，这有利于将该膜低成本地应用于各种器件，例如DRAM。
[修改4(其中在层间设置钝化膜的实例)]
接下来，参考图15说明根据本发明的修改4的半导体器件。图15是示出了根据修改4的半导体器件的截面图。修改4涉及这种情况，其中在层间形成钝化膜。在本说明中，省略对与第三实施例的部分相同的部分的说明。
如图15所示，在硅衬底11上形成晶体管TR作为元件结构的实例。晶体管TR包括：栅极绝缘膜39，形成在衬底11上；栅极电极36，形成在栅极绝缘膜39上；隔离物37，形成在栅极电极36的侧壁上；以及源极区和漏极区，分别形成在衬底11中以将栅电极36夹在其间。
形成层间绝缘膜12-1以覆盖元件结构例如晶体管。
本修改与第三实施例的不同之处在于，在层间绝缘膜12-1与12-2之间形成钝化膜(MnxSiyOz膜)40。
在制造方法中，在通过已知制造工艺在硅衬底11上形成元件结构例如晶体管后，通过采用CVD方法沉积SiO2膜以覆盖晶体管TR等，从而形成层间绝缘膜12-1。
接下来，通过采用例如溅射方法，在层间绝缘膜12-1上沉积CuMn合金层。
然后，在200℃至600℃的温度下，进行30min至60min的热处理(退火工艺)，同时使CuMn合金层32保持与层间绝缘层12-1的接触。通过热处理，CuMn合金层中的Mn元素与层间绝缘层12-1中的Si元素和O元素反应，从而以自对准方式在界面上形成均匀的、极薄的(2nm至3nm)MnxSiyOz膜(钝化膜)40。此后，通过与第三实施例的制造方法相同的制造方法制得图15中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，在层间绝缘膜12-1与12-2之间形成钝化膜(MnxSiyOz膜)40。
因此，通过在晶体管TR与布线层之间形成钝化膜40，可以防止由在LSI中采用的材料引起的水以及劣化晶体管性能的杂质的渗透。结果，确认可以显著地提高晶体管的可靠性。
形成在层间的钝化膜40不必总是形成在元件结构例如晶体TR与层间绝缘膜12-1之间，其还可以形成在多层布线层之间。在这种情况下，这有利于防止氧化气体和水渗入多层布线层中，并且有利于提高多层布线层的抗氧化性和抗水性。
[第四实施例(其中设置熔丝的实例)]
接下来，参考图16说明根据本发明的第四实施例的半导体器件。图16是示出了根据本实施例的半导体器件的截面图。本实施例涉及具有熔丝的半导体器件。在本说明中，省略对与第一实施例的部分相同的部分的说明。
如图16所示，根据本实施例的半导体器件与第一实施例的半导体器件的不同之处在于以下要点。
即，在层间绝缘膜12-2中形成熔丝50。例如，熔丝50由包含Cu作为主要成分的金属形成。
为了使熔丝50熔化，设置熔丝熔化窗口51，其通过去除位于熔丝50上方的部分钝化膜15和层间绝缘膜14-1、14-2形成。设置熔丝熔化窗口51，以通过对其施加激光容易地使熔丝50熔化(熔断)。
在暴露于熔丝熔化窗口51的层间绝缘膜14-1、14-2的侧壁和底面上形成阻挡膜(MnxSiyOz膜)45。
接下来，通过将图16中示出的半导体器件作为实例，参考图17和18说明根据本实施例的半导体器件的制造方法。
首先，如图17所示，通过与上述相同的工艺形成半导体芯片10。然后，通过采用各向异性蚀刻工艺例如RIE方法去除位于熔丝50上方的部分钝化膜15和层间绝缘膜14-1、14-2，从而形成熔丝熔化窗口51，层间绝缘膜12-2的上表面暴露于该窗口51。
此后，如图18所示，通过采用例如溅射方法在通过形成熔化窗口51而暴露的层间绝缘膜14-2、14-1和层间绝缘膜12-2的侧壁上沉积10nm至30nm厚度的CuMn合金层。
接下来，在200℃至600℃的温度下，进行30min至60min的热处理(退火工艺)，同时使CuMn合金层保持与层间绝缘层14-1、14-2、12-1接触。通过热处理，CuMn合金层中的Mn元素与层间绝缘层14-1、14-2、12-1中的Si元素和O元素反应，从而以自对准方式在界面上形成均匀的、极薄的(2nm至3nm)MnxSiyOz膜(阻挡膜)45。从而，通过上述制造方法，制得图16中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，在暴露于熔丝熔化窗口51的层间绝缘膜14-1和14-2的侧壁和底面上形成阻挡膜(MnxSiyOz膜)45。
因此，可以防止氧化气体和水从熔丝熔化窗口51渗透，从而可以防止熔丝50被侵蚀。结果，根据其中形成阻挡膜45的半导体器件，例如，即使该半导体器件被搁置10年，也不会发生例如熔丝50的侵蚀的问题，其中10年是例如LSI的产品的保用期。
熔丝50不是必须形成在层间绝缘膜12-2中，其可以形成在各种其它层中。例如，GC(栅极导体)和Cu布线是示范性实例。因此，熔丝熔化窗口51和阻挡膜45可以被设置在适当选定的位置，并且其中形成熔丝的位置不限于本实施例中示出的位置。
[第五实施例(其中设置熔化熔丝的实例)]
接下来，参考图19说明根据本发明的第五实施例的半导体器件。图19是示出了根据本实施例的半导体器件的截面图。本实施例涉及具有熔化的熔丝的半导体器件。在本说明中，省略对与第四实施例的部分相同的部分的说明。
如图19所示，在根据本实施例的半导体器件中，在层间绝缘膜12-2中设置熔化的、分隔的熔丝50-1、50-2。本实施例与第四实施例的不同之处在于，当熔丝熔化时在暴露的层间绝缘膜12-2以及熔丝50-1、50-2的端部57上形成阻挡膜(MnxSiyOz膜)47，该阻挡膜47被连续地连接至阻挡膜45。
接下来，通过将图19中示出的半导体器件作为实例，参考图20至22说明根据本实施例的半导体器件的制造方法。
首先，如图20所示，通过熔丝熔化窗口51对希望的熔丝施加激光以经由阻挡膜45和层间绝缘膜12-1使所述熔丝熔化(熔断)。
然后，通过采用例如离子注入工艺使Mn原子离子化、加速然后被注入到通过熔化工艺暴露的熔丝50-1、50-2的端部57上以及层间绝缘膜12-2的表面上。
此后，如图21所示，在暴露的熔丝50-1、50-2的端部57上以及层间绝缘膜12-2的表面上涂覆液体绝缘膜(SiOx膜、SiOC膜等)59，并且将该绝缘膜59埋在熔丝熔化后得到的窗口51中。
然后，通过采用例如溅射方法，在绝缘膜59上沉积约10nm至30nm厚度的CuMn合金层。
接下来，如图22所示，在200℃至600℃的温度下，进行30min至60min的热处理(退火工艺)，同时使CuMn合金层保持与层间绝缘层12-2和涂覆的绝缘膜59接触。通过热处理，CuMn合金层中的Mn元素与层间绝缘层12-2中的Si元素和O元素反应，从而以自对准方式在界面上形成均匀的、极薄的(2nm至3nm)MnxSiyOz膜(阻挡膜)47。从而，通过上述制造方法，制得图19中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，如上所述，通过采用离子注入工艺，使Mn原子离子化、加速然后被注入到例如通过熔化工艺暴露的熔丝50-1、50-2的端部57上。此后，在熔丝50-1、50-2的暴露的端部57上涂覆液体绝缘膜59，然后进行热处理工艺。
因此，阻挡膜47不仅可以形成在暴露的层间绝缘膜12-2上，而且形成在熔丝50-1、50-2的暴露的端部57上。从而，可以形成MnxSiyOz膜(阻挡膜)47以覆盖熔丝熔断后的复杂截面的整个表面。此外，阻挡膜47被连续地连接至形成在熔丝熔化窗口51的底部上的阻挡膜45。
结果，即使熔丝熔化后，可以防止熔丝熔断后氧化气体和水从暴露的部分渗透，从而可以防止分离的熔丝50-1、50-2被氧化和侵蚀。此外，阻挡膜47形成在除了熔丝50-1、50-2的端部57以外的部分上，也就是说，形成在通过熔化工艺暴露的层间绝缘膜12-2的部分上。然而，在这种情况下，因为阻挡膜47是绝缘膜，不会发生涉及器件电学特性的问题。
如第四实施例中所示，通过在熔丝熔化窗口51的侧壁和底面上形成阻挡膜47，可以防止水和氧化气体从熔丝熔化窗口51渗透，以及可以防止熔丝50自身的氧化和布线的延伸。此外，如第五实施例中所示，通过在熔丝熔断后的暴露的部分上形成阻挡膜47，可以基本上完全地防止从熔丝熔断后的暴露的部分发生氧化。因此，在熔丝熔断后，熔丝熔断后分离的熔丝50-1、50-2可以维持稳定状态。
[第六实施例(应用于焊盘部分的实例)]
接下来，参考图23说明根据本发明的第六实施例的半导体器件。本实施例涉及这样的实例，其中将第一实施例中说明的阻挡膜(MnxSiyOz膜)应用于接合的焊盘部分。在本说明中，省略对与第一实施例的部分相同的部分的说明。
如图23所示，根据本实施例的半导体器件与第一实施例的半导体器件的不同之处在于以下要点。
在层间绝缘膜12-2中设置包含Cu作为主要成分的多个布线层75-1至75-4，以及在层间绝缘膜14-1、14-2中设置电源层73，该电源层73被电连接至布线层75-1至75-4并且包含Cu作为主要成分。
此外，在电源线73上形成接合引线72，其被用于向电源线73提供电源电压，以及形成绝缘层71，以覆盖接合引线72和电源层73。例如，绝缘层71由涂覆型SiO2膜等形成。
在接合引线72与电源层73之间的界面上形成Mn层77，以及在绝缘膜71与电源层73之间的界面上形成阻挡膜(MnxSiyOz膜)70。
接下来，通过将图23中示出的半导体器件作为实例，参考图24至28说明根据本实施例的半导体器件的制造方法。
首先，如图24所示，通过采用已知的制造工艺形成布线层75-1至75-4，层间绝缘膜14-1、14-2，钝化膜15以及电源层73。
然后，例如，进行各向异性蚀刻工艺例如RIE方法以去除直到电源层73的表面的部分从而形成开口，该开口穿透钝化膜15和层间绝缘膜14-2，从而使电源层73的表面暴露。
此后，如图25所示，例如，通过采用离子注入工艺将Mn元素55注入电源层73中，从而在电源层73的表面区域中形成Mn层77。
在离子注入工艺时，优选将Mn层77中的Mn浓度控制并设定为小于等于1at％。这是因为当Mn元素55被注入电源层73中时焊盘部分的阻抗小，在焊盘部分中电源层(Cu层)73的电阻率的上升速率为2.8μohmcm/Mn at％，并且从处于上述方范围内的阻抗的观点来看没有问题发生。
此后，如图26所示，通过采用接合工艺在Mn层77上形成接合引线72。
然后，如图27所示，在未连接至接合引线72的Mn层77的暴露的表面部分上涂覆涂层型SiO2膜或SiOC膜以覆盖电源层73，从而形成绝缘层71。
接下来，如图28所示，在例如200℃至400℃的温度下对涂覆的绝缘层71进行30min至60min的热处理，以使绝缘层71硬化。
当进行热处理工艺时，Mn层77中的Mn元素与绝缘层71中的Si元素和O元素反应，从而以自对准方式在绝缘层71与电源层73之间的界面上形成均匀的、极薄的(2nm至3nm)MnxSiyOz膜(阻挡膜)70。从而，通过上述制造方法，制得图23中示出的半导体器件。
如上所述，根据本实施例的结构和制造方法，可以获得与第一实施例中说明的效果(1)至(3)相同的效果。
此外，在绝缘层71与电源层73之间的界面上形成阻挡膜(MnxSiyOz膜)70。
因此，具有较低抗氧化性的电源层(Cu层)73的表面没有被暴露，以及当长时间使用LSI时，可以防止发生涉及抗氧化性和抗水性的问题。
常规地，通常在电源层73上形成铝层，但是因为在本实施例的半导体器件中形成阻挡膜70，不必形成铝层。因此，因为可以省略用于形成铝层的膜形成工艺、光刻工艺和蚀刻工艺以及用于这些工艺的制造装置，可以显著降低制造成本。
此外，用于形成阻挡膜70的热处理工艺还可以被用作用于使涂覆的绝缘膜71硬化的热处理工艺。在这方面，可以降低制造成本。
本领域的技术人员很容易想到其它优点和修改。因此，本发明在其更宽的方面不限于这里示出和说明的特定细节和示范性实施例。因此，只要不脱离由所附权利要求书和其等同替换中限定的总发明构思的精神和范围，可以进行各种修改。

Claims (18)

1.一种半导体器件，包括：
保护环，形成在半导体衬底上的层间绝缘膜中以包围所述半导体衬底上的元件形成区域，并且包含Cu作为主要成分；以及
第一阻挡膜，形成在所述层间绝缘膜与所述保护环之间的界面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
2.根据权利要求1的半导体器件，其中所述保护环具有多层布线结构，所述多层布线结构包括形成在所述层间绝缘膜中的布线层以及与所述布线层连接并且电连接至所述布线层的接触塞栓。
3.根据权利要求1的半导体器件，还包括第一槽，其形成以包围所述保护环外部的所述元件形成区域并且穿透所述层间绝缘膜直到所述半导体衬底的表面附近的部分。
4.根据权利要求3的半导体器件，还包括第二阻挡膜，其沿所述第一槽的内壁形成，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
5.根据权利要求3的半导体器件，其中所述第一槽的底部与所述半导体衬底分离。
6.根据权利要求3的半导体器件，还包括金属层，其形成以填充所述第一槽。
7.根据权利要求3的半导体器件，还包括第二槽，其形成以包围所述第一槽外部的所述元件形成区域并且穿透所述层间绝缘膜直到所述半导体衬底的表面附近的部分。
8.根据权利要求4的半导体器件，其中所述预置金属元素包含至少一种选自Mn、Nb、Zr、Cr、V、Y、Tc和Re的元素，所述构成元素包含O和至少一种选自Si、C和F的元素，以及所述第一和第二阻挡膜包含一种选自αxOy、αxSiyOz、αxCyOz和αxFyOz的材料作为主要成分，α表示所述预置金属元素。
9.一种半导体器件，包括：
熔丝，形成在半导体衬底上的层间绝缘膜中，并且包含Cu作为主要成分；
熔丝熔化窗口，形成在位于所述熔丝上的部分所述层间绝缘膜中以熔化所述熔丝；以及
第一阻挡膜，形成在所述熔丝熔化窗口的侧壁和底面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
10.根据权利要求9的半导体器件，还包括保护环，其形成在所述半导体衬底上的所述层间绝缘膜中，以包围所述半导体衬底上的元件形成区域。
11.根据权利要求10的半导体器件，还包括第二阻挡膜，其形成在所述层间绝缘膜与所述保护环之间的界面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
12.根据权利要求10的半导体器件，其中所述保护环具有多层布线结构，所述多层布线结构包括形成在所述层间绝缘膜中的布线层以及与所述布线层连接并且电连接至所述布线层的接触塞栓。
13.根据权利要求11的半导体器件，其中所述预置金属元素包含至少一种选自Mn、Nb、Zr、Cr、V、Y、Tc和Re的元素，所述构成元素包含O和至少一种选自Si、C和F的元素，以及所述第一和第二阻挡膜包含一种选自αxOy、αxSiyOz、αxCyOz和αxFyOz的材料作为主要成分，α表示所述预置金属元素。
14.一种半导体器件，包括：
电源层，形成在半导体衬底上的层间绝缘膜中，并且包含Cu作为主要成分；
接合引线，形成在所述电源层上；
绝缘膜，形成以覆盖所述电源层和接合引线；以及
第一阻挡膜，形成在所述绝缘膜与所述电源层之间的界面上，并且包含预置金属元素与所述绝缘膜的构成元素的化合物作为主要成分。
15.根据权利要求14的半导体器件，还包括金属层，其形成在所述电源层与所述接合引线之间的界面上，并且包含所述预置金属元素作为主要成分。
16.根据权利要求14的半导体器件，还包括多层布线层，其形成在所述层间绝缘膜中，并且被电连接至所述电源层。
17.根据权利要求14的半导体器件，还包括第二阻挡膜，其形成在所述层间绝缘膜与所述多层布线层之间的界面上，并且包含预置金属元素与所述层间绝缘膜的构成元素的化合物作为主要成分。
18.根据权利要求17的半导体器件，其中所述预置金属元素包含至少一种选自Mn、Nb、Zr、Cr、V、Y、Tc和Re的元素，所述构成元素包含O和至少一种选自Si、C和F的元素，以及所述第一和第二阻挡膜包含一种选自αxOy、αxSiyOz、αxCyOz和αxFyOz的材料作为主要成分，α表示所述预置金属元素。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376683A (zh) * 2010-08-13 2012-03-14 台湾积体电路制造股份有限公司 带有金属焊盘的密封圈结构
CN101993031B (zh) * 2009-08-13 2014-04-09 联华电子股份有限公司 接触垫的保护结构与半导体结构
WO2022166131A1 (zh) * 2021-02-07 2022-08-11 长鑫存储技术有限公司 半导体结构的熔断填充方法及半导体结构

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282646B2 (ja) * 2005-09-09 2009-06-24 株式会社東芝 半導体装置の製造方法
JP4529880B2 (ja) * 2005-11-21 2010-08-25 ソニー株式会社 半導体装置および半導体装置の製造方法
WO2007100125A1 (ja) * 2006-02-28 2007-09-07 Advanced Interconnect Materials, Llc 半導体装置、その製造方法およびその製造方法に用いるスパッタリング用ターゲット材
JP2008053320A (ja) * 2006-08-22 2008-03-06 Nec Electronics Corp 半導体装置およびその製造方法
JP4321570B2 (ja) 2006-09-06 2009-08-26 ソニー株式会社 半導体装置の製造方法
JP4773307B2 (ja) * 2006-09-15 2011-09-14 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2008218659A (ja) 2007-03-02 2008-09-18 Tokyo Electron Ltd 半導体装置の製造方法、半導体製造装置及びプログラム
JP5141683B2 (ja) 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5365514B2 (ja) 2007-03-30 2013-12-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7633164B2 (en) 2007-04-10 2009-12-15 Tohoku University Liquid crystal display device and manufacturing method therefor
JP4453845B2 (ja) * 2007-04-10 2010-04-21 国立大学法人東北大学 液晶表示装置及びその製造方法
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP2009021528A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 半導体装置
JP2009272563A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 半導体装置及びその製造方法
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
WO2010047118A1 (ja) * 2008-10-24 2010-04-29 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4873001B2 (ja) 2008-12-10 2012-02-08 ソニー株式会社 固体撮像装置とその製造方法、電子機器並びに半導体装置
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
US8168528B2 (en) * 2009-06-18 2012-05-01 Kabushiki Kaisha Toshiba Restoration method using metal for better CD controllability and Cu filing
US20110006389A1 (en) * 2009-07-08 2011-01-13 Lsi Corporation Suppressing fractures in diced integrated circuits
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US8836124B2 (en) 2012-03-08 2014-09-16 International Business Machines Corporation Fuse and integrated conductor
US8633117B1 (en) 2012-11-07 2014-01-21 International Business Machines Corporation Sputter and surface modification etch processing for metal patterning in integrated circuits
JP5655844B2 (ja) * 2012-11-09 2015-01-21 富士通セミコンダクター株式会社 半導体装置およびその製造方法
CN106158825B (zh) * 2015-04-27 2018-12-04 上海复旦微电子集团股份有限公司 一种芯片
CN109309057A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266511A (en) * 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
JPH1174229A (ja) * 1997-08-29 1999-03-16 Toshiba Microelectron Corp 半導体装置
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP4303547B2 (ja) * 2003-01-30 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101993031B (zh) * 2009-08-13 2014-04-09 联华电子股份有限公司 接触垫的保护结构与半导体结构
CN102376683A (zh) * 2010-08-13 2012-03-14 台湾积体电路制造股份有限公司 带有金属焊盘的密封圈结构
WO2022166131A1 (zh) * 2021-02-07 2022-08-11 长鑫存储技术有限公司 半导体结构的熔断填充方法及半导体结构

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