CN108335975A - 具有圆周结构的半导体器件以及制造方法 - Google Patents

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Abstract

通过激光辐射在半导体衬底中形成圆周嵌入式结构，所述半导体衬底具有半导体材料。所述嵌入式结构包括所述半导体材料的多晶结构并且包围半导体管芯的中心部分。包括所述嵌入式结构的所述半导体管芯与所述半导体衬底分离。

Description

具有圆周结构的半导体器件以及制造方法
背景技术
集成电路的电气元件是采用被施加到半导体晶圆的一系列工艺来形成的。在完成晶圆级制造之后，半导体晶圆被分成个体半导体管芯。管芯分离，也被称为“切割”，可以包括将载体衬底附接在半导体晶圆的一侧处。载体衬底在切割期间使晶圆的位置固定，所述切割例如可以包括划线、锯切和/或蚀刻。常规激光器切割方法使用波长被半导体晶圆的半导体材料吸收的激光。隐形切割使用具有如下波长的激光：在该波长处，半导体衬底是高度透明的以使激光束可以被聚焦在半导体晶圆的内部。激光束在焦点周围使半导体材料熔化，半导体材料再结晶成具有导致显著的机械应力的高密度位错的多晶形式。机械应力使得垂直裂缝能够向晶圆前表面和后表面发展。以此方式，由单晶半导体材料到多晶半导体材料的局部转换所引起的应力通过以适当的方式施加外力而促进管芯分离。
机械切割容易实施并且允许高生产量，但易于生成可能传播到半导体器件中的裂缝。该裂缝难以检测，但是对器件可靠性可能具有显著的影响。需要一种管芯分离的方法，其在成本和器件可靠性之间具有改进的折衷。
发明内容
本公开涉及一种制造半导体器件的方法。所述方法包括通过激光辐射在半导体材料的半导体衬底中形成圆周嵌入式结构。所述嵌入式结构包括半导体材料的多晶结构并且包围半导体管芯的中心部分。将所述半导体管芯与所述半导体衬底分离，其中，所述半导体管芯包括所述嵌入式结构。
本公开还涉及一种半导体器件，其包括处于半导体材料的单晶半导体主体的有源区中的功能元件。所述半导体器件还包括圆周嵌入式结构，其包括处于所述半导体主体中的半导体材料的多晶结构。所述嵌入式结构包围所述有源区的至少中心部分。
在所附权利要求书中描述了其它实施例。本领域技术人员在阅读了以下具体实施方式并查看了附图之后将认识到另外的特征和优势。
附图说明
包括附图以提供对本实施例的进一步理解，并且附图包含在本说明书中并构成本说明书的一部分。附图例示了本实施例并且与说明书一起用于解释实施例的原理。将容易意识到其它实施例和预期优势，因为通过参考以下具体实施方式，它们变得更好理解。
图1是根据实施例的制造半导体器件的方法的简化流程图，该方法包括通过激光辐射来形成圆周嵌入式结构。
图2A是用于例示根据实施例的制造半导体器件的方法的在将功能元件形成在有源区中之后的半导体衬底的一部分的示意性水平横截面视图。
图2B是沿着线B-B截取的图2A的半导体衬底部分的示意性竖直横截面视图。
图3A是在形成圆周嵌入式结构之后的图2A的半导体衬底部分的示意性水平横截面视图。
图3B是沿着线B-B截取的图3A的半导体衬底部分的示意性竖直横截面视图。
图4A是在管芯分离之后的图3A的半导体衬底部分的部分的示意性水平横截面视图。
图4B是沿着线B-B截取的图4A的半导体衬底部分的示意性竖直横截面视图。
图5A是用于例示实施例的效果的在使用切割锯的锯切过程开始时的半导体衬底的一部分的示意性水平横截面视图。
图5B是在切割期间图5A的半导体衬底部分的示意性竖直横截面视图。
图6是用于例示实施例的效果的另一半导体衬底的一部分的示意性竖直横截面视图。
图7A是根据实施例的在与包括多个分离的多晶结构的嵌入式结构的水平纵向延伸平行的平面中的半导体衬底的一部分的竖直横截面视图。
图7B是在与嵌入式结构的水平纵向延伸垂直的平面中的图7A的半导体衬底部分的竖直横截面视图。
图7C是根据另一实施例的在与包括连续多晶结构的嵌入式结构的水平纵向延伸平行的平面中的半导体衬底的一部分的竖直横截面视图。
图7D是在与嵌入式结构的水平纵向延伸垂直的平面中的图7C的半导体衬底部分的竖直横截面视图。
图8A是根据又一实施例的沿着包括两个竖直分离的部分的嵌入式结构的水平纵向方向的示意性竖直横截面视图。
图8B是在与嵌入式结构的水平纵向延伸垂直的平面中的图8A的半导体衬底部分的示意性竖直横截面视图。
图9A是根据实施例的包括通过激光辐射形成的圆周嵌入式结构的半导体器件的示意性竖直横截面视图。
图9B是沿着线B-B截取的图9A的半导体器件的示意性水平横截面视图。
图10是根据实施例的包括通过激光辐射形成的圆周嵌入式结构的半导体二极管的示意性竖直横截面视图。
图11是根据另一实施例的包括通过激光辐射形成的圆周嵌入式结构的功率IGFET(绝缘栅极场效应晶体管)的示意性竖直横截面视图。
图12是根据又一实施例的包括通过激光辐射形成的圆周嵌入式结构的IGBT(绝缘栅极双极型晶体管)的示意性竖直横截面视图。
图13是根据另一实施例的包括通过激光辐射形成的圆周嵌入式结构的集成电路的示意性竖直横截面视图。
图14是根据又一实施例的包括逻辑电路和通过激光辐射形成的圆周嵌入式结构的功率半导体器件的示意性竖直横截面视图。
具体实施方式
在以下具体实施方式中，参考附图，附图形成具体实施方式的一部分并且在附图中以例示的方式示出了具体实施例，其中可以实践实施例。要理解的是，可以利用其它实施例，并且可以做出结构或逻辑改变，而不脱离本公开的范围。例如，针对一个实施例所例示或描述的特征可以用在其它实施例中或者可以结合其它实施例使用以产生另外的实施例。本公开旨在包括这种修改和变型。使用特定语言来描述示例，这些语言不应被解释为限制所附权利要求的范围。附图并非是按比例绘制的，并且仅仅是用于例示性目的。如果没有另外指定，则在不同的附图中用相同的附图标记来指示对应的元件。
术语“具有”、“包含”、“包括”等是开放式的，并且这些术语指示存在指定的结构、元件或特征，但并不排除另外的元件或特征。冠词“一”和“所述”旨在包括复数以及单数，除非上下文明确指示其它情况。
术语“电连接”描述电连接的元件之间的永久低欧姆连接，例如所涉及的元件之间的直接接触或者经由金属和/或重掺杂半导体材料的低欧姆连接。术语“电耦合”包括适于信号传输的一个或多个居间元件可以处于电耦合的元件之间，所述居间元件例如是能够被控制以在第一状态下暂时提供低欧姆连接并在第二状态下提供高欧姆电解耦的元件。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来例示相对掺杂浓度。例如，“n-”表示比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区的掺杂浓度高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1涉及一种使用某一波长的激光辐射来形成嵌入式结构的方法，其中在所述波长下，涉及的半导体衬底是高度透明的，所述嵌入式结构可以有效地作为在机械切割期间的裂缝停止部，和/或有效地作为针对杂质原子具有增大的获取位置(gettering site)密度的区域和/或具有针对移动电荷载流子的复合中心的区域。该方法包括通过激光辐射在半导体衬底中形成圆周嵌入式结构(402)，其中，嵌入式结构包括半导体衬底的半导体材料的多晶结构并且包围半导体管芯的中心部分。
半导体衬底的半导体材料例如可以是硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)或AIIIBV半导体。半导体衬底可以形成具有单一一种半导体材料的均质衬底，例如硅晶圆，或者可以在具有另一半导体材料或绝缘体材料的衬底基底上形成衬底层。
半导体衬底包括半导体管芯的多个规则布置的器件区，其中，器件区由正交的切口道(kerf street)分离，正交的切口道形成网格状切口区。每个器件区包括中心有源区并且可以包括外围端部区，该外围端部区包围有源区并且将有源区与切口道分离。
每个器件区被分配给个体半导体管芯，其中，在晶圆级处理下，半导体衬底形成多个半导体管芯的合成物。
激光波长被选择为使得晶体在激光束的焦点区中被局部破坏，但在表面与焦点区之间保持几乎未被破坏。例如，激光波长被选择为使得半导体材料在该激光波长下的透射比为至少50％，例如至少80％。激光束被导引至半导体衬底的基底表面的其中之一，例如半导体衬底的后侧表面，并且激光束在距基底表面至少20μm的焦距处被聚焦在半导体衬底中。激光辐射可以是脉冲式的，其中，激光脉冲的持续时间和能量被选择为使得在焦点周围的区域中单晶半导体材料转换成多晶结构。
半导体衬底与激光束之间的适当相对移动形成了嵌入式结构，该嵌入式结构包括多晶结构并且包围半导体管芯的至少中心部分。
伴随局部多晶化的体积膨胀产生了显著的局部压缩应力。在单晶半导体衬底的位于多晶结构在主表面方向和背侧表面方向这两者上的竖直投影中的部分中，显著的拉伸应力是有效的。拉伸应力部分可以包括晶体缺陷，例如位错、晶体表面的平面缺陷和/或主要沿竖直投影传播的微裂缝。
多晶结构与半导体衬底的靠近多晶结构并在多晶结构的竖直方向上的拉伸应力部分彼此互补成为圆周嵌入式结构，该嵌入式结构包围半导体管芯的至少中心部分、完整的有源区或完整的器件区。
该方法还包括：在形成圆周嵌入式结构之后将个体半导体管芯与半导体衬底分离(404)，其中，每个半导体管芯典型地包括完整的嵌入式结构。
在管芯分离期间，嵌入式结构有效地作为裂缝停止结构，其抑制发源于在分离过程期间所暴露的侧表面处的裂缝向被嵌入式结构包围的单晶中心部分中传播。
例如，切割锯所施加的机械应力可能导致裂缝从由切割锯所形成的切割沟槽向半导体管芯的中心部分的方向中传播。在距主表面和/或距后侧表面以及距由切割沟槽所暴露的侧表面适当距离处的嵌入式裂缝停止结构有效地抑制了裂缝向半导体管芯的中心部分中传播，该中心部分包括大部分功能元件。嵌入式裂缝停止部可以根据需要应用于现有的布局。嵌入式裂缝停止结构并不降低面积效率，因为不用在前侧为裂缝停止结构保留芯片面积。有效的裂缝停止结构还允许增大切割锯的前进馈送。
在管芯分离之后，嵌入式结构的晶界和晶体缺陷可以有效地作为针对杂质原子的获取位置。对于功率半导体器件，嵌入式结构的晶界和晶体缺陷还可以有效地作为在端部区中选择性地降低电荷载流子寿命的复合中心。
根据实施例，该方法还可以包括：在管芯分离之前在半导体衬底的有源区中形成半导体器件的功能元件。可以在形成嵌入式结构之前形成功能元件。
在个体器件区的有源区中形成限定最终半导体器件的功能的所有功能元件。功能元件可以包括具有非线性特性的有源电子元件和/或无源电子元件，有源电子元件例如是pn二极管、肖特基二极管、双极型晶体管、场效应晶体管以及存储器单元，无源电子元件例如是电阻器和电容器以及微机电结构。
可以主要通过前侧处理来形成功能元件，前侧处理包括在前侧处执行的光刻工艺、蚀刻工艺、注入工艺以及沉积工艺。形成功能元件还可以包括在与主表面相对的后侧表面上或通过后侧表面所施加的多个工艺步骤，例如对掺杂剂的一次或多次注入和通过激光退火对注入的掺杂剂的激活。
图2A至图4B示出了根据参考图1所描述的方法在单晶半导体衬底700中形成功能元件190和形成圆周嵌入式结构800。
半导体衬底700的半导体材料例如可以是Si、Ge、SiGe、SiC或AIIIBV半导体。半导体衬底700可以是通过锯切晶锭而获得的平坦圆柱形半导体片，例如直径为100mm、150mm、200mm、300mm或更大并且在主表面701与相对的后侧表面702之间测量的厚度大于100μm(例如，大于750μm)的硅晶圆。半导体衬底700可以是高电阻的、n型或p型。
主表面701的法线限定了竖直方向，并且与主表面701平行的方向是水平方向。
如图2A所示，半导体衬底700包括按行和列布置的多个规则间隔的器件区600。器件区600的水平横截面区域可以是边缘长度在100μm到几毫米的范围内的矩形。每个器件区600包括中心有源区610，并且可以包括以近似均匀的宽度包围有源区610的外围端部区690。
有源区610包括中心部分611以及以近似均匀的宽度包围中心部分611的外围部分612。外围部分612的宽度w2例如可以是有源区610的较小边缘长度l2的最多5％，例如，最多2％。
在有源区610中，形成限定最终半导体器件的目标功能的所有功能元件190。例如，在最终半导体器件是控制器的情况下，对控制器的功能有贡献的所有功能元件190都形成在有源区610中。在半导体器件象征逻辑器件的情况下，所有逻辑电路形成在有源区内。在包括并联电连接的多个晶体管单元的功率半导体器件中，所有功能晶体管单元形成在有源区内，并且在包括逻辑电路的功率半导体器件的情况下，逻辑电路和所有功能晶体管单元都形成在有源区内。在功率半导体二极管的情况下，阳极区和阴极区中的至少一个排他地形成在有源区内。
功能元件190可以包括有源电子元件和无源电子元件，有源电子元件例如是pn二极管、肖特基二极管、双极型晶体管、场效应晶体管以及存储器单元，无源电子元件例如是电阻器和电容器以及微机电结构。
端部区690没有功能元件190并且可以包括边缘构造695，边缘构造695的目的在于保护有源区610中的功能元件190使其免受外部影响，或者目的在于使功能元件190从在包括器件区600的半导体管芯的边缘处发生的效应脱离。例如，边缘构造695可以包括用电介质材料填充的护圈、密封圈和/或圆周沟槽。
网格状切口区域900包括正交的切口道，其将相邻的器件区600分离。切口区域900包括中心目标切割区域950以及安全裕度区域940，中心目标切割区域950被经完美调整的切割工艺消耗，安全裕度区域940在目标切割区域950和器件区600之间，其中，安全裕度区域940的宽度等于或大于切割工艺的最大可容忍横向偏差。
图3A和3B涉及通过激光辐射形成圆周嵌入式结构800。
图3B示出了被导引至半导体衬底700的可达到的基底表面上的激光束890。在嵌入式结构800是在这种结构(其对于激光束890较不透明或者接近不透明，例如金属焊盘或金属连接线)已经形成在前侧处之后被形成的情况下，激光束890被导引至后侧表面702。在嵌入式结构800是在不透明结构形成于前侧处之前被形成的情况下，或者在至少切口区900在最终前侧处理之后对于激光束890保持可达到的情况下，激光束890可以被导引至主表面710。
激光束890的激光波长被选择为使得半导体材料的透射比为至少50％，至少80％，例如大于90％。光学系统892在距后侧表面702至少20μm(例如，至少30μm)的焦距处将激光束890聚焦在半导体衬底700中。
例如，对于硅半导体衬底，激光波长可以是至少1000nm，例如1064nm，脉冲持续时间可以在从10ns到500ns(例如100ns到200ns)的范围内，并且脉冲能量可以在从2.0μJ到20μJ(例如从4μJ到5μJ)的范围内。
激光束890可以局部地熔化单晶半导体材料，该单晶半导体材料再结晶成多晶形式。半导体衬底700与激光束890之间的适当相对移动形成了圆周嵌入式结构800，其包括多晶结构850并且包围有源区610的至少中心部分611。
多晶结构850可以形成连续的多晶带或者分离的多晶柱852的连续行，其中，连续带或连续行跨半导体衬底700的整个可用区域并且跨器件区600之间的切口道而延伸，并且其中，正交的两对相邻带或行的部分形成了个体器件区600的个体圆周嵌入式结构800。
根据图3A所示的实施例，激光辐射在切口道的至少部分中被抑制，使得激光辐射形成多个分离的圆周嵌入式结构800。每个嵌入式结构800可以包括四个直线行的分离的(例如等间距的)多晶柱852，其中，这四行分离的多晶柱852形成围绕有源区610的至少中心部分611的裂缝停止框架。在所示实施例中，裂缝停止框架形成在切口区900中并且包围个体器件区600。
伴随局部多晶化的体积膨胀产生了显著的局部压缩应力。在单晶半导体衬底700的位于多晶结构850在主表面701的方向和背侧表面702的方向这两者上的竖直投影中的拉伸应力部分853中，显著的拉伸应力是有效的。拉伸应力部分853可以包括平面晶体缺陷，例如偏移晶体表面和/或主要沿竖直投影传播的微裂缝。
多晶结构850以及半导体衬底700的靠近多晶结构850并且在多晶结构850的竖直方向上的拉伸应力部分853是包围有源区610的中心部分611或整个有源区610或整个器件区600的圆周嵌入式结构800的部分。
图4A和图4B示出了在形成功能元件190之后并且在形成圆周嵌入式结构800之后的半导体管芯590与半导体衬底700的分离，其中，每个半导体管芯590至少包括个体器件区600。
管芯分离可以包括将载体衬底(例如，拾取带或板)附接在半导体衬底700的前侧处以及沿着切口道形成切割沟槽960，其中，切割沟槽960延伸穿过半导体衬底700。
通过分离工艺获得的半导体管芯590至少包括个体器件区600，并且还可以包括在器件区600与实际切割沟槽960之间的发源于切口区900的剩余部分的空闲区699。
切割暴露出半导体管芯590的侧表面103，并且嵌入式结构800有效地作为防止发源于侧表面103处的裂缝传播到由嵌入式结构800包围的单晶部分中的裂缝停止结构。
切割锯所施加的机械应力可能导致裂缝从切割沟槽960传播到有源区610的方向中。在距主表面701和/或距后侧表面702以及距切割沟槽960适当距离处的嵌入式裂缝停止结构有效地抑制了裂缝传播到有源区610中。有效的裂缝停止结构还允许增大切割锯的前进馈送。
在管芯分离之后，嵌入式结构800的晶界和晶体缺陷可以有效地作为针对杂质原子的获取位置。对于功率半导体器件，嵌入式结构800的晶界和晶体缺陷还可以有效地作为在端部区中选择性地降低电荷载流子寿命的复合中心。
图5A和5B例示了嵌入式结构800作为裂缝停止结构的效果。
图5A示出了具有前侧金属化305并且具有位于半导体衬底700的器件区600中的掺杂区的半导体衬底700，该前侧金属化305包括若干布线层311、312以及使布线层311、312彼此连接的接触过孔。可以包括聚酰亚胺层的钝化结构210可以完全覆盖最高的布线层311，或者可以至少覆盖前侧金属化305的侧壁。
前侧金属化305和钝化结构210可以具有网格状开口390，在网格状开口390处不存在前侧金属化305和钝化结构210。开口390可以暴露将相邻的器件区600分离的切口区900的至少一部分。例如，钝化结构210的外边缘可以在器件区600的端部区690内或者可以在器件区600的有源区610的外围部分612内。
在开口390的竖直投影中，半导体衬底700包括圆周嵌入式结构800。在所示实施例中，每个嵌入式结构800包括两个竖直分离的子结构810、820，其中，子结构810、820中的每一个包括多晶结构850以及单晶半导体衬底700的拉伸应力部分853。两个竖直分离的子结构810、820的多晶结构850之间的竖直距离为至少60μm，例如至少100μm。
拾取带990可以在前侧处附接到半导体衬底700，例如，拾取带990可以在钝化结构210上附接到半导体衬底700。
图5B示出了在使用切割锯992的管芯分离期间的半导体衬底700，管芯分离去除了半导体衬底700的位于切口区900内的部分以及位于相邻的圆周嵌入式结构800之间的部分。
旋转的切割锯992往往导致裂缝999，裂缝999是沿着由旋转的切割锯992所暴露的侧表面103并且在主表面701和后侧表面702的靠近旋转的切割锯992的区域中发源的。诸如拉伸应力部分853中和多晶结构850中的晶界之类的晶格缺陷使裂缝999向器件区600的中心部分中的传播停止。
图6示出了借助于切割锯992对包括布线层311、312的叠置体上的功率金属化325的半导体衬底700进行切割，其中，电介质层202将布线层311、312彼此分离并且将布线层311、312与半导体衬底700分离，并且其中，电介质分离层205将功率金属化325与最高的布线层311分离。
多晶结构850的竖直中心轴与至少覆盖功率金属化325的侧壁的钝化结构210的侧壁203之间的距离d4为钝化结构210的侧壁203与完美对准的切割锯992之间的距离d5的大约一半。
嵌入式结构800抑制了由切割锯992沿着逐渐被切割工艺暴露的侧表面103所生成的裂缝999的传播。
图7A和图7B示出了单层圆周嵌入式结构800的细节，该单层圆周嵌入式结构800包括具有被布置成行的多个分离的多晶柱852的多晶结构850。
多晶柱852可以围绕竖直中心轴大体上旋转对称，其中，多晶柱852的直径沿着竖直延伸可以变化。平均最大横向直径md1可以在从1.5μm到8μm的范围内，例如在从2.5μm到3.5μm的范围内。相邻多晶柱852之间的平均横向中心到中心距离p1可以为平均最大横向直径md1的至少120％。多晶柱852的竖直延伸v1可以是平均最大横向直径的至少四倍，例如至少五倍。
嵌入式结构800还包括半导体衬底700的直接在相邻多晶柱852之间的单晶部分851，以及半导体衬底700的位于多晶柱852在主表面701的方向和后侧表面702的方向上的竖直投影中的拉伸应力部分853。拉伸应力部分853中的拉伸应力可以为至少-10E8dyn/cm2，例如至少-20E8dyn/cm2。
多晶结构850与后侧表面702之间的第一距离d1可以是至少20μm，例如至少30μm。多晶结构850与主表面701之间的第二距离d2可以是至少20μm，例如至少30μm。
图7C和图7D涉及一种嵌入式结构800，其包括连续的多晶结构850。在与横向纵向延伸正交的横截面中，连续的多晶结构850可以具有在从1.5μm到8μm的范围内(例如，在从2.5μm到3.5μm的范围内)的平均最大横向宽度w1。其它尺寸可以对应于参考图7A到图7B所提及的尺寸。
图8A和图8B涉及具有嵌入式结构800的实施例，嵌入式结构800包括至少两个(例如，两个、三个或更多个)竖直分离的子结构810、820。竖直相邻的子结构810、820之间的最小距离vd1可以是100μm。竖直分离的子结构810、820可以竖直对准或者可以相对于彼此横向移位，例如至少5μm。子结构810、820中的每一个子结构的其它尺寸可以对应于参考图7A到图7D所提及的尺寸。
图9A和图9B涉及半导体器件500，通过如上所述的方法获得半导体器件500。半导体器件500可以是集成电路、功率半导体器件、微机电系统、存储器电路、控制器电路或逻辑电路，例如CMOS电路。
半导体器件500主要包括半导体材料的单晶半导体主体100，例如Si、Ge、SiGe、SiC或AIIIBV半导体的单晶半导体主体。半导体主体100具有位于前侧处的第一表面101以及位于后面上的平行于第一表面101且与第一表面101相对的第二表面102。侧表面103连接第一和第二表面101、102。第一表面101的法线限定了竖直方向，并且与第一表面101平行的方向为水平方向。半导体主体100的水平横截面区域可以是大约矩形的。
半导体主体100的中心有源区610包括限定半导体器件500的目标功能的所有功能元件190。功能元件190可以沿着第一表面101形成。根据实施例，功能元件190中的至少一些可以延伸到第二表面102。功能元件190可以包括具有非线性特性的有源电子元件和/或无源电子元件，所述有源电子元件例如pn二极管、肖特基二极管、双极型晶体管、场效应晶体管、结型晶体管以及存储器单元，所述无源电子元件例如电阻器和电容器以及微机电结构。
可以至少部分地覆盖金属结构的钝化结构210可以至少在有源区610中形成在前侧处。
圆周嵌入式结构800包括单晶半导体主体100的半导体材料的多晶结构850。嵌入式结构800包围有源区610的至少中心部分611，其中，中心部分611包括整个有源区610的至少90％，例如95％。
根据实施例，多晶结构850处于有源区610的外围部分612中，并且包围中心部分611，其中，例如，外围部分612的宽度w2可以是有源区610的较小边缘长度l2的至多5％，例如至多2％。
根据另一实施例，多晶结构850在端部区690中，端部区690包围有源区610并且其中没有功能元件190，其中，端部区690可以包括边缘构造，例如从第一表面101延伸到半导体主体100中的密封圈、护圈或圆周电介质结构。
根据又一实施例，多晶结构850在空闲区699中，空闲区699可以包围端部区690并且可以由切口区的剩余部分形成。
例如，多晶结构850形成在钝化结构210的侧壁203与侧表面103之间。
关于嵌入式结构800的细节，参考上文的具体实施方式。
图10涉及功率半导体二极管501，其具有从半导体主体100的第一表面101到第二表面102的前向电流，反之亦然。金属化第一负载电极310直接邻接第一表面101的一部分，并且金属化第二负载电极320直接邻接第二表面102。
半导体主体100可以包括掺杂的阳极/主体区120以及轻掺杂的漂移区域131，轻掺杂的漂移区域131与阳极/主体区120一起形成了第一pn结pn1。阳极/主体区120与第一负载电极310形成低欧姆接触。重掺杂的接触部分139可以与偏移区域131形成单极结并且与第二负载电极320形成低欧姆接触。电介质结构206可以将第一负载电极310与漂移区域131的部分分离，以形成包括场板的边缘构造695。阳极/主体区120的横向延伸限定了半导体二极管501的有源区610。
上文描述的圆周嵌入式结构800，例如参考图8A和图8B描述的具有两个竖直分离的子结构810、820的嵌入式结构800，包围有源区610。嵌入式结构800可以有效地作为机械切割期间的裂缝停止部，有效地作为针对杂质原子具有增大的获取位置密度的区域，并且有效地作为具有针对移动电荷载流子的增大的复合率的区域，其中，增大的复合率在第一负载电极310和第二负载电极320两端有极性变化的情况下提高了移动电荷载流子从端部区690的去除。
图11示出了具有并联电连接的多个晶体管单元TC的IGFET 502。公共阳极/主体区120与偏移区域131形成第一pn结pn1。第一负载电极310可以形成或可以电连接到源极端子S。第二负载电极320可以形成或可以电连接到漏极端子D。嵌入式结构800可以有效地作为裂缝停止部，并且可以局部地增大端部区中的复合率以在由第一pn结pn1形成的主体二极管两端的电压的极性从正向偏置变为反向偏置的情况下加速移动电荷载流子从端部区的去除。
在图12的IGBT 503中，接触部分139与漂移区域131或者与漂移区域131的导电类型的缓冲区域形成了另一pn结px，其中，缓冲区域直接在漂移区域131与接触部分139之间(被夹在漂移区域131与接触部分139之间)。第一负载电极310可以形成或可以电连接到发射极端子E。第二负载电极320可以形成或可以电连接到阴极端子C。嵌入式结构800可以有效地作为裂缝停止部，并且作为具有针对移动电荷载流子的增大的复合率的区域，其中，增大的复合率可以在从导通状态变为截止状态的情况下提高移动电荷载流子从端部区690的去除。
图13的集成电路504可以是控制器、存储器器件、例如CMOS器件的逻辑电路，并且在前侧处包括一个或多个布线层311、312。钝化结构210覆盖布线层311、312的至少部分。钝化结构210的侧壁203形成在距半导体主体100的侧表面103一定距离处。集成电路504的功能元件190形成在钝化结构210的竖直投影内。
上述嵌入式结构800可以形成在侧表面103与钝化结构210的侧壁203的竖直投影之间，并且可以有效地作为机械切割期间的裂缝停止部，并且作为针对杂质原子具有增大的获取位置密度的区域。
另一集成电路505将功率半导体部分(例如，通过第一负载电极310可接入的IGFET)与具有一个或多个布线层311、312中的互连的逻辑部分组合。钝化结构210可以覆盖第一负载电极310的侧壁和布线层311、312。嵌入式结构800可以形成在半导体主体100的侧表面103与钝化结构210的侧壁203之间。
尽管在本文中例示并描述了具体实施例，但是本领域普通技术人员应当意识到，各种替代和/或等效的实施方式可以替代所示出并描述的具体实施例，而不脱离本发明的范围。本申请旨在覆盖本文所讨论的具体实施例的任何调整和变型。因此，本发明旨在仅由权利要求书及其等同物来限定。

Claims (25)

1.一种制造半导体器件的方法，所述方法包括：
通过激光辐射在半导体材料的半导体衬底中形成嵌入式结构，其中，所述嵌入式结构包括所述半导体材料的多晶结构并且包围半导体管芯的中心部分；以及
将包括所述嵌入式结构的所述半导体管芯与所述半导体衬底分离。
2.根据权利要求1所述的方法，还包括：
在所述半导体管芯的有源区中形成所述半导体器件的功能元件。
3.根据权利要求2所述的方法，其中，
所述嵌入式结构形成在所述有源区的外部。
4.根据权利要求2和3中任一项所述的方法，其中，
所述嵌入式结构形成在所述半导体管芯的端部区中，其中，所述端部区包围所述有源区并且包括边缘构造。
5.根据权利要求2和3中任一项所述的方法，其中，
所述嵌入式结构形成在所述半导体管芯的空闲区中，其中，所述空闲区在包括所述有源区和端部区的器件区的外部，所述端部区包围所述有源区并且包括边缘构造。
6.根据权利要求1-5中任一项所述的方法，其中，
所述激光辐射的波长为至少1000nm。
7.根据权利要求1-6中任一项所述的方法，其中，
激光辐射包括脉冲辐射。
8.根据权利要求1-7中任一项所述的方法，其中，
将所述半导体管芯分离包括：在距所述嵌入式结构一定横向距离处切割所述半导体衬底。
9.根据权利要求1-8中任一项所述的方法，其中，
在所述激光辐射在所述半导体衬底中的焦平面与后侧表面之间的第一焦距为至少20μm。
10.根据权利要求1-9中任一项所述的方法，其中，
形成所述嵌入式结构包括通过所述激光辐射形成多个横向分离的多晶柱，并且所述嵌入式结构包括所述多个横向分离的多晶柱以及所述半导体衬底的位于相邻的多晶柱之间的单晶部分。
11.根据权利要求10所述的方法，其中，
所述多晶柱形成为具有在从1.5μm至10μm的范围内的平均最大横向直径以及所述平均最大横向直径的至少120％的平均横向中心到中心距离。
12.根据权利要求1-10中任一项所述的方法，其中，
形成所述嵌入式结构包括通过所述激光辐射形成连续的圆周多晶结构。
13.根据权利要求1-12中任一项所述的方法，其中，
形成所述嵌入式结构包括形成至少两个竖直分离的子结构，其中，所述两个竖直分离的子结构之间的竖直距离为至少60μm。
14.根据权利要求1-13中任一项所述的方法，其中，
所述半导体衬底具有单晶硅。
15.根据权利要求1-14中任一项所述的方法，其中，
所述多晶结构的竖直延伸为平均最大横向宽度的至少5倍。
16.一种半导体器件，包括：
功能元件，所述功能元件在半导体材料的半导体主体的有源区中；以及
圆周嵌入式结构，所述圆周嵌入式结构位于距所述半导体主体的侧表面一定距离处，并且包括所述半导体材料的多晶结构，
其中，在所述半导体主体中，所述嵌入式结构包围所述有源区的至少中心部分。
17.根据权利要求16所述的半导体器件，其中，
所述多晶结构在所述有源区的外部。
18.根据权利要求16和17中任一项所述的半导体器件，其中，
所述多晶结构在所述半导体器件的端部区中，其中，所述端部区包围所述有源区并且包括边缘构造。
19.根据权利要求16和17中任一项所述的半导体器件，其中，
所述多晶结构在所述半导体器件的空闲区中，其中，所述空闲区在还包括端部区的器件区的外部，其中，所述端部区包围所述有源区并且包括边缘构造。
20.根据权利要求16到19中任一项所述的半导体器件，其中，
所述多晶结构与所述半导体主体的第一表面和第二表面中的最接近的表面之间的第一距离为至少20μm。
21.根据权利要求16到20中任一项所述的半导体器件，其中，
所述嵌入式结构包括多个横向分离的多晶柱以及所述半导体主体的将相邻的多晶柱分离的单晶部分。
22.根据权利要求21所述的半导体器件，其中，
所述多晶柱具有在从1.5μm至10μm的范围内的平均最大横向直径以及所述平均最大横向直径的至少120％的平均横向中心到中心距离。
23.根据权利要求16到20中任一项所述的半导体器件，其中，
所述嵌入式结构包括连续的圆周多晶结构。
24.根据权利要求16到23中任一项所述的半导体器件，其中，
所述嵌入式结构包括至少两个竖直分离的子结构，并且两个相邻的竖直分离的子结构之间的竖直距离为至少60μm。
25.根据权利要求16到24中任一项所述的半导体器件，其中，
所述半导体器件是包括以下各项的组中的一项：集成电路、功率半导体器件、微机电系统、存储器电路、控制器电路以及CMOS电路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150224A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1227176A2 (en) * 2001-01-29 2002-07-31 Matsushita Electric Industrial Co., Ltd. Manufacturing method of compound semiconductor wafer
US20060057822A1 (en) * 2004-09-15 2006-03-16 International Business Machines Corporation Chip dicing
CN1967815A (zh) * 2005-11-16 2007-05-23 株式会社电装 晶片产品及其处理方法
JP2011210915A (ja) * 2010-03-30 2011-10-20 Shindengen Electric Mfg Co Ltd 単結晶基板の切断装置、および単結晶基板の切断方法
CN104009024A (zh) * 2013-02-26 2014-08-27 瑞萨电子株式会社 半导体器件及半导体晶片
US20150179520A1 (en) * 2012-07-31 2015-06-25 Soitec Methods for fabrication of semiconductor structures using laser lift-off process, and related semiconductor structures
US20160071770A1 (en) * 2014-09-09 2016-03-10 Nxp B.V. Plasma etching and stealth dicing laser process
US20160158880A1 (en) * 2013-07-23 2016-06-09 3D-Micromac Ag Method and device for separating a flat workpiece into a plurality of sections

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005064231A (ja) 2003-08-12 2005-03-10 Disco Abrasive Syst Ltd 板状物の分割方法
US9023737B2 (en) * 2012-07-11 2015-05-05 Asm Ip Holding B.V. Method for forming conformal, homogeneous dielectric film by cyclic deposition and heat treatment
US8809166B2 (en) 2012-12-20 2014-08-19 Nxp B.V. High die strength semiconductor wafer processing method and system
US9787723B2 (en) * 2014-07-18 2017-10-10 Ping Identify Corporation Devices and methods for threat-based authentication for access to computing resources

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1227176A2 (en) * 2001-01-29 2002-07-31 Matsushita Electric Industrial Co., Ltd. Manufacturing method of compound semiconductor wafer
US20060057822A1 (en) * 2004-09-15 2006-03-16 International Business Machines Corporation Chip dicing
CN1967815A (zh) * 2005-11-16 2007-05-23 株式会社电装 晶片产品及其处理方法
JP2011210915A (ja) * 2010-03-30 2011-10-20 Shindengen Electric Mfg Co Ltd 単結晶基板の切断装置、および単結晶基板の切断方法
US20150179520A1 (en) * 2012-07-31 2015-06-25 Soitec Methods for fabrication of semiconductor structures using laser lift-off process, and related semiconductor structures
CN104009024A (zh) * 2013-02-26 2014-08-27 瑞萨电子株式会社 半导体器件及半导体晶片
US20160158880A1 (en) * 2013-07-23 2016-06-09 3D-Micromac Ag Method and device for separating a flat workpiece into a plurality of sections
US20160071770A1 (en) * 2014-09-09 2016-03-10 Nxp B.V. Plasma etching and stealth dicing laser process

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