CN109935548A - 半导体器件及其形成方法 - Google Patents

Abstract

一种半导体器件及其形成方法，所述形成方法可以包括：提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；在所述半导体衬底的表面形成顶层金属互联结构；形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。本发明方案有助于避免引线落在接地的测试键上，降低芯片发生短路失效的可能性。

Description

半导体器件及其形成方法

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体器件及其形成方法。

背景技术

在半导体制造工艺中，通常将形成有集成电路的晶圆切割成多个芯片(Chip)，然后将芯片制作成半导体封装结构。其中，相邻的芯片之间以切割道(Scribe line)相隔离，所述切割道又可以称为划片槽或街区。在切割道区的上方往往不具有半导体器件，而包括位于半导体衬底上的测试键(Test-key)，其中，所述测试键由金属互联结构形成，测试键的顶部为顶层金属层，又可以称为测试衬垫。

在将芯片制作成半导体封装结构的过程中，为了降低芯片的高度，需要采用低弧高引线封装替代传统的高弧高引线，然而采用低弧高引线，容易导致引线与切割后的芯片边缘接触，由于部分测试键具有接地功能，如果接触位置落在接地的测试键上，则芯片容易发生短路失效。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法，有助于避免引线落在接地的测试键上，降低芯片发生短路失效的可能性。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括以下步骤：提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；在所述半导体衬底的表面形成顶层金属互联结构；形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。

可选的，所述形成钝化层包括：在所述芯片区以及所述切割道区形成初始钝化层；在所述芯片区减薄所述钝化层。

可选的，所述初始钝化层的厚度大于设计规则中的钝化层的厚度上限，所述芯片区减薄后的钝化层的厚度选自所述设计规则中的钝化层的厚度。

可选的，所述初始钝化层的厚度为设计规则中的钝化层的厚度上限的1.1倍至10倍。

可选的，在所述半导体衬底的表面形成顶层金属互联结构包括：在所述半导体衬底表面形成顶层金属层间介质层；形成顶层金属互连结构，所述顶层金属互连结构包括嵌入所述顶层金属层间介质层内的多个顶层导电插塞、位于所述芯片区的芯片衬垫以及位于所述切割道区的测试键衬垫；其中，所述切割道区包括填充区域和空白区域，所述芯片区和填充区域由所述空白区域隔开，所述切割道区内的顶层导电插塞分布于所述填充区域内。

可选的，所述填充区域的宽度小于设计规则中的填充区域的宽度下限，所述填充区域的宽度方向垂直于所述芯片区与所述切割道区的交界线。

可选的，所述填充区域的宽度占所述测试键衬垫的宽度的20％至70％。

可选的，所述半导体器件的形成方法还包括：在所述切割道区中按照预设切割线切割所述半导体衬底；其中，所述预设切割线位于所述空白区域内。

可选的，所述半导体器件的形成方法还包括：在所述芯片衬垫上形成焊球；形成引线，所述引线与所述焊球连接，所述引线由所述切割道区的钝化层支撑。

为解决上述技术问题，本发明实施例提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括芯片区以及切割道区；顶层金属互联结构，所述顶层金属互联结构位于所述半导体衬底的表面；钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层。

可选的，所述切割道区的钝化层的厚度为设计规则中的钝化层的厚度上限的1.1倍至10倍。

可选的，所述金属互联结构包括：嵌入顶层金属层间介质层内的多个顶层导电插塞，所述顶层金属层间介质层位于所述半导体衬底表面；位于所述芯片区的芯片衬垫以及位于所述切割道区的测试键衬垫；其中，所述切割道区包括填充区域和空白区域，所述芯片区和填充区域由所述空白区域隔开，所述切割道区内的顶层导电插塞分布于所述填充区域内。

可选的，所述填充区域的宽度小于设计规则中的填充区域的宽度下限，所述填充区域的宽度方向垂直于所述芯片区与所述切割道区的交界线。

可选的，所述填充区域的宽度占所述测试键衬垫的宽度的20％至70％。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例中，提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；在所述半导体衬底的表面形成顶层金属互联结构；形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。采用上述方案，可以通过形成覆盖顶层金属互联结构的钝化层，且切割道区的钝化层高于所述芯片区的钝化层，使得与芯片区的顶层金属互联结构相比，切割道区的顶层金属互联结构更加低于周围围绕的钝化层，从而使引线被钝化层支撑抬高而难以与切割道区的顶层金属互联结构接触，有助于避免引线落在接地的测试键上，降低芯片发生短路失效的可能性。

进一步，在本发明实施例中，在切割道区的填充区域内形成顶层导电插塞，且填充区域的宽度小于设计规则中的填充区域的宽度下限，可以减少顶层导电插塞所占的总宽度，有助于在切割晶圆后，使测试衬垫与次顶层金属层的保留部分由于缺少顶层导电插塞而电性隔离，从而在引线落在接地的测试键上时，有助于降低芯片发生短路失效的可能性。

附图说明

图1至图5是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图6是现有技术中一种半导体器件在封装时的器件剖面结构示意图；

图7是本发明实施例中一种半导体器件的形成方法的流程图；

图8至图10是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图11是本发明实施例中一种半导体器件在封装时的器件剖面结构示意图；

图12以及图13是本发明实施例中另一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图14是本发明实施例中一种测试键衬垫对应的顶层导电插塞的位置示意图；

图15是本发明实施例中另一种半导体器件在封装时的器件剖面结构示意图。

具体实施方式

在半导体制造工艺中，通常将形成有集成电路的晶圆切割成多个芯片(Chip)，然后通过焊球、引线对芯片进行封装，以制作成半导体封装结构。在封装过程中，为了降低芯片的高度，采用低弧高引线封装的封装方法越来越受到关注，然而容易导致引线与切割后的芯片边缘接触，由于部分测试键具有接地功能，如果接触位置落在接地的测试键上，则芯片容易发生短路失效。

图1至图5是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图1，提供半导体衬底100，所述半导体衬底100包括芯片区A以及切割道区B，在所述半导体衬底100的表面形成顶层金属层间介质层110。

在具体实施中，位于所述芯片区A的半导体衬底100可以形成有各类半导体元器件，例如各种适当的晶体管、存储器、无源元件、场效应管等；位于所述切割道区B的半导体衬底往往不具有半导体元器件，而填充有介质层。

所述半导体衬底100还可以形成有部分金属互联结构，所述部分金属互联结构可以包括除顶层金属层之外的其他金属层(例如图1示出的次顶层金属层131)、位于金属层之间的导电插塞(例如图1示出的次顶层导电插塞121)以及金属层间介质层。

其中，在所述芯片区A，所述部分金属互联结构可以位于所述半导体元器件的上方，以实现各个半导体元器件的电连接；在所述切割道区B，所述部分金属互联结构可以位于所述介质层的上方，以与顶层金属互联结构共同形成测试键。

参照图2，对所述顶层金属层间介质层110进行刻蚀，以形成容纳顶层导电插塞的刻蚀孔123。

参照图3，形成顶层金属互连结构，所述顶层金属互连结构包括嵌入所述顶层金属层间介质层110内的多个顶层导电插塞123以及顶层金属层，其中，位于所述芯片区A的顶层金属层形成芯片衬垫133，位于所述切割道区B的顶层金属层形成测试键衬垫135。

参照图4，形成钝化层140，所述钝化层140覆盖所述顶层金属互联结构，也即覆盖芯片衬垫133以及测试键衬垫135。

其中，所述钝化层(Passivation layer)用于保护金属互联结构。

参照图5，对所述钝化层140进行刻蚀，以暴露出所述芯片区A和切割道区B内的顶层金属互连结构，也即暴露出芯片衬垫133以及测试键衬垫135。

图6是现有技术中一种半导体器件在封装时的器件剖面结构示意图。

参照图6，所述封装步骤可以包括在所述芯片衬垫133上形成焊球151，形成引线152，所述引线152与所述焊球151连接。

如图6所示，引线152与测试键衬垫135接触。

本发明的发明人经过研究发现，在现有技术中，由于所述引线152为低弧高引线，容易与切割后的芯片边缘接触，因此具有与测试键衬垫135接触的可能性。进一步地，如果该测试键具有接地功能，则芯片容易发生短路失效。

对于上述问题，目前多是通过封装厂严格控制封装工艺的质量以降低风险，然而由于产品规格各异，即使采用多种优化工艺对封装工艺进行调整，仍难以避免引线与切割后的芯片边缘接触，也即难以避免短路失效的问题。

在本发明实施例中，提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；在所述半导体衬底的表面形成顶层金属互联结构；形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。采用上述方案，可以通过形成覆盖顶层金属互联结构的钝化层，且切割道区的钝化层高于所述芯片区的钝化层，使得与芯片区的顶层金属互联结构相比，切割道区的顶层金属互联结构更加低于周围围绕的钝化层，从而使引线被钝化层支撑抬高而难以与切割道区的顶层金属互联结构接触，有助于避免引线落在接地的测试键上，降低芯片发生短路失效的可能性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7是本发明实施例中一种半导体器件的形成方法的流程图，所述半导体器件的形成方法可以包括步骤S21至步骤S24：

步骤S21：提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；

步骤S22：在所述半导体衬底的表面形成顶层金属互联结构；

步骤S23：形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；

步骤S24：对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。

下面结合图8至图11对上述各个步骤进行说明。

图8至图10是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图8，提供半导体衬底200，所述半导体衬底200包括芯片区A以及切割道区B，在所述半导体衬底200的表面形成顶层金属层间介质层210、顶层金属互联结构以及初始钝化层240。

其中，所述顶层金属互连结构包括嵌入所述顶层金属层间介质层210内的多个顶层导电插塞223以及顶层金属层。具体地，位于所述芯片区A的顶层金属层形成芯片衬垫233，位于所述切割道区B的顶层金属层形成测试键衬垫235。

所述初始钝化层240覆盖所述顶层金属互联结构，也即覆盖芯片衬垫233以及测试键衬垫235。

进一步地，所述初始钝化层240的厚度可以大于设计规则中的钝化层的厚度上限。

可以理解的是，初始钝化层240的厚度不能过厚，否则难以满足降低芯片的高度的市场需求；初始钝化层240的厚度不能过薄，否则难以满足支撑引线的需要。作为一个非限制性的例子，所述初始钝化层240的厚度可以为设计规则中的钝化层的厚度上限的1.1倍至10倍。优选地，可以设置所述初始钝化层240的厚度为设计规则中的钝化层的厚度上限的2倍。

在具体实施中，所述半导体衬底200还可以形成有部分金属互联结构，所述部分金属互联结构可以包括除顶层金属层之外的其他金属层(例如图8示出的次顶层金属层231)、位于金属层之间的导电插塞(例如图8示出的次顶层导电插塞221)以及金属层间介质层。

需要指出的是，在本发明实施例中，所述半导体器件可以包括所述半导体衬底、金属互联结构以及钝化层，并且对于金属互联结构采用铜工艺还是铝工艺形成不作限制。

位于所述芯片区A的半导体衬底200可以形成有各类半导体元器件，例如各种适当的晶体管、存储器、无源元件、场效应管等；位于所述切割道区B的半导体衬底往往不具有半导体元器件，而填充有介质层。

需要指出的是，在芯片区A内临近切割道区B的地方，还可以形成有密封环(Sealring)201，又可以称为保护环(Guard ring)，所述密封环201可以用于防止芯片在切割的时候受到机械损伤。在本发明实施例中，对于在芯片区A内是否具有密封环201，以及在所述密封环201下方的半导体衬底200内的具体结构不作限制。

在具体实施中，有关图8示出的半导体器件的更多详细内容请参照图1至图4中的半导体器件的描述进行执行，此处不再赘述。

参照图9，对所述芯片区A的初始钝化层240(参照图8)进行刻蚀，以减薄所述初始钝化层240，从而得到位于所述芯片区A的刻蚀后钝化层241，位于所述切割道区B的钝化层242。其中，所述钝化层242高于所述钝化层241。更具体而言，“高于”指的是钝化层242的顶部表面高于钝化层241的顶部表面。

在具体实施中，可以在所述初始钝化层240的表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜对所述芯片区A的初始钝化层240进行刻蚀，然后去除所述光刻胶层。

需要指出的是，由于在后续工艺中需要对所述切割道衬垫235上方的钝化层242进行刻蚀，因此在本发明实施例的另一具体实施方式中，还可以在对所述芯片区A的初始钝化层240进行刻蚀时，对所述切割道衬垫235上方的钝化层242进行刻蚀，也即图形化的光刻胶层可以露出切割道衬垫235的区域。

需要指出的是，所述芯片区A减薄后的钝化层241的厚度可以选自设计规则中的钝化层的厚度，以使后续工艺不会受到影响。

参照图10，对所述钝化层241以及钝化层242进行刻蚀，以暴露出所述芯片区A和切割道区B内的顶层金属互连结构，也即暴露出芯片衬垫233以及测试键衬垫235。

图11是本发明实施例中一种半导体器件在封装时的器件剖面结构示意图。

参照图11，所述封装步骤可以包括在所述芯片衬垫233上形成焊球251，形成引线252，所述引线252与所述焊球251连接。

如图11所示，引线252由所述切割道区B的钝化层242支撑，由于钝化层242较高，因此引线252难以与测试键衬垫235接触。

在本发明实施例中，通过使切割道区B的钝化层242高于所述芯片区A的钝化层241，可以使得与芯片区A的顶层金属互联结构相比，切割道区B的顶层金属互联结构更加低于周围围绕的钝化层242，从而使引线252被钝化层242支撑抬高而难以与切割道区B的顶层金属互联结构接触，有助于避免引线252落在接地的测试键上，降低芯片发生短路失效的可能性。

图12至图14是本发明实施例中另一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图，其中，图13是本发明实施例中一种测试键衬垫对应的顶层导电插塞的位置示意图。

参照图12，提供半导体衬底300，所述半导体衬底300包括芯片区A以及切割道区B，在所述半导体衬底300的表面形成顶层金属互连结构。

其中，所述芯片区A的顶层金属互连结构包括嵌入所述顶层金属层间介质层310内的多个顶层导电插塞323以及芯片衬垫333，所述切割道区B的顶层金属互连结构包括嵌入所述顶层金属层间介质层310内的多个顶层导电插塞325以及测试键衬垫335。

其中，所述切割道区B包括填充区域II和空白区域I，所述芯片区A和填充区域II由所述空白区域I隔开，所述顶层导电插塞325分布于所述填充区域II内。

具体地，所述填充区域II的宽度可以小于设计规则中的填充区域的宽度下限，所述填充区域II的宽度方向垂直于所述芯片区与所述切割道区的交界线。

参照图13，图13是本发明实施例中一种测试键衬垫对应的顶层导电插塞的位置示意图。

具体地，所述顶层导电插塞325位于填充区域II内，芯片区和填充区域II之间为所述空白区域I，填充区域II的宽度占所述测试键衬垫335的宽度的一部分。

可以理解的是，所述填充区域II的宽度不能过窄，否则能够填充的顶层导电插塞325过少，难以满足测试键内的多层金属层之间的电连接需求。作为一个非限制性的例子，所述填充区域II的宽度占所述测试键衬垫335的宽度的20％至70％，优选地，可以设置所述填充区域II的宽度占所述测试键衬垫335的宽度的30％。

参照图14，形成钝化层341以及钝化层342，其中，所述钝化层342高于所述钝化层341，进而对所述钝化层341以及钝化层342进行刻蚀，以暴露出芯片衬垫333以及测试键衬垫335。

在具体实施中，有关图14示出的半导体器件的更多详细内容请参照图8至图10示出的半导体器件的描述进行执行，此处不再赘述。

图15是本发明实施例中另一种半导体器件在封装时的器件剖面结构示意图。

所述另一种半导体器件的封装步骤可以包括在所述切割道区B中按照预设切割线切割所述半导体衬底300。

其中，所述预设切割线位于所述空白区域I内，因此所有的顶层导电插塞325(参照图14)均会被切割去除，测试衬垫335与次顶层金属层332的保留部分会由于缺少顶层导电插塞而发生电性隔离。

进而在所述芯片衬垫333上形成焊球351，形成引线352，所述引线352与所述焊球351连接。

在本发明实施例中，在切割道区B的填充区域II内形成顶层导电插塞325，且填充区域II的宽度小于设计规则中的填充区域的宽度下限，可以减少顶层导电插塞325所占的总宽度，有助于在切割晶圆后，使测试衬垫335与次顶层金属层332的保留部分由于缺少顶层导电插塞325而电性隔离，从而在引线352落在接地的测试键上时，有助于降低芯片发生短路失效的可能性。

在本发明实施例中，还提供了一种半导体器件，以下结合图10对所述半导体器件进行说明。

所述半导体器件可以包括半导体衬底200、顶层金属互联结构以及钝化层。

其中，所述半导体衬底200包括芯片区A以及切割道区B；

所述顶层金属互联结构位于所述半导体衬底200的表面；

所述钝化层覆盖所述顶层金属互联结构，所述切割道区B的钝化层242高于所述芯片区A的钝化层241。

进一步地，所述切割道区B的钝化层242的厚度可以为设计规则中的钝化层的厚度上限的1.1倍至10倍。

进一步地，以下结合图14对所述半导体器件进行说明。

所述金属互联结构可以包括嵌入顶层金属层间介质层310内的多个顶层导电插塞323，以及位于所述芯片区A的芯片衬垫333以及位于所述切割道区B的测试键衬垫335。

其中，所述顶层金属层间介质层310位于所述半导体衬底表面300；所述切割道区B包括填充区域II和空白区域I，所述芯片区A和填充区域II由所述空白区域I隔开，所述切割道区B内的顶层导电插塞335分布于所述填充区域II内。

进一步地，所述填充区域II的宽度小于设计规则中的填充区域的宽度下限，所述填充区域II的宽度方向垂直于所述芯片区A与所述切割道区B的交界线。

进一步地，所述填充区域的宽度占所述测试键衬垫的宽度的20％至70％。

关于该半导体器件的原理、具体实现和有益效果请参照前文及图7至图15示出的关于半导体器件的形成方法的相关描述，此处不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体器件的形成方法，其特征在于，包括以下步骤：

提供半导体衬底，所述半导体衬底包括芯片区以及切割道区；

在所述半导体衬底的表面形成顶层金属互联结构；

形成钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层；

对所述钝化层进行刻蚀，以暴露出所述芯片区和切割道区内的顶层金属互连结构。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述形成钝化层包括：

在所述芯片区以及所述切割道区形成初始钝化层；

在所述芯片区减薄所述钝化层。

3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述初始钝化层的厚度大于设计规则中的钝化层的厚度上限，所述芯片区减薄后的钝化层的厚度选自所述设计规则中的钝化层的厚度。

4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述初始钝化层的厚度为设计规则中的钝化层的厚度上限的1.1倍至10倍。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底的表面形成顶层金属互联结构包括：

在所述半导体衬底表面形成顶层金属层间介质层；

形成顶层金属互连结构，所述顶层金属互连结构包括嵌入所述顶层金属层间介质层内的多个顶层导电插塞、位于所述芯片区的芯片衬垫以及位于所述切割道区的测试键衬垫；

其中，所述切割道区包括填充区域和空白区域，所述芯片区和填充区域由所述空白区域隔开，所述切割道区内的顶层导电插塞分布于所述填充区域内。

6.根据权利要求5所述的半导体器件的形成方法，其特征在于，

所述填充区域的宽度小于设计规则中的填充区域的宽度下限，所述填充区域的宽度方向垂直于所述芯片区与所述切割道区的交界线。

7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述填充区域的宽度占所述测试键衬垫的宽度的20％至70％。

8.根据权利要求5所述的半导体器件的形成方法，其特征在于，还包括：

在所述切割道区中按照预设切割线切割所述半导体衬底；

其中，所述预设切割线位于所述空白区域内。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：

在所述芯片衬垫上形成焊球；

形成引线，所述引线与所述焊球连接，所述引线由所述切割道区的钝化层支撑。

10.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底包括芯片区以及切割道区；

顶层金属互联结构，所述顶层金属互联结构位于所述半导体衬底的表面；

钝化层，所述钝化层覆盖所述顶层金属互联结构，所述切割道区的钝化层高于所述芯片区的钝化层。

11.根据权利要求10所述的半导体器件，其特征在于，所述切割道区的钝化层的厚度为设计规则中的钝化层的厚度上限的1.1倍至10倍。

12.根据权利要求10所述的半导体器件，其特征在于，所述金属互联结构包括：

嵌入顶层金属层间介质层内的多个顶层导电插塞，所述顶层金属层间介质层位于所述半导体衬底表面；

位于所述芯片区的芯片衬垫以及位于所述切割道区的测试键衬垫；

其中，所述切割道区包括填充区域和空白区域，所述芯片区和填充区域由所述空白区域隔开，所述切割道区内的顶层导电插塞分布于所述填充区域内。

13.根据权利要求12所述的半导体器件，其特征在于，

所述填充区域的宽度小于设计规则中的填充区域的宽度下限，所述填充区域的宽度方向垂直于所述芯片区与所述切割道区的交界线。

14.根据权利要求13所述的半导体器件，其特征在于，所述填充区域的宽度占所述测试键衬垫的宽度的20％至70％。