CN113823576B - 一种半导体测试结构及其形成方法 - Google Patents

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Abstract

本申请提供一种半导体测试结构及其形成方法，所述半导体测试结构包括衬底，所述衬底上包括：第一接触结构；第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。

Description

一种半导体测试结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体测试结构及其形成方法。
背景技术
对于3D封装的存储器以及背面入射的成像芯片而言，晶圆键合和硅通孔互连工艺是必不可少的。为了监测器件的电学特性是否因为键合等工艺而产生影响，我们通常需要对测试单元的正面和背面分别进行电学测量。
然而，目前能同时实现正面和背面测试的测试单元存在需要更大的芯片面积等问题，因此，有必要提供一种更有效、更可靠的技术方案。
发明内容
本申请提供一种半导体测试结构及其形成方法，可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。
本申请的一个方面提供一种半导体测试结构，包括衬底，所述衬底包括第一表面，所述第一表面上包括：第一接触结构；第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。
在本申请的一些实施例中，所述第一层内互连结构与所述第二层内辅助连接结构通过第一层间连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构通过第一层间连接结构电连接。
在本申请的一些实施例中，所述第三层内互连结构与所述第二层内互连结构通过第二层间连接结构电连接，所述第三层内互连结构与所述第二层内辅助连接结构通过第二层间连接结构电连接。
在本申请的一些实施例中，所述衬底包括第二表面，所述第二表面上包括焊垫，所述焊垫与所述第一接触结构电连接。
在本申请的一些实施例中，所述焊垫通过第二接触结构与所述第一接触结构电连接，所述第二接触结构贯穿所述衬底。
在本申请的一些实施例中，所述半导体测试结构还包括：第一绝缘层，位于所述衬底第一表面，所述第一接触结构贯穿所述第一绝缘层。
在本申请的一些实施例中，所述第一绝缘层为至少一层绝缘层构成的堆栈结构。
在本申请的一些实施例中，所述第一绝缘层包括氮化硅层和氧化硅层，其中，所述氮化硅层位于所述衬底第一表面，所述氧化硅层位于所述氮化硅层表面。
本申请的另一个方面还提供一种半导体测试结构的形成方法，包括：提供衬底，所述衬底包括第一表面；在所述第一表面上形成第一接触结构；在所述第一接触结构上形成第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；在所述第一层内互连结构和第一层内辅助连接结构上形成第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；在所述第二层内互连结构和第二层内辅助连接结构上形成第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。
在本申请的一些实施例中，所述衬底包括第二表面，所述形成方法还包括：在所述第二表面上形成焊垫，所述焊垫与所述第一接触结构电连接。
本申请所述的半导体测试结构及其形成方法，可以通过所述第二层内互连结构对待测试单元进行正面测试，然后通过所述焊垫对待测试单元进行背面测试，可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体测试结构的示意图；
图2为本申请实施例所述的半导体测试结构的示意图；
图3为本申请实施例所述的半导体测试结构中第一层内互连结构和第一层内辅助连接结构的俯视图；
图4为本申请实施例所述的半导体测试结构中第二层内互连结构和第二层内辅助连接结构的俯视图；
图5为本申请实施例所述的半导体测试结构中第三层内互连结构的俯视图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体测试结构100的示意图。
参考图1所示，所述半导体测试结构100包括衬底110，所述衬底110表面依次形成有接触结构130，第一层内互连结构140，第一层间连接结构150，第二层内互连结构160，第二层间连接结构170和第三层内互连结构，所述衬底110表面还形成有绝缘层120，所述绝缘层120电隔离所述接触结构130，第一层内互连结构140，第一层间连接结构150，第二层内互连结构160，第二层间连接结构170和第三层内互连结构180。
所述接触结构130与所述第一层内互连结构140电连接，所述第一层内互连结构140与所述第一层间连接结构150电连接，所述第一层间连接结构150与所述第二层内互连结构160电连接，所述第二层内互连结构160与所述第二层间连接结构170电连接，所述第二层间连接结构170与所述第三层内互连结构180电连接。
通过所述第三层内互连结构180可以对所述半导体测试结构100中的待测试单元(图中未示出)进行正面测试。然而所述接触结构130在衬底110内引入的漏电通道会干扰测试结构甚至导致正面测试无法进行。
为了能够完成待测试单元正面和背面的测试，在一些半导体测试结构中可以设置两套相同的测试单元，其中一个设置接触结构用于背面测试，另一个不设置接触结构用于正面测试。
在另一些半导体测试结构中，可以对于每一个用于测试的焊垫都额外增加一个焊垫作为背面引线端设置接触结构，先通过没有设置接触结构的焊垫做完正面测试后，再通过一层金属连接结构将两个焊接电连接用于背面测试。
然而随着晶圆层数的提高，需要做硅通孔的测试单元数量也越来越多。上述的硅通孔引线方案将导致划片道面积的利用率下降。为了提高芯片面积的利用率，在不增加测试单元面积的情况下实现硅通孔互连，本申请提供了一种半导体测试结构。
图2为本申请实施例所述的半导体测试结构200的示意图。
本申请的实施例提供一种半导体测试结构，参考图2，所述半导体测试结构200包括衬底210，所述衬底210包括第一表面(所述第一表面可以视为正面)，所述第一表面上包括：第一接触结构230；第一层内互连结构240和第一层内辅助连接结构241，所述第一层内互连结构240和所述第一接触结构230电连接，且所述第一层内辅助连接结构241不与所述第一层内互连结构240以及第一接触结构230电连接，所述第一层内辅助连接结构241电连接所述衬底内的待测试单元(图中未示出)；第二层内互连结构260和第二层内辅助连接结构261，所述第一层内互连结构240与所述第二层内辅助连接结构261电连接，所述第一层内辅助连接结构241与所述第二层内互连结构260电连接；第三层内互连结构280，所述第三层内互连结构280与所述第二层内互连结构260和第二层内辅助连接结构261电连接。
在形成所述第二层内互连结构260后，通过所述第二层内互连结构260对所述待测试单元进行正面测试，由于所述第一层内辅助连接结构241不与所述衬底210连接，因此不会在衬底210中形成漏电通道，不会干扰测试。做完正面测试后，再通过所述第三层内互连结构280电连接所述第二层内互连结构260和所述第二层内辅助连接结构261，以进行背面测试。本申请所述的半导体测试结构可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。
在本申请的一些实施例中，所述衬底210可以包括但不限于半导体衬底以及位于半导体衬底上相应的半导体结构(如栅极、源极或漏极等)。
在本申请的一些实施例中，所述半导体测试结构200还包括：第一绝缘层220，位于所述衬底210第一表面，所述第一接触结构230贯穿所述第一绝缘层220。所述第一绝缘层220可以电隔离相邻的第一接触结构230以及所述衬底210和所述第一层内互连结构240和第一层内辅助连接结构241。
在本申请的一些实施例中，所述第一绝缘层220为至少一层绝缘层构成的堆栈结构。在本申请的一些实施例中，所述第一绝缘层220包括氮化硅层221和氧化硅层222，其中，所述氮化硅层221位于所述衬底210第一表面，所述氧化硅层222位于所述氮化硅层221表面。
在本申请的另一些实施例中，所述第一绝缘层220也可以是其他结构，以及包括其他合适的绝缘材料，只要所述第一绝缘层220能够实现其电绝缘的功能即可。
在本申请的一些实施例中，所述第一接触结构230的材料包括铜或钨或铝等。在本申请的一些实施例中，所述第一接触结构230呈阵列式排布。所述第一接触结构230的数量和密度可以根据实际需要设计。
在本申请的一些实施例中，所述第一层内互连结构240和第一层内辅助连接结构241位于同一层。所述第一层内互连结构240和第一层内辅助连接结构241被第二绝缘层223电隔离。
在本申请的一些实施例中，所述第一层内互连结构240与所述第二层内辅助连接结构261通过第一层间连接结构250电连接，所述第一层内辅助连接结构241与所述第二层内互连结构260通过第一层间连接结构250电连接。
在本申请的一些实施例中，所述第一层间连接结构250例如为硅通孔。
图3为本申请实施例所述的半导体测试结构中第一层内互连结构240和第一层内辅助连接结构241的俯视图。图2所示的第一层内互连结构240和第一层内辅助连接结构241的示意图是沿图3中虚线所做的截面图。图4为本申请实施例所述的半导体测试结构中第二层内互连结构260和第二层内辅助连接结构261的俯视图。图2所示的第二层内互连结构260和第二层内辅助连接结构261的示意图是沿图4中虚线所做的截面图。
在本申请的一些实施例中，所述第三层内互连结构280与所述第二层内互连结构260通过第二层间连接结构251电连接，所述第三层内互连结构280与所述第二层内辅助连接结构261通过第二层间连接结构251电连接。
在本申请的一些实施例中，所述第二层内互连结构260和第二层内辅助连接结构261位于同一层。所述第二层内互连结构260和第二层内辅助连接结构261被所述第二绝缘层223电隔离。
在本申请的一些实施例中，所述第二层间连接结构251例如为硅通孔。
图5为本申请实施例所述的半导体测试结构中第三层内互连结构280的俯视图。图2所示的第三层内互连结构280的示意图是沿图5中虚线所做的截面图。
所述衬底210的第一表面形成有第二绝缘层223，所述第二绝缘层223高于所述第三层内互连结构280表面。所述第二绝缘层223可以电隔离相邻的第一层间连接结构250以及相邻的第二层间连接251结构。所述第二绝缘层223还可以电隔离不同层的第一层内互连结构240、第二层内互连结构260和第三层内互连结构280等。
在本申请的一些实施例中，所述第二绝缘层223的材料可以包括低K材料或超低K材料，例如氮化硅、氧化硅、碳化硅、碳氧化硅、氮氧化硅、有机硅氧烷聚合物、氟碳化合物等。
在本申请的一些实施例中，所述衬底210包括第二表面，所述第二表面上包括焊垫290，所述焊垫290与所述第一接触结构230电连接。所述焊垫290与待测试单元电连接，可以通过所述焊垫290对所述待测试单元进行背面测试。
在本申请的一些实施例中，所述焊垫290通过第二接触结构231与所述第一接触结构230电连接，所述第二接触结构231贯穿所述衬底210。
在本申请的一些实施例中，所述焊垫290的材料包括铝或铜等。
在本申请的一些实施例中，所述第二接触结构231侧壁以及衬底210的第二表面还形成有第三绝缘层224。所述第三绝缘层224可以电隔离所述第二接触结构231和所述衬底210。所述第三绝缘层224的材料例如为氮化硅。
在本申请的一些实施例中，所述第三绝缘层224表面还形成有第四绝缘层225，所述焊垫290贯穿所述第四绝缘层225。
在本申请的一些实施例中，所述第四绝缘层225的材料可以包括低K材料或超低K材料，例如氮化硅、氧化硅、碳化硅、碳氧化硅、氮氧化硅、有机硅氧烷聚合物、氟碳化合物等。
本申请所述的半导体测试结构，可以通过所述第二层内互连结构对待测试单元进行正面测试，然后通过所述焊垫对待测试单元进行背面测试，可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。
本申请的实施例还提供一种半导体测试结构的形成方法，参考图2，包括：提供衬底210，所述衬底210包括第一表面；在所述第一表面上形成第一接触结构230；在所述第一接触结构230上形成第一层内互连结构240和第一层内辅助连接结构241，所述第一层内互连结构240和所述第一接触结构230电连接，且所述第一层内辅助连接结构241不与所述第一层内互连结构240以及第一接触结构电230连接；在所述第一层内互连结构240和第一层内辅助连接结构241上形成第二层内互连结构260和第二层内辅助连接结构261，所述第一层内互连结构240与所述第二层内辅助连接结构261电连接，所述第一层内辅助连接结构241与所述第二层内互连结构260电连接。
在形成所述第二层内互连结构260后，通过所述第二层内互连结构260对所述待测试单元进行正面测试，由于所述第一层内辅助连接结构241不与所述衬底210连接，因此不会在衬底210中形成漏电通道，不会干扰测试。
继续参考图2，做完正面测试后，在所述第二层内互连结构260和第二层内辅助连接结构261上形成第三层内互连结构280，所述第三层内互连结构280与所述第二层内互连结构260和第二层内辅助连接结构261电连接。通过所述第三层内互连结构280电连接所述第二层内互连结构260和所述第二层内辅助连接结构261。
继续参考图2，所述衬底210包括第二表面，在所述第二表面上形成焊垫290，所述焊垫290与所述第一接触结构230电连接。通过所述焊垫290可以对所述待测试单元进行背面测试。
在本申请的一些实施例中，所述半导体测试结构的形成方法还包括：在所述衬底210的第一表面形成第一绝缘层220，所述第一接触结构230贯穿所述第一绝缘层220。
在本申请的一些实施例中，所述半导体测试结构的形成方法还包括：在所述第一层内互连结构240和第一层内辅助连接结构241上形成第一层间连接结构250。所述第一层内互连结构240与所述第二层内辅助连接结构261通过第一层间连接结构250电连接，所述第一层内辅助连接结构241与所述第二层内互连结构260通过第一层间连接结构250电连接。
在本申请的一些实施例中，所述半导体测试结构的形成方法还包括：在所述第二层内互连结构260和第二层内辅助连接结构261上形成第二层间连接结构251。所述第三层内互连结构280与所述第二层内互连结构260通过第二层间连接结构251电连接，所述第三层内互连结构280与所述第二层内辅助连接结构261通过第二层间连接结构251电连接。
在本申请的一些实施例中，所述半导体测试结构的形成方法还包括：在所述衬底210第二表面形成第二接触结构231。所述焊垫290通过第二接触结构231与所述第一接触结构230电连接，所述第二接触结构231贯穿所述衬底210。
本申请所述的半导体测试结构的形成方法可以同时实现半导体正面和背面的测试，并且芯片面积利用率较高。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解的是，本说明书的措辞或术语是为了描述的目的而不是限制的目的，本说明书的术语或措辞由相关领域的那些技术人员根据本说明书的教导来解释。
如本说明书所使用的术语″高k″是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指大于SiO2的介电常数的介电常数(例如，大于3.9)。
如本文所使用的术语″低k″是指低介电常数。在半导体器件结构和制造工艺的领域中，低k是指小于SiO2的介电常数的介电常数(例如，小于3.9)。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。
还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种半导体测试结构，其特征在于，包括衬底，所述衬底包括第一表面，所述第一表面上包括：
第一接触结构；
第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；
第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；
第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。
2.如权利要求1所述的半导体测试结构，其特征在于，所述第一层内互连结构与所述第二层内辅助连接结构通过第一层间连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构通过第一层间连接结构电连接。
3.如权利要求1所述的半导体测试结构，其特征在于，所述第三层内互连结构与所述第二层内互连结构通过第二层间连接结构电连接，所述第三层内互连结构与所述第二层内辅助连接结构通过第二层间连接结构电连接。
4.如权利要求1所述的半导体测试结构，其特征在于，所述衬底包括第二表面，所述第二表面上包括焊垫，所述焊垫与所述第一接触结构电连接。
5.如权利要求4所述的半导体测试结构，其特征在于，所述焊垫通过第二接触结构与所述第一接触结构电连接，所述第二接触结构贯穿所述衬底。
6.如权利要求1所述的半导体测试结构，其特征在于，还包括：第一绝缘层，位于所述衬底第一表面，所述第一接触结构贯穿所述第一绝缘层。
7.如权利要求6所述的半导体测试结构，其特征在于，所述第一绝缘层为至少一层绝缘层构成的堆栈结构。
8.如权利要求7所述的半导体测试结构，其特征在于，所述第一绝缘层包括氮化硅层和氧化硅层，其中，所述氮化硅层位于所述衬底第一表面，所述氧化硅层位于所述氮化硅层表面。
9.一种半导体测试结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一表面；
在所述第一表面上形成第一接触结构；
在所述第一接触结构上形成第一层内互连结构和第一层内辅助连接结构，所述第一层内互连结构和所述第一接触结构电连接，且所述第一层内辅助连接结构不与所述第一层内互连结构以及第一接触结构电连接；
在所述第一层内互连结构和第一层内辅助连接结构上形成第二层内互连结构和第二层内辅助连接结构，所述第一层内互连结构与所述第二层内辅助连接结构电连接，所述第一层内辅助连接结构与所述第二层内互连结构电连接；
在所述第二层内互连结构和第二层内辅助连接结构上形成第三层内互连结构，所述第三层内互连结构与所述第二层内互连结构和第二层内辅助连接结构电连接。
10.如权利要求9所述的半导体测试结构的形成方法，其特征在于，所述衬底包括第二表面，所述形成方法还包括：在所述第二表面上形成焊垫，所述焊垫与所述第一接触结构电连接。
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