CN102760726A

CN102760726A - 半导体检测结构及其形成方法、检测方法

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Publication number: CN102760726A
Application number: CN2011101074723A
Authority: CN
Inventors: 甘正浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2011-04-27
Filing date: 2011-04-27
Publication date: 2012-10-31
Anticipated expiration: 2031-04-27
Also published as: CN102760726B

Abstract

一种半导体检测结构及其形成方法、检测方法。其中，半导体检测结构包括：半导体衬底；位于所述半导体衬底内的离子掺杂区，所述离子掺杂区包括第一区域和第二区域；依次位于所述离子掺杂区第一区域半导体衬底表面的栅氧化层和栅极；位于所述离子掺杂区和栅极表面的介质层；位于所述介质层表面的第一金属层；位于所述第一金属层和介质层表面的隔离层；位于所述隔离层表面的焊盘，所述焊盘与第一金属层利用导电结构电学连接；位于所述离子掺杂区第二区域表面的测试结构。本发明能直接检测焊盘下器件在引线键合过程中所受的应力作用，通过检测所述第一金属层是否变形，从而了解引线键合会对实际的焊盘下器件造成的影响。

Description

半导体检测结构及其形成方法、检测方法

技术领域

本发明涉及半导体制造工艺，尤其涉及半导体检测结构及其形成方法、检测方法。

背景技术

随着超大规模集成电路(U1tra Large Scale Integration，ULSI)的快速发展，集成电路的制造工艺变得越来越复杂和精细。为了适应工艺要求，需要在越来越小的区域内形成越来越多的器件，但在传统的芯片电路布线结构中，芯片焊盘下通常不设置有源器件，这会浪费一定的芯片面积。因为焊盘是用于通过与连接到外电路的引线键合，把芯片的有源电路连接到外电路上。但引线键合的几种方法如热压键合、超声键合、热超声球键合都会对焊盘产生压力，并会伴有热能和振动的产生，这可能会使焊盘下方的介质层和金属层产生变形从而导致焊盘下方的器件受损甚至电路报废。

但是，为了提高集成度，有效地利用芯片面积，通过对布局结构、材料改善，一种称为焊盘下器件(Device-Under-Pad，DUP)的技术广泛应用于半导体制造领域。公开号为US2007/0123021A1的美国专利文件提供了一种焊盘下器件(DUP)的具体结构，请参考图1，包括：衬底110；形成在衬底110内的隔离结构120，所述隔离结构120用于隔离衬底110内的有源区(未图示)；形成在有源区内以及有源区表面的器件130；形成在所述衬底110表面的第一介质层140，且所述第一介质层140覆盖所述器件130和隔离结构120；形成在所述第一介质层140内且电学连接所述器件130的第一插塞141；形成在所述第一介质层140内且位于第一插塞140表面的第一金属层150；形成在所述第一金属层150表面的第二介质层160；形成在所述第二介质层160内且电学连接所述第一金属层150的插塞161；形成在所述第二介质层160表面的第二金属层170；形成在所述第二金属层170表面的钝化层180；形成在所述钝化层180开口处且与第二金属层170电学连接的焊盘190，所述焊盘190位于器件130的上方。所述焊盘下器件(DUP)技术把焊盘190直接设置在电路130的上方，这样可解决以往焊盘下不设置电路、浪费芯片面积的问题，但即使对工艺做了改善，焊盘下器件仍会因为引线键合而受损。

目前半导体制造已经进入了65nm、45nm甚至更小的技术阶段，低K介质在半导体制造中的使用已越来越普遍，利用低K介质材料作为介质层材料代替传统的二氧化硅介质，能提高器件密度，提升芯片集成度及降低功耗。但是由于低K介质材料与传统的介质层材料相比弹性系数较低，受到外力作用后，低K介质材料更容易变形。当引线键合对焊盘下方的器件产生应力作用，并且在晶圆切割、倒装芯片管芯的连接、器件的外壳注塑和倒装芯片的底层填充会加重这种应力作用，低k介质材料更容易产生变形，从而使相邻的金属层也产生变形，最终导致器件受损甚至电路报废。因此非常有必要检测焊盘下器件是否因为引线键合而受损。

但是，现有技术通常是在封装好的芯片后对所述芯片进行检测，上述检测方法只能判断芯片是否失效，无法通过上述的检测来获得芯片中焊盘下器件是否因引线键合导致受损的信息，而采用扫描电镜分析手段来对所述芯片进行检测会破坏所述芯片，从而造成资源浪费。

发明内容

本发明解决的问题是提供一种半导体检测结构及其形成方法、检测方法，避免了无法直接检测焊盘下器件受损，或者检测过程中会对芯片产生损伤。

为解决上述问题，本发明技术方案提供一种半导体检测结构，包括：半导体衬底；位于所述半导体衬底内的离子掺杂区，所述离子掺杂区包括第一区域和第二区域；依次位于所述离子掺杂区第一区域半导体衬底表面的栅氧化层和栅极；位于所述离子掺杂区和栅极表面的介质层；位于所述介质层表面的第一金属层；位于所述第一金属层和介质层表面的隔离层；位于所述隔离层表面的焊盘，所述焊盘与第一金属层利用导电结构电学连接；位于所述离子掺杂区第二区域表面的测试结构。

可选的，所述测试结构包括：第一导电插塞，所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通。

可选的，所述测试结构包括：第一导电插塞和第一测试金属层，所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通，所述第一测试金属层位于第一导电插塞和介质层表面。

可选的，所述测试结构包括：第一导电插塞、第一测试金属层，第四导电插塞和第二测试金属层，所述第一导电插塞贯穿介质层且与离子掺杂区第二区域连通，所述第一测试金属层位于第一导电插塞和介质层表面，所述第四导电插塞贯穿隔离层且与第一测试金属层连通，所述第二测试金属层位于第四导电插塞和隔离层表面。

可选的，所述测试结构包括：第五导电插塞和第二测试金属层，所述第五导电插塞贯穿介质层和隔离层且与离子掺杂区第二区域连通，所述第二测试金属层位于第五导电插塞和隔离层表面。

可选的，所述栅极与所述第一金属层边缘对应。

可选的，所述栅极与所述第一金属层中间对应。

可选的，所述隔离层为单层结构。

可选的，所述隔离层为多层堆叠结构。

可选的，还包括隔离结构，所述隔离结构隔离离子掺杂区的第一区域和第二区域。

可选的，所述离子掺杂区第一区域和第二区域相邻。

本发明技术方案还提供一种半导体检测结构的形成方法，包括：提供半导体衬底；在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；在所述栅极和离子掺杂区表面形成介质层；在第一区域上的所述介质层表面形成第一金属层；在所述第一金属层和介质层表面形成隔离层，在所述隔离层内形成导电结构，在所述导电结构和隔离层表面形成焊盘；在第二区域的所述离子掺杂区表面形成测试结构。

可选的，所述测试结构的形成步骤包括：在介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通。

可选的，所述测试结构的形成步骤包括：在介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；在所述第一导电插塞和介质层表面形成第一测试金属层。

可选的，所述测试结构的形成步骤包括：在介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；在所述第一导电插塞和介质层表面形成第一测试金属层；在隔离层内形成第四导电插塞，所述第四导电插塞与第一测试金属层连通；在所述第四导电插塞和隔离层表面形成第二测试金属层。

可选的，所述测试结构的形成步骤包括：在介质层和隔离层内形成贯穿其总厚度第五导电插塞，所述第五导电插塞与离子掺杂区第二区域连通；在所述第五导电插塞和隔离层表面形成第二测试金属层。

本发明技术方案还提供一种采用所述半导体检测结构进行检测的检测方法。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中的第一金属层和栅极是用介质层电学隔离的，由于焊盘与引线键合会对焊盘下方有应力作用，这会导致所述介质层尤其是用低k介质材料制成的介质层可能产生变形，紧贴介质层的第一金属层也会发生变形，变形后的所述第一金属层与栅极发生电学连接。当检测电压施加在焊盘和测试结构两端，由于第一金属层与焊盘电学连接，离子掺杂区与测试结构电学连接，可以通过检测所述第一金属层和离子掺杂区两端的漏电流大小来反映第一金属层的变形程度及器件的损伤程度。所述半导体检测结构在传统的晶体管形成工艺上形成，没有增加工艺复杂度，制造成本低廉；能在不破坏半导体结构的情况下检测焊盘下器件的损伤情况，简单方便。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。本说明书并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。全部附图中相同的附图标记指示相同的部分。

图1是现有技术中焊盘下器件(DUP)的结构示意图；

图2是本发明形成半导体检测结构第一实施例的流程示意图；

图3至图8是本发明形成半导体检测结构的第一实施例的剖面结构示意图；

图9、图10是本发明半导体检测结构由于受压导致第一金属层变形的第一实施例的结构示意图；

图11、图12是本发明形成半导体检测结构第二实施例的剖面结构示意图；

图13至图15是本发明形成半导体检测结构的第三实施例的剖面结构示意图；

图16、图17是本发明形成半导体检测结构的第四实施例的剖面结构示意图。

具体实施方式

现有技术中焊盘与引线键合会对焊盘下方结构有应力作用，这会导致介质层尤其是低k介质层变形，从而使得紧贴介质层的金属层也会发生变形，现有技术通常是对封装好的芯片进行检测，上述检测方法只能判断芯片是否失效，无法通过上述的检测来直接获得芯片中焊盘下器件是否因引线键合受损的信息，而采用扫描电镜分析手段来对所述芯片进行检测会破坏所述芯片，从而造成资源浪费。

为此，本发明的发明人经过大量的研究，提供一种半导体检测结构，包括：半导体衬底；位于所述半导体衬底内的离子掺杂区，所述离子掺杂区包括第一区域和第二区域；依次位于所述离子掺杂区第一区域半导体衬底表面的栅氧化层和栅极；位于所述离子掺杂区和栅极表面的介质层；位于所述介质层表面的第一金属层；位于所述第一金属层和介质层表面的隔离层；位于所述隔离层表面的焊盘，所述焊盘与第一金属层利用导电结构电学连接；位于所述离子掺杂区第二区域表面的测试结构。

形成上述半导体检测结构的方法，具体步骤包括：提供半导体衬底；在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；在所述栅极和离子掺杂区表面形成介质层；在第一区域上的所述介质层表面形成第一金属层；在所述第一金属层和介质层表面形成隔离层，在所述隔离层内形成导电结构，在所述导电结构和隔离层表面形成焊盘；在第二区域的所述离子掺杂区表面形成测试结构。

采用所述半导体检测结构进行检测的方法，包括：将检测电压施加到焊盘和测试结构两端；测量位于焊盘和测试结构两端的漏电流，并根据测得的漏电流的大小反映焊盘与引线键合对焊盘下器件结构所造成的损伤程度。

下面结合附图对本发明的具体实施例做详细的说明。

第一实施例

本发明第一实施例提供形成一种半导体检测结构的方法，具体流程示意图请参照图2，包括步骤：步骤S101，提供半导体衬底；步骤S102，在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；步骤S103，在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；步骤S104，在所述栅极和离子掺杂区表面形成介质层；步骤S105，在介质层内形成第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；步骤S106，在第一区域上的所述介质层表面形成第一金属层；步骤S107，在所述第一金属层和介质层表面形成隔离层，在所述隔离层内形成第二导电插塞，在所述第二导电插塞和隔离层表面形成焊盘。

图3至图8为所述半导体检测结构的形成方法的剖面结构示意图。

执行步骤S101，参考图3，提供半导体衬底200。所述半导体衬底可以为Si、GaAs、GaN等，还可以为具有半导体器件的衬底。由于本发明主要是检测引线键合对焊盘下的金属层、介质层造成的影响，因此半导体衬底的类型不应过分限制本发明的保护范围。

执行步骤S102，依旧参考图3，在半导体衬底200内形成离子掺杂区205，所述离子掺杂区205包括第一区域I和第二区域II。

其中所述第一区域I与第二区域II可以通过隔离结构隔离(未示出)；或者所述第一区域I与第二区域II也可以相邻设置，两者没有隔离结构隔开。所述的隔离结构可以为浅沟槽(STI)隔离结构或者硅的局部氧化(LOCOS)隔离结构。形成隔离结构的方法为本领域技术人员公知技术，在此不加详述。

所述离子掺杂区205的形成工艺为离子注入。

执行步骤S103，请参考图4，在所述离子掺杂区205第一区域I表面依次形成栅氧化层210和栅极220。

所述栅氧化层210的材料为氧化硅，所述栅极220的材料为多晶硅。所述栅氧化层210和栅极220的形成步骤包括：采用热氧化工艺在所述半导体衬底200表面形成栅氧化薄膜(未示出)；采用化学气相沉积或者低压化学气相沉积的方法在栅氧化薄膜表面形成多晶硅薄膜(未示出)；在所述多晶硅薄膜表面形成光刻胶层，对光刻胶层曝光显影形成光刻胶图形，所述光刻胶图形与所述栅极220和栅氧化层210对应；以所述光刻胶图形为掩膜，刻蚀多晶硅薄膜和栅氧化薄膜直至露出离子掺杂区205，形成栅极220和栅氧化层210。

执行步骤S104，请参考图5，在所述栅极220和离子掺杂区205表面形成介质层230。

所述介质层230的形成工艺为沉积工艺，具体步骤包括：采用沉积工艺在所述离子掺杂区205表面形成覆盖所述栅极220的氧化硅层，利用化学机械抛光(CMP)平坦化所述氧化硅层形成所述介质层230。

所述介质层230的厚度比栅极220和栅氧化层210的总厚度稍大些，这样介质层230既能电学隔离栅极220和介质层表面的第一金属层，又可在第一金属层形变时，形变的第一金属层能与栅极电学连接。

执行步骤S105，请参考图6，在介质层230内形成第一导电插塞235，所述第一导电插塞235与离子掺杂区205第二区域II连通。

形成第一导电插塞235的方法包括：在介质层230表面形成光刻胶层(未图示)，经过曝光显影工艺后，在光刻胶层上形成第一导电插塞235的开口图形；以光刻胶为掩膜，沿开口图形采用干法刻蚀技术在介质层230内刻蚀出第一导电插塞235的通孔，所述通孔刻蚀至离子掺杂区205；然后在所述通孔中利用物理气相沉积填充导电材料，如钨、钛、氮化钛等，形成第一导电插塞235。

执行步骤S106，请参考图7，在位于第一区域上的所述介质层230表面形成第一金属层240。

所述第一金属层240可以为铜互连，也可以为铝互连，所述形成金属层的方法为本领域技术人员公知技术，在此不加详述。

执行步骤S107，请参考图8，在所述第一金属层240和介质层230表面形成隔离层250，在所述隔离层250内形成第二导电插塞255，然后在所述隔离层250和第二导电插塞255表面形成焊盘290。

所述隔离层250可以为单一叠层或者多层堆叠结构。

在本实施例中，所述隔离层250为第一金属层240和焊盘290之间的单一叠层的介质层，第二导电结构255电学连接第一金属层240和焊盘290；在其他实施例中，第一金属层240和焊盘290之间不限于单一叠层的介质层，可以是2层堆叠、3层堆叠或者4层堆叠的介质层(未示出)，所述多层堆叠的介质层材料优选为低k介质，多层堆叠的介质层内还形成有导电金属层(未示出)和导电插塞(未示出)，用于电学连接第一金属层240和焊盘290。

形成所述隔离层250的方法包括在第一金属层240和介质层230表面利用沉积工艺形成隔离层250，如果隔离层为多层堆叠的介质层结构，在介质层内还形成有导电金属层、导电插塞等。所述形成隔离层的方法为本领域技术人员公知技术，在此不加详述。

形成第二导电插塞255的方法包括：在隔离层250表面形成光刻胶层(未图示)，经过曝光显影工艺后，在光刻胶层上形成第二导电插塞255的开口图形；以光刻胶为掩膜，沿开口图形采用干法刻蚀技术在隔离层250内刻蚀出第二导电插塞255的通孔，所述通孔刻蚀至第一金属层240；在所述通孔中利用物理气相沉积或电化学沉积填充导电材料，如铜、钽、氮化钽等，然后利用化学机械抛光平坦化隔离层，形成第二导电插塞255。

形成焊盘290的方法可以用物理气相沉积(PVD)的方法形成，如利用溅射铝靶的方法在隔离层表面形成铝层，并利用干法刻蚀技术刻蚀出焊盘290。

基于上述形成半导体检测结构的方法，形成本发明第一实施例的半导体检测结构，具体请参考图8，包括：半导体衬底200；位于所述半导体衬底200内的离子掺杂区205，所述离子掺杂区205包括第一区域I和第二区域II；依次位于所述离子掺杂区205第一区域I半导体衬底表面的栅氧化层220和栅极210；位于所述离子掺杂区205表面的介质层230，所述介质层230覆盖栅极210；贯穿所述介质层230的第一导电插塞235，所述第一导电插塞235与所述离子掺杂区205第二区域II连通；位于所述离子掺杂区205第一区域上的介质层230表面的第一金属层240；位于所述第一金属层240和介质层230表面的隔离层250；位于所述隔离层250内的第二导电插塞255，所述第二导电插塞255与所述第一金属层240连通；位于所述隔离层250和第二导电插塞255表面的焊盘290。

所述测试结构为第一导电插塞235，所述第一导电插塞235贯穿介质层230且与离子掺杂区205第二区域II连通。

所述导电结构为位于所述隔离层250内的第二导电插塞255。

在现有技术中，栅极往往通过导电插塞与第一金属层电学连接或者直接与第一金属层电学连接。在本发明中，为了能检测到焊盘下器件是否因引线键合导致受损的信息，栅极和第一金属层之间有介质层电学隔离。

当焊盘未与引线键合时，由于没有受到应力的作用，所述第一金属层没有变形，由于栅极表面存在绝缘的介质层，栅极和第一金属层电学隔离。

但引线键合对焊盘下方的器件会产生应力作用，并且在晶圆切割、倒装芯片管芯的连接、器件的外壳注塑和倒装芯片的底层填充会加重这种应力作用，焊盘下的金属层及介质层可能会产生变形甚至断裂。

请参考图9，为所述半导体检测结构的第一金属层变形的一种结构示意图。在绝大部分情况下，由于介质层230、隔离层250的变形，第一金属层240边缘会变大，通过挤压下方的介质层230，第一金属层240边缘与栅极220电学连接。为了能检测到第一金属层边缘变形的情况，所述栅极220与所述第一金属层240边缘对应，如栅极221、224等。

请参考图10，为所述离子掺杂区第一区域上第一金属层变形的另一种结构示意图。在较极端的情况下，由于介质层230、隔离层250的变形，第一金属层240的中间部分会变大，通过挤压下方的介质层230，第一金属层240的中间部分与栅极220电学连接。为了能检测到第一金属层中间部分变形的情况，所述栅极220与所述第一金属层240中间位置对应，如栅极222、223等。

其中，本发明附图中的栅极221、222、223、224仅为范例，目的在于示出本发明的主旨，栅极具体的图案不应过分限制本发明的保护范围，只需要栅极能接触到变形后的第一金属层即可。

本发明还提供了一种采用第一实施例的半导体检测结构的检测方法，具体步骤包括：

将检测电压施加到所述半导体检测结构的焊盘和测试结构两端；

然后测量位于焊盘和测试结构两端的漏电流，根据测得的漏电流的大小反映焊盘与引线键合对焊盘下器件结构所造成的损伤程度。

发明人对如图8所示的半导体检测结构进行检测，如果焊盘与引线键合后，第一金属层未变形，检测电压(1V～4V)施加在焊盘和测试结构之间，当检测电压为1V时，测得电流为1*e^-12A，当检测电压增加为4V时，测得电流增加为1*e^-11A，仍极其微弱。

发明人对如图8所示的半导体检测结构进行检测，如果焊盘与引线键合后，第一金属层发生了变形，检测电压(1V～4V)施加在焊盘和检测结构之间，当检测电压为1V时，测得电流为1*e^-12A，当检测电压增加为4V时，测得电流增加为1*e^-7A。

由于第一金属层与栅极接触后测得到的漏电流远远大于第一金属层与栅极未接触时测得的漏电流，因此利用本发明的半导体检测结构，芯片检测人员可非常方便的检测焊盘下器件是否因受到应力而变形。

第二实施例

本发明第二实施例提供形成另一种半导体检测结构的方法，包括以下步骤：步骤S201，提供半导体衬底；步骤S202，在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；步骤S203，在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；步骤S204，在所述栅极和离子掺杂区表面形成介质层；步骤S205，在介质层内形成第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；步骤S206，在第一区域上的所述介质层表面形成第一金属层，在所述第一导电插塞和介质层表面形成第一测试金属层；步骤S207，在所述第一金属层和介质层表面形成隔离层，在所述隔离层内形成第二导电插塞，在所述第二导电插塞和隔离层表面形成焊盘。

执行步骤S201～S205，请参考第一实施例的形成半导体检测结构的步骤S101～S105。

执行步骤S206，请参考图11，在离子掺杂区305第一区域上的所述介质层330表面形成第一金属层340，在所述第一导电插塞和介质层表面形成第一测试金属层341。

所述第一金属层340和第一测试金属层341电学隔离，且两者可以同时采用沉积工艺形成，形成金属层的工艺可以为铜互连，也可以为铝互连，所述形成金属层的方法为本领域技术人员公知技术，在此不加详述。

执行步骤S207，请参考第一实施例的步骤S107。

基于上述形成半导体检测结构的方法，形成本发明第二实施例的半导体检测结构，具体请参考图12，包括：半导体衬底300；位于所述半导体衬底300内的离子掺杂区305，所述离子掺杂区305包括第一区域I和第二区域II；依次位于所述离子掺杂区305第一区域I半导体衬底表面的栅氧化层320和栅极310；位于所述离子掺杂区305表面的介质层330，所述介质层330覆盖栅极310；位于所述介质层330内的第一导电插塞335，所述第一导电插塞335与所述离子掺杂区305第二区域II连通；位于所述离子掺杂区305第一区域上的介质层330表面的第一金属层340，位于所述第一导电插塞335和介质层330表面的第一测试金属层341；位于所述第一金属层340和介质层330表面的隔离层350；位于所述隔离层350内的第二导电插塞355，所述第二导电插塞355与所述金属层340连通；位于所述隔离层350和第二导电插塞355表面的焊盘390。

其中，所述测试结构包括第一导电插塞335和第一测试金属层341，所述第一导电插塞355贯穿介质层330且与离子掺杂区305第二区域II连通，所述第一测试金属层341位于所述隔离层350和第二导电插塞355表面。

其中，所述导电结构为位于所述隔离层350内的第二导电插塞355。

对比第一实施例，第二实施例提供的半导体检测结构不仅具有第一实施例的优点，且第二实施例提供的第一测试金属层341暴露的表面积比第一导电插塞335暴露的表面积大得多，当外部检测装置利用探针进行检测时，更大的表面积更有利于电学连接，从而使得通过测试结构获得的测试结果更准确。由于所述第一测试金属层341与第一金属层340处于同一层，可同时制作，增加第一测试金属层341也不增加工艺步骤。

本发明还提供了一种采用第二实施例的半导体检测结构的检测方法，具体检测步骤请参考第一实施例。

第三实施例

本发明第三实施例提供形成另一种半导体检测结构的方法，包括以下步骤：步骤S301，提供半导体衬底；步骤S302，在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；步骤S303，在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；步骤S304，在所述栅极和离子掺杂区表面形成介质层；步骤S305，在介质层内形成第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；步骤S306，在第一区域上的所述介质层表面形成第一金属层，在所述第一导电插塞和介质层表面形成第一测试金属层；步骤S307，在第一金属层、第一测试金属层和介质层表面形成隔离层，在所述隔离层内形成第三导电插塞和第四导电插塞；步骤S308，在所述第三导电插塞和隔离层表面形成第二金属层，在第四导电插塞和隔离层表面形成第二测试金属层；步骤S309，在所述第二金属层、第二测试金属层和隔离层表面形成钝化层，在第二金属层表面形成焊盘。

执行步骤S301～S306，请参考第二实施例的形成半导体检测结构的步骤S201～S206。

执行步骤S307，请参考图13，在第一金属层440、第一测试金属层441和介质层430表面形成隔离层450，在所述隔离层450内形成第三导电插塞456和第四导电插塞457。

其中第三导电插塞456贯穿所述隔离层450且与第一金属层440连通，第四导电插塞457贯穿所述隔离层450且与第一测试金属层441连通。

形成所述隔离层450、第三导电插塞456、第四导电插塞457的方法请参考第一实施例中形成隔离层250和导电插塞255的方法。所述第三导电插塞456和第四导电插塞457可以同时形成。

执行步骤S308，请参考图14，在所述第三导电插塞456和隔离层450表面形成第二金属层460，在第四导电插塞457和隔离层450表面形成第二测试金属层461。

其中，所述第二金属层460和第二测试金属层461电学隔离，且两者可以同时采用沉积工艺形成，形成的金属层可以为铜互连，也可以为铝互连。在本实施例中，所述第二金属层460、第二测试金属层461、第三导电插塞456和第四导电插塞457利用大马士革工艺在同一工艺中形成铜互连。形成金属层的方法为本领域技术人员公知技术，在此不加详述。

执行步骤S309，请参考图15，在所述第二金属层460、第二测试金属层460和隔离层450表面形成钝化层470，在第二金属层460表面形成焊盘490。

所述钝化层470的材料为氮化硅，形成钝化层的工艺为采用沉积工艺，在第二金属层460、第二测试金属层460和隔离层450表面形成氮化硅层，采用干法刻蚀工艺刻蚀出用于形成焊盘的开口481和用于连通外部检测装置的开口482，形成钝化层470。

形成焊盘490的方法可以用物理气相沉积(PVD)的方法形成，如利用溅射铝靶的方法在隔离层表面形成铝层，并利用干法刻蚀技术在露出的刻蚀出焊盘490，所述焊盘490位于钝化层470的开口481内。

基于上述形成半导体检测结构的方法，形成本发明第三实施例的半导体检测结构，具体请参考图15，包括：半导体衬底400；位于所述半导体衬底400内的离子掺杂区405，所述离子掺杂区405包括第一区域I和第二区域II；依次位于所述离子掺杂区405第一区域I半导体衬底表面的栅氧化层420和栅极410；位于所述离子掺杂区405表面的介质层430，所述介质层430覆盖栅极410；位于所述介质层430内的第一导电插塞435，所述第一导电插塞435与所述离子掺杂区405第二区域II连通；位于所述离子掺杂区405第一区域上的介质层430表面的第一金属层440，位于所述第一导电插塞435和介质层430表面的第一测试金属层441；位于所述第一金属层440、第一测试金属层441和介质层430表面的隔离层450；位于所述隔离层450内的第三导电插塞456，所述第三导电插塞456与所述第一金属层440连通；位于所述隔离层450内的第四导电插塞457，所述第四导电插塞457与所述第一测试金属层441连通；位于所述第三导电插塞456和隔离层450表面的第二金属层460；位于所述第四导电插塞457和隔离层450表面形成第二测试金属层461；位于所述第二金属层460、第二测试金属层461和隔离层450表面的钝化层470；位于第二金属层460表面的焊盘490。

其中，所述测试结构包括第一导电插塞435、第一测试金属层441、第四导电插塞457和第二测试金属层461，所述第一导电插塞435贯穿介质层330且与离子掺杂区405第二区域II连通，所述第一测试金属层441位于所述隔离层450和第二导电插塞455表面，所述第四导电插塞457贯穿隔离层450且与所述第一测试金属层441连通，所述第二测试金属层461位于隔离层450和第四导电插塞457表面。

其中，所述导电结构为位于所述隔离层450内的第三导电插塞456和位于所述第三导电插塞456和隔离层450表面的第二金属层460。

第三实施例提供的所述半导体检测结构不但具有第一实施例和第二实施例的优点，且焊盘位于第二金属层表面，焊盘与导电材料的接触面积增大，增加了器件的可靠性。

本发明还提供了一种采用第三实施例的半导体检测结构的检测方法，具体检测步骤请参考第一实施例。

第四实施例

本发明第四实施例提供形成另一种半导体检测结构的方法，包括以下步骤：步骤S401，提供半导体衬底；步骤S402，在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；步骤S403，在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；步骤S404，在所述栅极和离子掺杂区表面形成介质层；步骤S405，在第一区域上的所述介质层表面形成第一金属层；步骤S406，在第一金属层和介质层表面形成隔离层，在所述隔离层内形成第三导电插塞，在所述介质层和隔离层内形成第五导电插塞；步骤S407，在所述第三导电插塞和隔离层表面形成第二金属层，在第五导电插塞和隔离层表面形成第二测试金属层；步骤S408，在所述第二金属层、第二测试金属层和隔离层表面形成钝化层，在第二金属层表面形成焊盘。

执行步骤S401～S404，请参考第一实施例的形成半导体检测结构的步骤S101～S104。

执行步骤S405，请参考第一实施例的形成半导体检测结构的步骤S106。

执行步骤S406，请参考图16，在第一金属层540和介质层530表面形成隔离层550，在所述隔离层550内形成第三导电插塞556，在所述介质层530和隔离层550内形成第五导电插塞536。

所述第三导电插塞556贯穿隔离层550且和第一金属层540连通，所述第五导电插塞536贯穿隔离层550和介质层530且和离子掺杂区第二区域II连通。

形成导电插塞和隔离层的工艺请参考第一实施例的步骤S107。

执行步骤S407、S408，请参考第三实施例的形成半导体检测结构的步骤S308、S309。

基于上述形成半导体检测结构的方法，形成本发明第三实施例的半导体检测结构，具体请参考图17，包括：半导体衬底500；位于所述半导体衬底500内的离子掺杂区505，所述离子掺杂区505包括第一区域I和第二区域II；依次位于所述离子掺杂区505第一区域I半导体衬底表面的栅氧化层520和栅极510；位于所述离子掺杂区505表面的介质层530，所述介质层530覆盖栅极510；位于所述离子掺杂区405第一区域上的介质层530表面的第一金属层540；位于所述第一金属层540和介质层530表面的隔离层550；位于所述隔离层550内的第三导电插塞556，所述第三导电插塞556与所述第一金属层540连通；位于所述隔离层550和介质层530内的第五导电插塞536，所述第五导电插塞536与所述离子掺杂区505第二区域II连通；位于所述第三导电插塞556和隔离层表面的第二金属层560；位于所述第五导电插塞536和隔离层550表面形成第二测试金属层561；位于所述第二金属层560、第二测试金属层561和隔离层550表面的钝化层570；位于第二金属层560表面的焊盘590。

其中，所述测试结构包括第五导电插塞536和第二测试金属层561，所述第五导电插塞536贯穿介质层530和隔离层550且与离子掺杂区505第二区域II连通，所述第二测试金属层561位于第五导电插塞536和隔离层550表面。

其中，所述导电结构为位于所述隔离层550内的第三导电插塞556和位于所述第三导电插塞556和隔离层550表面的第二金属层560。

第四实施例提供的所述半导体检测结构不但具有第一实施例、第二实施例、第三实施例的优点，且减少了形成第一导电插塞的工艺步骤，节约了生产的成本。

本发明还提供了一种采用第四实施例的半导体检测结构的检测方法，具体检测步骤请参考第一实施例。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体检测结构，包括：

半导体衬底；

位于所述半导体衬底内的离子掺杂区，所述离子掺杂区包括第一区域和第二区域；

依次位于所述离子掺杂区第一区域半导体衬底表面的栅氧化层和栅极；

位于所述离子掺杂区和栅极表面的介质层；

其特征在于，还包括：

位于所述介质层表面的第一金属层；

位于所述第一金属层和介质层表面的隔离层；

位于所述隔离层表面的焊盘，所述焊盘与第一金属层利用导电结构电学连接；

位于所述离子掺杂区第二区域表面的测试结构。

2.如权利要求1所述的半导体检测结构，其特征在于，所述测试结构包括：第一导电插塞，

所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通。

3.如权利要求1所述的半导体检测结构，其特征在于，所述测试结构包括：第一导电插塞和第一测试金属层，

所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通，

所述第一测试金属层位于第一导电插塞和介质层表面。

4.如权利要求1所述的半导体检测结构，其特征在于，所述测试结构包括：第一导电插塞、第一测试金属层、第四导电插塞和第二测试金属层，

所述第一导电插塞贯穿介质层且与离子掺杂区第二区域连通，

所述第一测试金属层位于第一导电插塞和介质层表面，

所述第四导电插塞贯穿隔离层且与第一测试金属层连通，

所述第二测试金属层位于第四导电插塞和隔离层表面。

5.如权利要求1所述的半导体检测结构，其特征在于，所述测试结构包括：第五导电插塞和第二测试金属层，

所述第五导电插塞贯穿介质层和隔离层且与离子掺杂区第二区域连通，

所述第二测试金属层位于第五导电插塞和隔离层表面。

6.如权利要求1所述的半导体检测结构，其特征在于，所述栅极与所述第一金属层边缘对应。

7.如权利要求1所述的半导体检测结构，其特征在于，所述栅极与所述第一金属层中间对应。

8.如权利要求1所述的半导体检测结构，其特征在于，所述隔离层为单层结构。

9.如权利要求1所述的半导体检测结构，其特征在于，所述隔离层为多层堆叠结构。

10.如权利要求1所述的半导体检测结构，其特征在于，还包括隔离结构，所述隔离结构隔离所述离子掺杂区的第一区域和第二区域。

11.如权利要求1所述的半导体检测结构，其特征在于，所述离子掺杂区第一区域和第二区域相邻。

12.一种半导体检测结构的形成方法，包括：

提供半导体衬底；

在半导体衬底内形成离子掺杂区，所述离子掺杂区包括第一区域和第二区域；

在所述离子掺杂区第一区域表面依次形成栅氧化层和栅极；

在所述栅极和离子掺杂区表面形成介质层；

在第一区域上的所述介质层表面形成第一金属层；

在所述第一金属层和介质层表面形成隔离层，在所述隔离层内形成导电结构，在所述导电结构和隔离层表面形成焊盘；

在第二区域的所述离子掺杂区表面形成测试结构。

13.如权利要求12所述半导体检测结构的形成方法，其特征在于，所述测试结构的形成步骤包括：

在介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通。

14.如权利要求12所述半导体检测结构的形成方法，其特征在于，所述测试结构的形成步骤包括：

在介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与离子掺杂区第二区域连通；

在所述第一导电插塞和介质层表面形成第一测试金属层。

15.如权利要求12所述半导体检测结构的形成方法，其特征在于，所述测试结构的形成步骤包括：

在所述第一导电插塞和介质层表面形成第一测试金属层；

在隔离层内形成第四导电插塞，所述第四导电插塞与第一测试金属层连通；

在所述第四导电插塞和隔离层表面形成第二测试金属层。

16.如权利要求12所述半导体检测结构的形成方法，其特征在于，所述测试结构的形成步骤包括：

在介质层和隔离层内形成贯穿其总厚度第五导电插塞，所述第五导电插塞与离子掺杂区第二区域连通；

在所述第五导电插塞和隔离层表面形成第二测试金属层。

17.一种采用如权利要求1所述半导体检测结构进行检测的检测方法。