CN102122637A - 检测结构、检测方法及形成检测结构的方法 - Google Patents

检测结构、检测方法及形成检测结构的方法 Download PDF

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Abstract

一种检测结构、检测方法及形成检测结构的方法。其中形成检测结构的方法，包括：将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；在芯片上形成覆盖MOS晶体管的介电层；刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；在工作接触孔及虚拟接触孔内填充满导电物质，分别形成工作导电插塞和虚拟导电插塞；在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接。本发明不但检测速度快，效率高，而且制作方便。

Description

检测结构、检测方法及形成检测结构的方法
技术领域
本发明涉及半导体器件的检测领域，尤其涉及栅极结构缺陷的检测结构及其制作方法，以及用该检测结构进行检测的方法。
背景技术
随着集成电路尺寸的减小，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路晶片朝向更高的元件密度、高集成度方向发展。
然而，由于半导体器件的集成度不断提高，半导体器件的栅极尺寸也相应变得越来越细且长度变得较以往更短。在形成栅极过程中，由于光刻工艺的局限性及刻蚀工艺的影响，使栅极的实际尺寸与目标尺寸相差较大，这样是导致源/漏极间产生漏电，影响器件的电性能。
在日本专利JP2004245841可以发现现有技术通常采用透射电子显微镜(TEM)对半导体器件中缺陷进行检测。具体如图1所示，先用电性定位的方法，在样品100上找到失效区域103；用聚焦离子束(FIB，Focused Ion Beam)在样品100失效区域103两侧挖出面积大于失效区域103的两个凹坑101和102，以便于在后续切削失效区域103过程中能观察失效区域103的截面情况，并且比较容易从样品100中取出失效区域103。如图2所示，用聚焦离子束对失效区域103第一表面104切削至半导体器件失效截面出现；用聚焦离子束对观察区域103第二表面105进行切削。如图3所示，将样品100放入透射电子显微镜观测室，以高压加速的电子束照射失效区域103，将失效区域103的半导体器件形貌放大、投影到屏幕上进行分析，是否存在缺陷以及缺陷的大小。
现有工艺在检测栅极尺寸是否达到目标尺寸，需要对失效区域进行切削后才能确定，造成制作成本提高，工艺复杂。
发明内容
本发明解决的问题是提供一种检测结构、检测方法及形成检测结构的方法，防止检测工艺复杂，制作成本高。
为解决上述问题，本发明提供一种形成检测结构的方法，包括：将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；在芯片上形成覆盖MOS晶体管的介电层；刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；在工作接触孔及虚拟接触孔内填充满导电物质，分别形成工作导电插塞和虚拟导电插塞；在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接。
可选的，所述金属导线至少有一条。金属导线为蛇形分布或梳形分布。所述金属导线的材料为铜、铝或铝铜合金。
本发明还提供一种检测结构，包括：位于半导体器件工作区边缘的半导体器件虚拟区，所述半导体器件虚拟区形成有MOS晶体管；覆盖MOS晶体管的介电层；贯穿介电层厚度与晶体管源/漏极连接的虚拟导电插塞；位于介电层上，且横跨于所有虚拟导电插塞上的金属导线。
可选的，所述金属导线至少有一条。金属导线为蛇形分布或梳形分布。
本发明还提供一种检测方法，包括：将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；在芯片上形成覆盖MOS晶体管的介电层；刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接；将金属导线连接至检测设备，如检测出漏电说明晶体管的栅极尺寸不符合要求，如未检测出漏电则栅极尺寸为目标尺寸。
可选的，所述金属导线通过焊盘与检测设备连接。
可选的，所述焊盘位于介电层上，与金属导线端连接。
与现有技术相比，本发明具有以下优点：在芯片半导体器件工作区边缘的半导体器件虚拟区形成虚拟导电插塞，并形成将所有虚拟导电插塞连接的金属导线。由于工艺的边缘效应、曝光干涉与衍射以及刻蚀机台均匀性缺陷等原因使半导体器件工作区边缘的半导体器件虚拟区的MOS晶体管栅极的质量没有半导体器件工作区的栅极质量好；如果半导体器件虚拟区的栅极尺寸达到目标尺寸，则半导体器件工作区的栅极尺寸也一定达到目标尺寸。不但检测速度快，效率高，而且制作方便。
附图说明
图1至图3是现有技术制作透射电子显微镜样品检测半导体器件缺陷的示意图；
图4是本发明形成检测结构的具体实施方式流程图；
图5是采用本发明形成的检测结构进行检测的具体实施方式流程图；
图6至图8是本发明形成检测结构的实施例示意图；
图8a是图8虚拟区的第一实例俯视图；
图8b是图8虚拟区的第二实例俯视图。
具体实施方式
随着半导体器件集成度的不断提高，栅极的尺寸也越来越小，要使栅极尺寸达到目标尺寸，检测栅极尺寸是否合格等工艺也变得越来越重要。现有工艺采用透射电子显微镜检测栅极尺寸是否达到目标尺寸，制作成本提高，工艺复杂。
本发明形成检测结构的具体实施方式流程如图4所示，执行步骤S1，将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；执行步骤S2，在芯片上形成覆盖MOS晶体管的介电层；执行步骤S3，刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；执行步骤S4，在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；执行步骤S5，在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接。
基于上述方法形成的检测结构，包括：位于半导体器件工作区边缘的半导体器件虚拟区，所述半导体器件虚拟区形成有MOS晶体管；覆盖MOS晶体管的介电层；贯穿介电层厚度与晶体管源/漏极连接的虚拟导电插塞；位于介电层上，且横跨于所有虚拟导电插塞上的金属导线。
采用本发明形成的检测结构进行检测的具体实施方式流程如图5所示，执行步骤S11，将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；执行步骤S12，在芯片上形成覆盖MOS晶体管的介电层；执行步骤S13，刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；执行步骤S14，在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；执行步骤S15，在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接；执行步骤S16，将金属导线连接至检测设备，如检测出漏电说明晶体管的栅极尺寸不符合要求，如未检测出漏电则栅极尺寸为目标尺寸。
本发明在芯片半导体器件工作区边缘的半导体器件虚拟区形成虚拟导电插塞，并形成将所有虚拟导电插塞连接的金属导线。由于工艺的边缘效应、曝光干涉与衍射以及刻蚀机台均匀性缺陷等原因使半导体器件工作区边缘的半导体器件虚拟区的MOS晶体管栅极的质量没有半导体器件工作区的栅极质量好；如果半导体器件虚拟区的栅极尺寸达到目标尺寸，则半导体器件工作区的栅极尺寸也一定达到目标尺寸。不但检测速度快，效率高，而且制作方便。
下面结合附图对本发明的具体实施方式做详细的说明。
图6至图8是本发明形成检测结构的实施例示意图。如图6所示，将芯片200分成半导体器件工作区230和半导体器件虚拟区231，所述半导体器件虚拟区231位于半导体器件工作区230边缘；在半导体器件工作区230和半导体器件虚拟区231的芯片200上形成多个MOS晶体管及MOS晶体管之间的隔离结构205，所述MOS晶体管包括栅氧化层201、栅极204、栅极204上的顶盖层203、栅极204侧壁的侧墙207以及漏极/源极206，顶盖层203与间隙壁207的材料为氮化硅。
形成MOS晶体管的方法为公知常识，首先对在芯片200中注入离子形成阱；然后在炉管中通入氧气氧化晶圆200形成栅氧化层201；用化学气相沉积法在栅氧化层201上形成多晶硅层；用低压化学气相沉积法在多晶硅层上形成顶盖层203；刻蚀顶盖层203、多晶硅层和栅氧化层201，形成栅极204；由栅氧化层201、栅极204和顶盖层203组成的栅极结构；接着以栅极结构为掩膜，在栅极结构两侧的晶圆200中注入离子，形成低掺杂漏极；接着，在栅极结构的侧壁形成侧墙207；以栅极结构为掩模，在栅极结构两侧的晶圆200中注入离子，进行重掺杂，形成漏极/源极206。
如图7所示，然后，用化学气相沉积法在芯片200上形成介电层208，且覆盖MOS晶体管，介电层208的作用是用来作为器件间的隔离。
继续参考图7，在半导体器件虚拟区231的介电层208内形成贯穿介电层208厚度，且与MOS晶体管源极/漏极206连接的虚拟导电插塞214。具体工艺如下：用旋涂法在介电层208上形成光刻胶层(未示出)，经过曝光显影工艺后，在半导体器件虚拟区321的光刻胶层上定义出虚拟接触孔图形，所述虚拟接触孔图形与MOS晶体管漏极/源极206位置对应；以光刻胶层为掩膜，沿虚拟接触孔图形用干法刻蚀法刻蚀介电层208至露出半导体器件虚拟区的芯片200表面，在漏极/源极206处形成虚拟接触孔；在介电层208上形成导电层，且将所述导电层填充满虚拟接触孔，所述导电层的材料可以是钨或铜等；用化学机械抛光法平坦化导电层至露出介电层。
如图8所示，在介电层208上形成连接所有虚拟导电插塞的金属导线，所述金属导线的材料为铜。具体形成工艺如下：用化学气相沉积法或电镀法在介电层208上形成金属层；在金属层上涂覆光刻胶层(未示出)，经过光刻工艺后，在光刻胶层上定义出金属布线图形；以光刻胶层为掩膜，沿金属布线图形刻蚀金属层至露出介电层208。
本实施例中，所述金属导线的分布如图8a所示，可以是蛇形分布，将所有虚拟导电插塞连接在一起，且一端连接至焊盘222上，所述焊盘222位于介电层208上。也可以如图8b所示，呈梳形分布，采用分金属导线220a将各列或各行的虚拟导电插塞连接至总金属导线220b上，并通过总金属导线220b连接至焊盘222上。
基于上述实施例形成的检测结构，包括：芯片200，分成半导体器件工作区230和半导体器件虚拟区231，所述半导体器件虚拟区231位于半导体器件工作区230边缘；MOS晶体管，位于半导体器件工作区230和半导体器件虚拟区231的芯片200上，所述MOS晶体管包括栅氧化层201、栅极204、栅极204上的顶盖层203、栅极204侧壁的侧墙207以及漏极/源极206；隔离结构205，位于MOS晶体管之间。
介电层208，位于芯片200上且覆盖MOS晶体管；虚拟导电插塞214，位于半导体器件虚拟区231的介电层208内且贯穿介电层208厚度，所述虚拟导电插塞214与MOS晶体管源极/漏极206连接；金属导线，位于介电层208上，且将所有导电插塞214连接，其中金属导线可呈蛇形分布或梳形分布；焊盘222，位于半导体器件虚拟区231的介电层208上，与金属导线一端连接。
采用上述形成的检测结构进行检测的方法如下：通过金属导线一端的焊盘222将金属导线连接至检测设备，如果通过检测设备检测出有漏电说明制作的晶体管的栅极尺寸不符合要求，如未检测出有漏电现象则说明栅极尺寸为目标尺寸。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种形成检测结构的方法，其特征在于，包括：
将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；
在芯片上形成覆盖MOS晶体管的介电层；
刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；
在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；
在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接。
2.根据权利要求1所述形成检测结构的方法，其特征在于，所述金属导线至少有一条。
3.根据权利要求2所述形成检测结构的方法，其特征在于，金属导线为蛇形分布或梳形分布。
4.根据权利要求3所述形成检测结构的方法，其特征在于，所述金属导线的材料为铜、铝或铝铜合金。
5.一种检测结构，其特征在于，包括：位于半导体器件工作区边缘的半导体器件虚拟区，所述半导体器件虚拟区形成有MOS晶体管；覆盖MOS晶体管的介电层；贯穿介电层厚度与晶体管源/漏极连接的虚拟导电插塞；位于介电层上，且横跨于所有虚拟导电插塞上的金属导线。
6.根据权利要求5所述检测结构，其特征在于，所述金属导线至少有一条。
7.根据权利要求6所述检测结构，其特征在于，金属导线为蛇形分布或梳形分布。
8.一种检测方法，其特征在于，包括：
将芯片分为半导体器件工作区和半导体器件虚拟区，所述半导体器件虚拟区位于半导体工作区边缘，其中半导体器件工作区和半导体器件虚拟区上形成有MOS晶体管；
在芯片上形成覆盖MOS晶体管的介电层；
刻蚀介电层至露出半导体虚拟区芯片上MOS晶体管的源极/漏极，形成虚拟接触孔；
在虚拟接触孔内填充满导电物质，形成虚拟导电插塞；
在半导体器件虚拟区的介电层上形成金属导线，所述金属导线将所有虚拟导电插塞进行连接；
将金属导线连接至检测设备，如检测出漏电说明晶体管的栅极尺寸不符合要求，如未检测出漏电则栅极尺寸为目标尺寸。
9.根据权利要求8所述检测方法，其特征在于，所述金属导线通过焊盘与检测设备连接。
10.根据权利要求9所述检测方法，其特征在于，所述焊盘位于介电层上，与金属导线端连接。
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