CN1716559A - 同时测多个金属－氧化物－半导体器件热载流子的测试结构 - Google Patents

Abstract

同时测多个金属－氧化物－半导体器件的热载流子的测试结构，其特征是，包括：至少一个多晶硅栅极；分别位于多晶硅栅极两个侧边的源区和漏区；分别位于多晶硅栅极两个侧边的源区和漏区的另一侧边的虚拟多晶硅栅极；分别对应多晶硅栅极、源区、漏区、和虚拟多晶硅栅极的多个焊盘；和分别连接多晶硅栅极、源区、漏区、和虚拟多晶硅栅极和对应的各个焊盘用的金属导线。通过测试机台的开关矩阵控制，就可以使至少3个MOS器件并联，并同时对至少3个并联的MOS器件并行地加热载流子注入测试电压。

Description

同时测多个金属-氧化物-半导体器件热载流子的测试结构

技术领域

本发明涉及金属-氧化物-半导体器件(以下简称：MOS器件)热载流子注入(HCI)的测试结构，特别涉及同时测多个MOS器件的热载流子测试结构。

背景技术

MOS器件中的热载流子注入效应是MOS器件的一个重要的电性能指标，是造成MOS器件电性能参数(如Idsat—源漏饱和电流，Idlin—源漏线性电流，Vt—阈值电压，Gm—跨导)退化的重要因素之一。(通常，在形成有多个MOS器件结构的晶片(Wafer)分割成多个MOS器件芯片之前，要测试每个MOS器件单元的热载流子注入，并对晶片上的全部MOS器件单元进行可靠性试验，使每个MOS器件的电性能稳定可靠。以下是HCI可靠性试验的说明：此处HCI可靠性试验是指对MOS结构进行应力(指电压)测试，以获得MOS结构电性参数退化与应力大小以及时间的关系。试验的目的是评价MOS器件电性参数随正常使用时间退化的程度，以确保在芯片正常使用期限内(通常为10年)产品的电性参数在正常的范围内(通常源漏饱和电流的退化在10％以内)。HCI测试通常在晶片上直接进行，不需要切割。在TD(研发)阶段，针对每种不同的工艺/产品，需要对其中的每种MOS器件评估HCI效应。在批量生产阶段，也需要定期监测生产线上每种工艺中各种MOS器件的HCI效应。HCI测试本身与晶片分割无关，在批量生产的产品上，通常在产品的切割道上放置MOS结构，以供产品出货前的电性测试，也可按需要选择性的进行HCI等可靠性测试)

对数量庞大的MOS器件分别进行热载流子注入测试(以下简称：HCI)是一件工作量极大成本极高的工作，但是，对数量庞大的MOS器件分别进行热载流子注入测试是半导体器件工艺/产品研发时必须进行的制造工艺中的一个步骤。也是在产品量产时必须定期监测(如对每种产品/工艺每月一次)的试验。

现在通用的MOS器件热载流子注入测试的方法是，在多晶硅栅极与其两侧设置的源极和漏极构成的MOS结构中，将多晶硅栅极、源极和漏极通过金属导线连接到各自的焊盘后，测试MOS结构的热载流子注入。MOS器件测试过程中，要对MOS器件的多晶硅栅极和漏极长时间地加应力，应力通常有温度和电压两种，由于HCI测试通常是在常温下进行，因此，这里所述的应力是指电压，例如，加应力的时间为1秒，10秒，100秒、1000秒，10000秒，并读取电参量，例如Idsat(源漏饱和电流)，Idlin(源漏线性电流)，Vt(阈值电压)，等。由于加应力的时间长，通常在几千秒到几万秒，而电参量的测试时间短，总的测试时间通常在几分钟之内。按照HCI(热载流子注入)测试的取样要求，热载流子注入测试的最小取样数量是每种应力条件下取3个MOS器件(通常HCI测试对每种MOS器件，至少选则3种不同的应力条件)，由于对各个MOS结构单元分别进行热载流子注入测试，需要的测试时间长，测试仪器的使用率低，测试所用的人力物力大，造成生产成本高。尽管可靠性测试不是生产步骤，但它是产品质量的评价过程，评价产品质量随使用时间的关系，从而确保产品正常的使用期。

由于，每个进行HCI测试的器件一定是相同的，HCI测试在3种条件下进行，每种条件下测试时规定的最小取样数量是3个MOS器件，所以3种条件下规定的MOS器件取样数至少是9个MOS器件。通常对栅长，只进行工艺线特征尺寸的MOS器件，如0.18工艺的栅长为0.18微米。但是，在工艺技术研发时，常常要求要考虑下一工艺线的特性，实际产品中也会有大于工艺线特征尺寸的栅长，因此，有必要，特别是在研发阶段，进行不同栅长的MOS的HCI测试结果，但由于测试时间等的考虑，往往没有进行，所以如果我们的结构中得到3个栅极长度不同的MOS结构，可以在不增加测试时间的前提下，达到需求。因而，通常在制造工艺的技术开发时，要考虑多晶硅栅极长度不同的MOS结构的电特性参数。但是，由于可靠性测试是长时间测试，因而，不容易测试多晶硅栅极长度不同的MOS结构的热载流子注入结果。

如果技术人员能够在不增加测试时间的前提下，得到具有多晶硅栅极长度不同的MOS结构的热载流子注入结果和可靠性测试结果，则对于BIR/WLR(BIR：Build-in Reliability，内建可靠性。WLR：Wafer LevelReliability，晶片级可靠性)的研究应该具有极大的意义。

此外，如图1所显示的，如果3个MOS器件的栅极端连接不同的等离子体损伤(即，PID：Plasma Induced Damage，。在MOS工艺制造过程中，会有很多等离子体工艺步骤，在这些工艺过程中，会有电荷累积，造成栅氧化层损伤。因此通常的MOS测试结构会有保护二级管。)保护结构，例如，1个MOS器件连接一个保护二极管，另一个MOS器件不连接保护二极管，通过一次测试，则可以获得PID保护二极管对HCI测试的影响。

为了提高测试仪器的使用率，同时获得多晶硅栅极长度不同的MOS器件的热载流子注入测试结果，提高产品的可靠性。本行业的技术人员致力于研究一种能同时测试多个MOS器件的热载流子注入的测试结构，以便使所测试的MOS器件的热载流子的测试结果的一致性更高，缩短测试时间提高测试仪器使用效率，降低MOS器件总制造成本。为此提出了本发明。

发明内容

为了克服MOS器件热载流子注入效应现有测试结构存在的缺点，提出本发明。

本发明的目的是，提供一种同时测多个MOS器件的热载流子注入效应的测试结构。

按照本发明的一个技术方案，在MOS器件测试结构制造过程中，形成了多个虚拟多晶硅栅极，这些虚拟多晶硅栅极位于多晶硅栅极两侧的源极和漏极的另一侧，虚拟多晶硅的目的是防止在多晶硅层经腐蚀构图形成多晶硅栅极的制造工艺过程中由于多晶硅栅的密度太低，造成腐蚀速度影响多晶硅栅极的长度(影响的工艺因素包括Photo，Etch等。Photo：微影。Etch：蚀刻)，在晶片上，多晶硅栅极与其两侧的源区和漏区构成MOS结构，同样，虚拟多晶硅栅极与其两侧的源区和漏区也构成MOS结构，在其上已形成有多个MOS器件单元的硅晶片没有分割成多个MOS器件芯片之前，在硅晶片上形成对应这些虚拟多晶硅栅极的多个焊盘。硅晶片上的源区、漏区、多晶硅栅极、和虚拟多晶硅栅极用金属导线分别连接到各自的焊盘，用这样构成的结构，可以同时测试多个MOS器件单元的热载流子。而且，可以根据需要，增加虚拟多晶硅栅极的数量和对应的焊盘，就可以成倍地增加MOS器件的数量。

用现有的测试结构一次只能测试一个MOS器件的热载流子注入效应，而用按本发明的测试结构一次至少可以测试3个MOS器件单元热载流子注入效应，或者，根据需要同时测试多个MOS器件。

如图2所显示的，在进行热载流子注入(HCI)测试加应力的过程中，通过测试机台的开关矩阵控制，将3个MOS器件的栅极端焊盘连接到同一个电压Vgs、3个MOS器件的漏极端焊盘连接到同一个电压Vds、3个MOS器件的源极端焊盘连接到同一个电压Vss，就可以使3个MOS器件并联，并同时对3个并联的MOS器件并行地加热载流子注入测试电压。其中，电压Vgs是3个MOS器件的栅极端电压，电压Vds是3个MOS器件的漏极端电压，电压Vss是3个MOS器件的源极端电压，而源极端电压Vss通常为零(0)。测量电性能参数时，通过测试机台的开关矩阵控制，使不进行测试的漏极端和栅极端的焊盘连接到电压Vss，由此，顺序完成对各个MOS器件的电特性参量的测试。由于电特性参量的测试时间很短，因此电特性参量的测试几乎不影响HCI的总测试时间

这不仅满足了HIC测试的取样要求，由于同时测试多个MOS器件，使测试结果的一致性更高，大大提高了测试仪器的测试效率，降低了MOS器件的总制造成本。

此外，图2中显示的按本发明的同时测多个MOS器件的HCI的测试结构中，MOS1，MOS3，MOS2各自的“虚拟多晶硅栅极”的状况不同，通过一次测试，可以比较“虚拟多晶硅栅极”对HCI测试结果的影响。

附图说明

附图包括在说明书中，作为说明书的一个构成部分，附图中显示出本发明的优选实施例，附图与说明书的文字部分一起用于说明本发明的原理和特征，其中：

图1显示出现有的MOS器件热载流子测试结构；和

图2显示出按照本发明的MOS器件热载流子测试结构。

具体实施方式

以下参见附图1和附图2详细说明本发明。

图1是现有的MOS器件的测试结构。在图1所显示的MOS器件的测试结构中，有多晶硅栅极，多晶硅栅极的两个侧边有源区和漏区，在源区和漏区的另一侧有漏区和源区。多晶硅栅极和其侧边的源区和漏区构成一个MOS器件单元，多晶硅栅极和其侧边的源区和漏区通过金属导线连接到各自的焊盘，构成MOS器件的测试结构。虚拟多晶硅栅极和虚拟多晶硅栅极之外的区域不单独连接到焊盘，虚拟多晶硅栅极只在多晶硅栅极腐蚀过程中起到防止微影观学效应及腐蚀速度影响多晶硅栅极长度的作用。用现有的MOS器件热载流子测试结构，一次只能对一个MOS器件进行HCI试验。MOS器件测试需要大量的人力和物力。测试仪器的使用效率低。MOS器件的总生产效率低，生产成本高。

图2是按照本发明的MOS器件热载流子的测试结构。图2的结构与图1的结构基本相同，其实质差别是，为虚拟多晶硅栅极设置了对应的焊盘，在不增大布图面积和布图复杂程度，也不增加工艺步骤的情况下，只是稍微改变一些构图用的掩模图形，为虚拟多晶硅栅极设置对应的焊盘和金属导线，使原来只有一个MOS器件单元的面积中形成了3个MOS器件单元。如图所显示的，虚拟多晶硅栅极与其两个侧边的有源区形成就新的MOS器件结构。如果用多晶硅栅极和两根虚拟多晶硅栅极分割的有源区独立地连接到各自的焊盘，用这样简单构成的MOS器件的测试结构，可以一次测试至少3个或者更多个完整的MOS器件。

如图2所显示的，焊盘1、焊盘5和焊盘2分别连接第一个MOS器件的源、虚拟多晶硅栅极和漏；焊盘3、焊盘6和焊盘2分别连接第二个MOS器件的源、多晶硅栅极和漏；焊盘3、焊盘7和焊盘4分别连接第三个MOS器件的源、虚拟多晶硅栅极和漏；其中，第二个MOS器件是现有的MOS器件，而，第一和第三个MOS器件是利用了虚拟多晶硅栅极的新MOS器件。在实际使用中，还可以根据需要增加虚拟多晶硅栅极的数量，进一步增加MOS器件的数量，从而大大提高了测试仪器的使用效率，减小了测试所用的时间、人力和物力。

如图2所显示的，在进行热载流子注入(HCI)测试加应力的过程中，通过测试机台的开关矩阵控制，将至少3个MOS器件的栅极端焊盘(焊盘5、焊盘6和焊盘7)连接到同一个电压Vgs、至少3个MOS器件的漏极端焊盘(焊盘2和焊盘4)连接到同一个电压Vds、至少3个MOS器件的源极端焊盘(焊盘1和焊盘3)连接到同一个电压Vss，就可以使3个MOS器件并联，并同时对至少3个并联的MOS器件并行地加热载流子注入测试电压。其中，电压Vgs是至少3个MOS器件的栅极端电压，电压Vds是至少3个MOS器件的漏极端电压，电压Vss是至少3个MOS器件的源极端电压，而源极端电压Vss通常为零(0)。测量电性能参数时，通过测试机台的开关矩阵控制，使不进行测试的漏极端和栅极端的焊盘连接到电压Vss，由此顺序完成对各个MOS器件的电特性参量的测试。由于电特性参量的测试时间很短，因此电特性参量的测试几乎不影响HCI的总测试时间。

这不仅满足了HIC测试的取样要求，由于同时测试多个MOS器件，使测试结果的一致性更高，大大提高了测试仪器的测试效率和使用效率，大大降低了MOS器件的总制造成本。

此外，图2中显示的按本发明的同时测多个MOS器件的HCI的测试结构中，MOS1，MOS3，MOS2各自的“虚拟多晶硅栅极”的状况不同，通过一次测试，可以比较“虚拟多晶硅栅极”对HCI测试结果的影响。

而且，焊盘2、焊盘6、焊盘7和焊盘4构成两个串联的MOS结构(MOS2和MOS3)。焊盘2是MOS2的漏极端，焊盘4是另一个MOS3结构的源极端，焊盘6和焊盘7分别是两个MOS结构的栅极端。这两个MOS串联结构是CMOS逻辑电路中的“与非门”和“或非门”的常见结构，因此，可以根据需要对该结构进行相应的研究。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明的范围内。本发明要求保护的范围由所附的权利要求书及其等效物界定。

Claims (5)

1、同时测多个金属-氧化物-半导体器件的热载流子的测试结构，其特征是，包括：

至少一个多晶硅栅极；

分别位于多晶硅栅极两个侧边的源区和漏区；

分别位于多晶硅栅极两个侧边的源区和漏区的另一侧边的虚拟多晶硅栅极；

分别对应多晶硅栅极、源区、漏区、和虚拟多晶硅栅极的多个焊盘；和分别连接多晶硅栅极、源区、漏区、和虚拟多晶硅栅极和对应的各个焊盘用的金属导线。

2、按照权利要求1的热载流子的测试结构，其特征是，虚拟多晶硅栅极的数量可以按照实际需要设置。

3、按照权利要求1的热载流子的测试结构，其特征是，通过测试机台的开关矩阵控制，将3个MOS器件的栅极端焊盘(焊盘5、焊盘6和焊盘7)连接到同一个电压Vgs、3个MOS器件的漏极端焊盘(焊盘2和焊盘4)连接到同一个电压Vds、3个MOS器件的源极端焊盘(焊盘1和焊盘3)连接到同一个电压Vss，就可以使至少3个MOS器件并联，并同时对至少3个并联的MOS器件并行地加热载流子注入测试电压。

4、按照权利要求1的热载流子的测试结构，其特征是，通过测试机台的开关矩阵控制，使不进行测试的漏极端和栅极端的焊盘连接到电压Vss(0电压)，由此顺序完成对各个MOS器件的电特性参量的测试。

5、按照权利要求1的热载流子的测试结构，其特征是，两个MOS串联结构构成CMOS逻辑电路，其中的两个MOS结构构成CMOS逻辑电路中的“与非门”和“或非门”。

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