CN115166461A - 测试器件结构单元、并行测试器件结构及晶圆 - Google Patents
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Abstract
本发明提供了一种测试器件结构单元、并行测试器件结构及晶圆。使用传统MOS器件测试结构进行晶圆电学性能测试时，例如HCI或NBTI测试，MOS器件的各级需要与4个SMU，测试效率低。测试过程中使用本发明提供的测试器件结构单元，待测MOS器件的栅极和漏极分别连接一个SMU，源极和基极接地，通过将测试过程中连接MOS器件的SMU数量减少至两个，在不增加测试成本的前提下，不仅能够有效防止多器件同时测试时的相互干扰，保证测量的准确性，还能将多余的SMU连接其他待测MOS器件，实现多个MOS器件的并行测试，提高测试效率。
Description
技术领域
本说明书涉及半导体测试领域，具体涉及一种测试器件结构单元、并行测试器件结构及晶圆。
背景技术
在晶圆的生产过程中，晶圆需要经过一系列的稳定性、电学性能测试。电源测量单元(Source Measurement Units，SMU，或称电源管理单元)是晶圆电学性能测试的重要设备。
现有测试设备基于成本的考量，通常配备4个SMU，分别与测试结构的MOS晶体管的源极(S)、漏极(D)、栅极(G)和基极(B)电连接，需要的测试空间大，完成一个晶圆的测试所需要的测试时间长，测试效率低。
发明内容
有鉴于此，本说明书实施例提供一种测试器件结构单元、并行测试器件结构及晶圆。其中，测试器件结构单元在晶圆电学性能测试中连接两个SMU，有效节省测试空间，使用具有同样数量的测试设备可以同时测试更多的MOS晶体管，提高测试效率。
本说明书实施例提供以下技术方案：
一种测试器件结构单元，用于晶圆测试，所述测试器件结构单元包括以光刻法图案化在晶圆上MOS晶体管，所述MOS晶体管漏极和源极之间设置有以光刻法图案化的电容，所述电容的氧化层厚度与所述MOS晶体管的氧化层厚度相同；当进行晶圆测试时，所述MOS晶体管的栅极和漏极分别电连接第一电源测量单元和第二电源测量单元，所述MOS晶体管的源极和基极接地。
使用上述测试器件结构单元，测试过程中所使用的测试设备与传统的测试设备相同，但将连接MOS晶体管的SMU的数量减少至两个，不仅减少了测试空间，而且可以将测试设备中的剩余的SMU连接其他MOS晶体管，使得测试设备能够执行并行测试，从而减少晶圆测试的总时间，提高测试效率；漏极和源极之间设置电容，利用电容的滤波特性，稳定漏极电压，能够有效防止多MOS晶体管同时测试时的电压波动及相互干扰，保证测试的准确性。
本说明书实施例还提供一种方案，所述电容的氧化层厚度与所述MOS晶体管的氧化层厚度相同。
本说明书实施例还提供一种方案，所述MOS晶体管包括N型MOS晶体管或P型MOS晶体管。
本说明书实施例还提供一种方案，所述测试器件结构单元设置在所述晶圆的划片槽中。
本说明书实施例还提供一种方案，所述晶圆测试包括热载流子注入测试和负偏压温度不稳定性测试中的至少一种。
本说明书实施例还提供一种并行测试器件结构，所述并行测试器件结构包括至少两个如前面任意一个方案所述的测试器件结构单元。
本说明书实施例还提供一种方案，全部所述MOS晶体管的种类相同。
本说明书实施例还提供一种方案，至少一个所述MOS晶体管与其余所述MOS晶体管的种类不同。
本说明书实施例还提供一种晶圆，所述晶圆包括如前面任意一个方案所述的测试器件结构单元。
与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：
本发明提供的测试器件结构单元，在进行晶圆测试时，例如热载流子注入测试(Hot Carrier Injection,HCI)中的漏极饱和电流(Idsat)的退化实验，通过两个电源测量单元(SMU)分别向漏极和栅极加电压，并且通过程序将源极和基极接地，检测设备读取Idsat读数，在每个测试器件结构单元漏极和源极之间设置电容，利用电容的滤波特性，稳定漏极电压，能够有效防止多个MOS晶体管同时测试时的电压波动及相互干扰，保证测试的准确性。测试过程中所使用的测试设备与传统的测试设备相同，不会增加测试的复杂程度，不会增加测试成本；由于连接测试器件结构单元中MOS晶体管的SMU的数量减少至两个，不仅减少了测试空间，而且可以将测试设备中所配置的其他SMU电连接晶圆上的其他测试器件结构单元，使得测试设备能够执行多个器件的并行测试，从而减少晶圆测试的总时间，提高测试效率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是未设置电容的测试器件结构单元的版图示意图；
图2是未设置电容的测试器件结构单元的HCI并行测试Idsat退化曲线图；
图3是设置电容的测试器件结构单元的版图示意图；
图4是设置电容的测试器件结构单元的HCI并行测试Idsat退化曲线图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，下文描述在所附权利要求书的范围内的实施例的各种方面。应显而易见，本文中所描述的方面可体现于广泛多种形式中，且本文中所描述的任何特定结构及/或功能仅为说明性的。基于本申请，所属领域的技术人员应了解，本文中所描述的一个方面可与任何其它方面独立地实施，且可以各种方式组合这些方面中的两者或两者以上。举例来说，可使用本文中所阐述的任何数目和方面来实施设备及/或实践方法。另外，可使用除了本文中所阐述的方面中的一或多者之外的其它结构及/或功能性实施此设备及/或实践此方法。
还需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
需要理解的是，“部件A与部件B的连接”是指部件A直接与部件B接触连接，或者部件A通过其他部件与部件B进行间接连接。本说明书的示例实施例中所描述的“上”、“下”、“内”、“外”、“侧”等方位词是以附图所示的角度来进行描述的，不应理解为对本说明书的示例实施例的限定。
另外，在以下描述中，提供具体细节是为了便于透彻理解实例。然而，所属领域的技术人员将理解，可在没有这些特定细节的情况下实践所述方面。
在晶圆的生产过程中，晶圆需要执行多种测试以剔除不合格的晶粒。晶圆测试包括一系列的稳定性、电学性能测试，例如在热载流子注入测试(Hot Carrier Injection，HCI)或负偏压温度不稳定性测试(Negative Bias Temperature Instability，NBTI)中测量漏极饱和电流(Idsat)。以HCI测试为例，现有测试设备基于设备成本的考量，通常配备4个电源测量单元(Source Measurement Units，SMU)，晶圆测试结构中设置MOS晶体管，4个SMU分别各自与MOS晶体管的源极、漏极、栅极和基极电连接，测量社保测得Idsat。上述晶圆测试结构，由于需要在同一个MOS晶体管同时使用4个SMU，需要的测试空间大，同一个晶圆上具有多个需要测试的单元，完成晶圆的测试时间长，测试效率低。
经过反复的实验和研究，发明人首先提出一种可以减少每个MOS晶体管连接的SMU数量的测试器件结构单元。如图1所示，同样HCI测试为例，测试中需要通过两个SMU向漏极和栅极提供电压，如果将源极和基极接地，例如通过程序接地，则可以省略原先连接源极和基极的两个SMU，此时，测试设备中的四个SMU就可以同时连接两个MOS晶体管，从而可以成倍的减少测试时间，提高测试效率。也就是说，将具有栅极、漏极、源极、基极四端的MOS晶体管器件同时放在同一条测试结构上，在HCI测试时，SMU只用于连接栅极和漏极，源极和基极通过程序接地。
但是，发明人经过实验发现，此接地端电压并不稳定，存在波动，导致测试结果并不理想。如图2所示的HCI并行测试Idsat退化曲线图，图中每种灰度相同的点表示同一个测试器件，可以发现各个测试器件之间的测试结果存在差异，说明测试器件结构单元有待改善。
为了解决上述问题，发明人进一步提出一种测试器件结构单元，该测试器件结构单元的改进之处在于——MOS晶体管的漏极和源极之间设置有一个电容，通过电容稳定漏极电压，进而防止多个MOS晶体管同时测试时的电压波动及相互干扰。
以下结合附图，说明本申请各实施例提供的技术方案。
本发明提供一种测试器件结构单元，用于晶圆测试，如图3所示，所述测试器件结构单元以光刻法图案化在晶圆上，具体的，包括以光刻法图案化在晶圆上MOS晶体管和电容，所述电容设置在MOS晶体管的漏极和源极之间。
使用上述的测试器件结构单元进行晶圆测试时，此处仍以HCI测试为例，如图3所示，MOS晶体管的栅极和漏极分别电连接测试装置的第一电源测量单元SMU1和第二电源测量单元SMU2，并且，MOS晶体管的源极和基极接地。需要说明的是，所述的接地方式包括通过使用程序控制源极和基极接地。
在晶圆测试过程中，使用上述测试器件结构单元，可以继续使用现有的测试装置和测试方法，该测试器件结构单元带来的好处是，连接MOS晶体管的SMU的数量从原本的四个减少至两个，多余的两个SMU可以连接另一个MOS晶体管，使得两个MOS晶体管的测试过程并行，减少晶圆测试的总时间，提高测试效率，并且每个MOS晶体管仅使用两个SMU，能够降低对测试空间的需求；每个测试器件结构单元中都独立设置有电容，利用电容的滤波特性，稳定漏极电压，能够有效防止多MOS晶体管同时测试时的电压波动及相互干扰，保证测试的准确性。
从图4的HCI并行测试Idsat退化曲线图可知，经过长时间的测试验证，图中的测试器件之间的差异较小，这与单颗串行测试相符，可以视作样品之间没有相互干扰，证明上述测试器件结构单元用于并行测试时非常有效的，既能够节省测试时间，又能确保测试数据的准确性和有效性。
需要说明的是，图2和图4的横坐标都为时间长度，单位为秒；纵坐标都为Idsat的退化率，以百分比表示。
还需要说明的是，上述测试器件结构单元还可以用于负偏压温度不稳定性测试((Negative Bias Temperature Instability，NBTI)中测量Idsat。
在一些实施方式中，测试器件结构单元中的电容的氧化层厚度，与其中的MOS晶体管的氧化层厚度相同。
通过控制电容的氧化层厚度，能够避免因电容的氧化层厚度不足导致的MOS晶体管漏极与源极直接击穿。
在一些实施方式中，如图3所示，MOS晶体管包括N型MOS晶体管。
在一些实施方式中，如图3所示，MOS晶体管包括P型MOS晶体管。
需要说明的是，上述测试器件结构单元并不限制MOS晶体管的类型。
在一些实施方式中，测试器件结构单元设置在晶圆的划片槽中。
需要说明的是，还可以根据设计要求，将测试器件结构单元设置在晶圆的其他位置。
基于同样的发明思路，本说明书的实施例还提供一种并行测试器件结构，所述并行测试器件结构包括至少两个前面任意一项方案所述的测试器件结构单元。
需要说明的是，可以通过在测试装置上配置更多的偶数个SMU，每两个SMU为一组电连接一个测试器件结构单元，执行测试项目。例如：4个SMU对应连接2测试器件结构单元，具体的，如图3所示，第一MOS晶体管(NMOS1)对应连接第一电源测量单元(SMU1)和第二电源测量单元(SMU2)；第二MOS晶体管(PMOS1)对应连接第三电源测量单元(SMU3)和第四电源测量单元(SMU4)。基于同样的结构设计，6个SMU对应连接3个测试器件结构单元，8个SMU对应连接4个测试器件结构单元，以此类推，从而更进一步的提升晶圆测试效率，缩短测试的总时间。
上述实施例提供的并行测试器件结构所能带来的技术效果可以参照前述测试器件结构单元的各实施例提供的技术效果，此处不再赘述。
在一些实施方式中，并行测试器件结构中的全部MOS晶体管的种类相同。
在一些实施方式中，并行测试器件结构中的至少一个MOS晶体管与其余MOS晶体管的种类不同。
在上述事实方式中，并行测试器件结构并不受MOS晶体管种类的限制，可以适用于P型或N型MOS晶体管，也可以适用于同时具有P型和N型MOS晶体管的测试环境。
基于同样的发明思路，本说明书的实施例还提供一种晶圆，所述晶圆包括如前面任意一项方案所述的测试器件结构单元。
上述实施例提供的晶圆所能带来的技术效果可以参照前述测试器件结构单元的各实施例提供的技术效果，此处不再赘述。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例侧重说明的都是与其他实施例的不同之处。尤其，对于后面说明的方法实施例而言，由于其与系统是对应的，描述比较简单，相关之处参见系统实施例的部分说明即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。
Claims (9)
1.一种测试器件结构单元，用于晶圆测试，其特征在于，所述测试器件结构单元包括以光刻法图案化在晶圆上MOS晶体管，所述MOS晶体管漏极和源极之间设置有以光刻法图案化的电容，当进行晶圆测试时，所述MOS晶体管的栅极和漏极分别电连接第一电源测量单元和第二电源测量单元，所述MOS晶体管的源极和基极接地。
2.根据权利要求1所述的测试器件结构单元，其特征在于，所述电容的氧化层厚度与所述MOS晶体管的氧化层厚度相同。
3.根据权利要求1所述的测试器件结构单元，其特征在于，所述MOS晶体管包括N型MOS晶体管或P型MOS晶体管。
4.根据权利要求1所述的测试器件结构单元，其特征在于，所述测试器件结构单元设置在所述晶圆的划片槽中。
5.根据权利要求1所述的测试器件结构单元，其特征在于，所述晶圆测试包括热载流子注入测试和负偏压温度不稳定性测试中的至少一种。
6.一种并行测试器件结构，其特征在于，所述并行测试器件结构包括至少两个如权利要求1～5中任意一项所述的测试器件结构单元。
7.根据权利要求6所述的并行测试器件结构，其特征在于，全部所述MOS晶体管的种类相同。
8.根据权利要求6所述的并行测试器件结构，其特征在于，至少一个所述MOS晶体管与其余所述MOS晶体管的种类不同。
9.一种晶圆，其特征在于，所述晶圆包括如权利要求1～5中任意一项所述的测试器件结构单元。
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