CN112269115B - 一种半导体器件的测试结构及测试方法 - Google Patents

Abstract

本发明提供一种半导体器件的测试结构及测试方法，涉及半导体技术领域，包括第一接口包括至少两个相互并联的第一连接端，至少两个第一连接端分别用于与至少两个半导体器件的栅极一一对应电连接；第二接口包括至少两个相互并联的第二连接端，至少两个第二连接端分别用于与至少两个半导体器件的体电极一一对应电连接；使用本申请的半导体器件的测试结构可以在机台具有相同测试空间的情况下，增多了可同时测试的半导体器件的数量，有效的提高了测试的效率。采用栅极并联、体电极并联的方式，还可以在一次量测中，同时获取到多组数据，提高了量测数据获取的速度。

Description

一种半导体器件的测试结构及测试方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种半导体器件的测试结构及测试方法。

背景技术

随着科技的进步，半导体在集成电路、消费电子、通信系统、光伏发电、照明应用、大功率电源转换等领域应用越来越广泛。随着半导体器件的尺寸不断缩小，对于半导体器件的偏置温度不稳定性(BTI，Bias Temperature Instability)和热载流子效应(HCI，HotCarrierInjection)测试结果的可靠度越来越引人关注。

现有测试方法在对多个晶体管进行测试时，一般将多个晶体管采用相互独立的形式连接于测试机台，其占用机台接口较多导致机台测试的效率较低，无法满足批量化测试。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种半导体器件的测试结构及测试方法，以解决现有测试方法使得机台测试的效率较低的问题。

为实现上述目的，本发明实施例采用的技术方案如下：

本发明实施例的一方面，提供一种半导体器件的测试结构，包括：测试机台以及设置于测试机台上的第一接口、第二接口、第三接口和第四接口；第一接口包括至少两个相互并联的第一连接端，至少两个第一连接端分别用于与至少两个半导体器件的栅极一一对应电连接；第二接口包括至少两个相互并联的第二连接端，至少两个第二连接端分别用于与至少两个半导体器件的体电极一一对应电连接；第三接口用于与半导体器件的源极电连接；第四接口用于与半导体器件的漏极电连接。

可选的，第一接口为负电压接口。

可选的，第一接口为正电压接口。

可选的，第一接口为第一测试电压接口，第四接口为第二测试电压接口。

可选的，第二接口为接地接口，第三接口为接地接口。

本发明实施例的另一方面，提供一种半导体器件的测试方法，应用于上述任一种的半导体器件的测试结构，方法包括：

获取测试机台上的第四接口的初始参数，其中，测试机台上的第四接口用于与半导体器件的漏极电连接；

在预设时间内向测试机台上的第一接口的至少两个相互并联的第一连接端输出电压；或，在预设时间内向测试机台上的第一接口的至少两个相互并联的第一连接端输出电压以及向测试机台上的第四接口输出电压；其中，至少两个第一连接端分别用于与至少两个半导体器件的栅极一一对应电连接；

到达预设时间后，获取测试机台上的第四接口的测试参数；

根据初始参数和测试参数确定半导体器件的测试结果。

可选的，获取测试机台上的第四接口的初始参数包括：获取测试机台上的第四接口的初始电性参数。

可选的，在预设时间内向测试机台上的第一接口的至少两个相互并联的第一连接端输出电压包括：在预设时间内向测试机台上的第一接口的至少两个相互并联的第一连接端输出恒定的电压值。

可选的，到达预设时间后，获取测试机台上的第四接口的测试参数包括：到达预设时间后，获取测试机台上的第四接口的测试电性参数。

本发明的有益效果包括：

本发明提供了一种半导体器件的测试结构，包括至少两个半导体器件，其中，每一个半导体器件均包括源极、漏极、栅极和体电极。将至少两个半导体器件的所有栅极并联后连接至机台上的同一个第一接口，将至少两个半导体器件的所有体电极并联后连接至机台上的同一个第二接口，从而节省接口。而至少两个半导体器件的所有源极均相互独立连接于机台上的多个第三接口，同理，漏极与源极的连接方式相同，即一个源极占用机台上的一个第三接口，一个漏极占用机台上的一个第四接口。连接完毕后，可以向栅极施加一段时间的电压，最终通过检测漏极的电性参数，例如电流、电压等等，判断测试的半导体器件是否达到失效的标准，完成对半导体器件的BTI和HCI项目的测试。使用本申请的半导体器件的测试结构可以在机台具有相同测试空间的情况下，增多了可同时测试的半导体器件的数量，有效的提高了测试的效率。采用栅极并联、体电极并联的方式，还可以在一次量测中，同时获取到多组数据，提高了量测数据获取的速度。

本发明提供了一种半导体器件的测试方法，应用于上述的半导体器件的测试结构，通过对栅极或栅极、漏极上施加电压，从而对比漏极加电压前的初始参数和加电压后的测试参数，得出半导体器件的测试结果，完成测试。由于测试机台的第一接口和第二接口均是通过串联并联后的栅极和体电极，从而节省了机台的测试空间，同时缩短了测试的时间。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种半导体器件的测试结构的结构示意图之一；

图2为本发明实施例提供的一种半导体器件的结构示意图；

图3为本发明实施例提供的一种半导体器件的测试结构的结构示意图之二；

图4为本发明实施例提供的一种半导体器件的测试方法的流程示意图。

图标：100-测试机台；110-第一接口；120-第二接口；130-第三接口；140-第四接口；200-半导体器件。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。需要说明的是，在不冲突的情况下，本发明的实施例中的各个特征可以相互结合，结合后的实施例依然在本发明的保护范围内。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

随着半导体器件几何尺寸的不断缩小，集成电路特性对微细变化更加敏感，各种工艺技术越来越接近其基本可靠性极限，可靠性问题越来越突出。其中，偏置温度不稳定性(BTI，Bias TemperatureInstability)是影响晶体管器件可靠性的重要因素。由BTI效应引发的P型晶体管热载流子效应(HCI，Hot CarrierInjection)引发的N型晶体管退化逐渐成为影响器件寿命的主要因素。

以负偏置温度不稳定性效应为例：由于在高温下(通常＞100℃)对晶体管栅极施加一定的负栅压偏置所造成的，并且这种情况在器件老化和工作过程中都可能遇到。负偏置温度不稳定性效应造成的影响表现为饱和漏电流和跨导不断减小，阈值电压漂移不断增大，亚阈值斜率不断减小。这些参数的变化可能会增加时序电路中的信号延迟，从而导致时序漂移。在模拟集成电路，特别是在一些参数匹配的应用中，电路工作条件会对匹配的晶体管施加非对称的偏置应力，从而导致明显的参数失配，这将导致老化过程中成品率的降低和工作条件下器件性能的变坏。因此，为了准确地评估产品及检验产品，目前的可靠性测试中一般都包括BTI和HCI项目测试。

现有测试方法在对多个晶体管进行测试时，一般将多个晶体管采用相互独立的形式连接于测试机台，例如将晶体管的源极、漏极、栅极和体电极均分别连接至机台上的不同接口，即一个晶体管需要占用机台上的四个接口，使得机台接口占用较多导致机台测试的效率较低，无法满足批量化测试。本申请基于此基础，提出了一种半导体器件的测试结构及测试方法。

本发明实施例的一方面，提供一种半导体器件200的测试结构，包括：测试机台100以及设置于测试机台100上的第一接口110、第二接口120、第三接口130和第四接口140；第一接口110包括至少两个相互并联的第一连接端，至少两个第一连接端分别用于与至少两个半导体器件200的栅极一一对应电连接；第二接口120包括至少两个相互并联的第二连接端，至少两个第二连接端分别用于与至少两个半导体器件200的体电极一一对应电连接；第三接口130用于与半导体器件200的源极电连接；第四接口140用于与半导体器件200的漏极电连接。

示例的，如图1所示，半导体器件200的测试结构包括至少两个半导体器件200，其中，如图2所示，每一个半导体器件200均包括源极S、漏极D、栅极G和体电极B。将至少两个半导体器件200的所有栅极并联后连接至机台上的同一个第一接口110，将至少两个半导体器件200的所有体电极并联后连接至机台上的同一个第二接口120。而至少两个半导体器件200的所有源极均相互独立连接于机台上的多个第三接口130，同理，漏极与源极的连接方式相同，即一个源极占用机台上的一个第三接口130，一个漏极占用机台上的一个第四接口140。连接完毕后，可以向栅极施加一段时间的电压，最终通过检测漏极的电性参数，例如电流、电压等等，判断测试的半导体器件200是否达到失效的标准，完成对半导体器件200的BTI和HCI项目的测试。需要说明的是，在机台测试不同数量的半导体器件200时，对应的量测硬件和量测程序可以对应进行变化，本申请对其不做限制。

如图1所示，例如当需要测试3个半导体器件200时，将3个栅极并联后连接至机台上的同一个第一接口110，将3个体电极并联后连接至机台上的同一个第二接口120，而3个源极则分别一一对应连接至机台上的3个第三接口130，3个漏极同样分别一一对应连接至机台上的3个第四接口140。相比于现有方法测试3个半导体器件200时，需要占用12个接口，该实施例仅需要占用8个接口，有效的节省了4个接口，相当于现有仅能测试2个半导体器件200的空间，使用本申请的机构可以同时测试3个半导体器件200。即，在一次量测中，可以同时得到3组数据，有效的缩短了量测的时间，提高了量测数据输出的速度。

如图3所示，当需要测试5个半导体器件200时，将5个栅极并联后连接至机台上的同一个第一接口110，将5个体电极并联后连接至机台上的同一个第二接口120，而5个源极则分别一一对应连接至机台上的5个第三接口130，5个漏极同样分别一一对应连接至机台上的5个第四接口140。相比于现有方法测试5个半导体器件200时，需要占用20个接口，该实施例仅需要占用12个接口，有效的节省了8个接口，相当于现有仅能测试3个半导体器件200的空间，使用本申请的机构可以同时测试5个半导体器件200。即，在一次量测中，可以同时得到5组数据，有效的缩短了量测的时间，提高了量测数据输出的速度。

因此，使用本申请的半导体器件200的测试结构可以在机台具有相同测试空间的情况下，增多了可同时测试的半导体器件200的数量，有效的提高了测试的效率。采用栅极并联、体电极并联的方式，还可以在一次量测中，同时获取到多组数据，提高了量测数据获取的速度。

可选的，第一接口110为负电压接口。

示例的，在半导体器件200并联的栅极上可以通过机台上的第一接口110对其施加恒定的负电压，此时，可以将体电极接地，将源极接地。从而在预定时间后，移除施加的恒定的负电压，然后通过获取漏极上的电性参数，例如电流、电压等等，判断其是否达到失效值，进而完成对其负偏压不稳定性项目的测试。

可选的，第一接口110为正电压接口。

示例的，在半导体器件200并联的栅极上可以通过机台上的第一接口110对其施加恒定的正电压，对应的，同样可以将半导体器件200并联的体电极接地，当施加的恒定正电压经过一定的时间后，移除施加的恒定的正电压，获取半导体器件200的漏极上的电性参数，从而判断该漏极所属的半导体器件200的性能指标，完成对其正偏压不稳定性项目的测试。

可选的，第一接口110为第一测试电压接口，第四接口140为第二测试电压接口。

示例的，还可以进行热载流子效应项目的测试，测试时，给半导体器件200并联的栅极上通过机台上的第一测试电压接口施加恒定的第一测试电压，同时，也给半导体器件200相互独立的漏极上通过机台上的多个第二测试电压接口分别施加恒定的第二测试电压。当达到预定的时间后，移除第一测试电压和第二测试电压，然后获取每个测试的半导体器件200的漏极上的电性参数，根据判断其是否达到失效值，完成对其的热载流子效应项目的测试。

可选的，第二接口120为接地接口，第三接口130为接地接口。

示例的，在进行测试时，可以将半导体器件200的体电极和源极接地，以便于在栅极或漏极上施加电压时，能够形成稳定的回路。

本发明实施例的另一方面，提供一种半导体器件200的测试方法，应用于上述任一种的半导体器件200的测试结构，如图4所示，方法包括：

S010：获取测试机台100上的第四接口140的初始参数，其中，测试机台100上的第四接口140用于与半导体器件200的漏极电连接。

S020：在预设时间内向测试机台100上的第一接口110的至少两个相互并联的第一连接端输出电压；或，在预设时间内向测试机台100上的第一接口110的至少两个相互并联的第一连接端输出电压以及向测试机台100上的第四接口140输出电压；其中，至少两个第一连接端分别用于与至少两个半导体器件200的栅极一一对应电连接。

S030：到达预设时间后，获取测试机台100上的第四接口140的测试参数；

S040：根据初始参数和测试参数确定半导体器件的测试结果。

示例的，根据上述的半导体器件200的测试结构，将待测试的多个(包括两个)半导体器件200中的栅极并联后连接到测试的机台上，例如连接至机台上的第一接口110。将体电极并联后连接到测试的机台上，例如连接至机台上的第二接口120。将源极和漏极分别相互独立且与机台上的接口一一对应。根据测试项目可以分为正/负偏压不稳定性项目测试和热载流子效应项目测试：

当测试项目为正/负偏压不稳定性时，首先获取每一个待测试的半导体器件200的漏极的初始参数，例如初始电性参数。然后，通过向半导体器件200的栅极施加恒定的正/负电压，且保持预先设定的时间。当持续的时间到达预设时间后，将栅极的电压去除，获取每一个参与测试的半导体器件200的漏极的测试参数，例如测试电性参数。然后根据同一半导体器件200漏极的测试电性参数和初始电性参数对比，是否达到失效值，从而完成对半导体器件200的正/负偏压不稳定性项目的测试。通过将半导体器件200的栅极和体电极各自并联不仅节省了测试空间，而且还可以在一次测量时，即可获取到多组数据，有效的节省了测试耗时。

当测试项目为热载流子效应项目测试时，同样先获取每一个待测试的半导体器件200的漏极的初始参数，例如初始电性参数。然后，通过向半导体器件200的栅极和漏极分别施加恒定的测试电压，且保持预先设定的时间。当持续的时间到达预设时间后，分别将栅极和漏极的测试电压去除，获取每一个参与测试的半导体器件200的漏极的测试参数，例如测试电性参数。然后根据同一半导体器件200漏极的测试电性参数和初始电性参数对比，是否达到失效值，从而完成对半导体器件200的热载流子效应项目的测试。通过将半导体器件200的栅极和体电极各自并联不仅节省了测试空间，而且还可以在一次测量时，即可获取到多组数据，有效的节省了测试耗时。

此外，在进行上述的两个项目测试时，可以将S020和S030循环多次，从而使得判断结果更加准确。

可选的，获取测试机台100上的第四接口140的初始参数包括：获取测试机台100上的第四接口140的初始电性参数。可选的，到达预设时间后，获取测试机台100上的第四接口140的测试参数包括：到达预设时间后，获取测试机台100上的第四接口140的测试电性参数。

示例的，上述的测试过程中，获取的漏极的初始参数可以是初始电性参数，例如初始电流参数、初始电压参数等等。同样的，获取的漏极的测试参数可以是测试电性参数，例如测试电流参数、测试电压参数等等。

可选的，在预设时间内向测试机台100上的第一接口110的至少两个相互并联的第一连接端输出电压包括：在预设时间内向测试机台100上的第一接口110的至少两个相互并联的第一连接端输出恒定的电压值。

为了进一步的提高测试结果的准确性，在向半导体器件200的栅极或漏极施加电压时，可以是在预设时间内恒定不变的电压。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种半导体器件的测试结构，其特征在于，包括：测试机台以及设置于所述测试机台上的第一接口、第二接口、第三接口和第四接口；所述第一接口包括至少两个相互并联的第一连接端，至少两个所述第一连接端分别用于与至少两个半导体器件的栅极一一对应电连接；所述第二接口包括至少两个相互并联的第二连接端，至少两个所述第二连接端分别用于与至少两个所述半导体器件的体电极一一对应电连接；所述第三接口用于与所述半导体器件的源极电连接；所述第四接口用于与所述半导体器件的漏极电连接；

至少两个所述半导体器件的所有所述源极均相互独立连接于所述测试机台上的多个所述第三接口，一个所述源极占用所述测试机台上的一个所述第三接口，一个所述漏极占用所述测试机台上的一个所述第四接口；

可向所述栅极施加一段时间的电压，通过检测所述漏极的电性参数，判断测试的所述半导体器件是否达到失效的标准。

2.如权利要求1所述的半导体器件的测试结构，其特征在于，所述第一接口为负电压接口。

3.如权利要求1所述的半导体器件的测试结构，其特征在于，所述第一接口为正电压接口。

4.如权利要求1所述的半导体器件的测试结构，其特征在于，所述第一接口为第一测试电压接口，所述第四接口为第二测试电压接口。

5.如权利要求1至4任一项所述的半导体器件的测试结构，其特征在于，所述第二接口为接地接口，所述第三接口为接地接口。

6.一种半导体器件的测试方法，应用于如权利要求1至5任一项所述的半导体器件的测试结构，其特征在于，所述方法包括：

获取测试机台上的第四接口的初始参数，其中，所述测试机台上的第四接口用于与半导体器件的漏极电连接；

在预设时间内向所述测试机台上的第一接口的至少两个相互并联的第一连接端输出电压；或，在预设时间内向所述测试机台上的第一接口的至少两个相互并联的第一连接端输出电压以及向所述测试机台上的第四接口输出电压；其中，至少两个所述第一连接端分别用于与至少两个所述半导体器件的栅极一一对应电连接；

到达预设时间后，获取所述测试机台上的第四接口的测试参数；

根据所述初始参数和所述测试参数确定所述半导体器件的测试结果。

7.如权利要求6所述的半导体器件的测试方法，其特征在于，所述获取测试机台上的第四接口的初始参数包括：获取测试机台上的第四接口的初始电性参数。

8.如权利要求6所述的半导体器件的测试方法，其特征在于，在预设时间内向所述测试机台上的第一接口的至少两个相互并联的第一连接端输出电压包括：在预设时间内向所述测试机台上的第一接口的至少两个相互并联的第一连接端输出恒定的电压值。

9.如权利要求6所述的半导体器件的测试方法，其特征在于，所述到达预设时间后，获取所述测试机台上的第四接口的测试参数包括：到达预设时间后，获取所述测试机台上的第四接口的测试电性参数。

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