CN106935570B - 测试电路、测试方法、阵列基板及其制造方法 - Google Patents
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Abstract
本发明提供一种测试电路、测试方法、阵列基板及其制造方法。该测试电路包括多个待测试单元和多个与所述待测试单元连接的测试电极，多个所述待测试单元呈矩阵排列，至少一个所述测试电极由位于行方向上的多个所述待测试单元复用，至少一个所述测试电极由位于列方向上的多个所述待测试单元复用。本发明提供的测试电路、测试方法、阵列基板及其制造方法，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种测试电路、测试方法、阵列基板及其制造方法。
背景技术
随着人们对显示装置解析度的需求越来越高，高辨识率的产品对于工艺能力检测的时效性和即时性的要求也越来越高。对于低温多晶硅技术的顶栅结构的薄膜晶体管而言，由于在生产过程中光掩膜数量较多且工艺较为复杂，如果无法即时地测试出生产过程的不良情况，将造成产品的制作成本与时间上的极大浪费。
为解决上述问题，通常是通过多个测试元件组(Test Element Group,简称TEG)分别对产品的生产过程的工艺特性情况进行测试。现有技术中，每个测试元件组仅能对显示装置中的一个器件进行测试且均需要设置单独的测试电极。
现有技术中，测试元件组的测试电极数量较多，导致测试电路的结构复杂，从而导致测试效率低以及测试成本高。
发明内容
本发明提供一种测试电路、测试方法、阵列基板及其制造方法，用于减少测试电极的数量，简化测试电路的结构，从而提高检测效率，降低测试成本。
为实现上述目的，本发明提供了一种测试电路，包括多个待测试单元和多个与所述待测试单元连接的测试电极，多个所述待测试单元呈矩阵排列，至少一个所述测试电极由位于行方向上的多个所述待测试单元复用，至少一个所述测试电极由位于列方向上的多个所述待测试单元复用。
可选地，所述待测试单元包括第一待测部件和与所述第一待测部件连接的第二待测部件，任一行方向上的多个所述待测试单元的第一待测部件复用两个所述测试电极，任一行方向上的多个所述待测试单元的第二待测部件复用两个所述测试电极，任一列方向上的多个所述待测试单元的所述第一待测部件和所述第二待测部件复用一个所述测试电极。
可选地，任一行方向上的多个所述待测试单元的第一待测部件和第二待测部件复用两个所述测试电极。
可选地，所述待测试单元还包括第三待测部件，所述第三待测部件与所述第一待测部件和所述第二待测部件连接。
可选地，所述第一待测部件为第一薄膜晶体管，所述第二待测部件为第二薄膜晶体管，所述第三待测部件为电容，所述第一薄膜晶体管的第二极连接至第一节点，所述第二薄膜晶体管的控制极连接至所述第一节点，所述电容的第一端与所述第一节点连接，所述电容的第二端与所述第二薄膜晶体管的第二极连接。
可选地，任一行方向上的多个待测试单元的所述第一薄膜晶体管的控制极和所述第二薄膜晶体管的第一极复用一个所述测试电极，任一行方向上的多个所述待测试单元的所述第一薄膜晶体管的第一极和所述第二薄膜晶体管的第二极复用一个所述测试电极，任一列方向上的多个待测试单元的所述第一薄膜晶体管的第二极复用一个所述测试电极。
可选地，任一列方向上的多个待测试单元的所述第二薄膜晶体管的控制极复用一个所述测试电极。
可选地，任一列方向上的多个所述待测试单元的所述第一薄膜晶体管的第二极和所述第二薄膜晶体管的控制极复用一个所述测试电极。
可选地，第一行之外的任一行的待测试单元的第二薄膜晶体管的第一极与该行的上一行的对应设置的待测试单元的第二薄膜晶体管的第二极连接且复用一个所述测试电极。
可选地，第一行之外的任一行的待测试单元的第一薄膜晶体管的控制极和第二薄膜晶体管的第一极以及该行的上一行的待测试单元的第一薄膜晶体管的第一极和第二薄膜晶体管的第二极复用一个所述测试电极。
为了实现上述目的，本发明还提供了一种阵列基板，包括衬底基板和上述的测试电路。
为了实现上述目的，本发明还提供了一种上述阵列基板的制造方法，包括：
在衬底基板上形成所述测试电路。
可选地，所述在衬底基板上形成所述测试电路包括：
在所述衬底基板上形成第一有源层和第二有源层；
在所述第一有源层和所述第二有源层上形成栅极绝缘层；
在所述栅极绝缘层上形成所述第一薄膜晶体管的控制极、连接图形和第二薄膜晶体管的控制极；
在所述第一薄膜晶体的控制极和第二薄膜晶体管的控制极以及连接图形上形成内部介质层；
对所述内部介质层和栅极绝缘层进行构图工艺以形成第一过孔、第二过孔、第三过孔、第四过孔和第五过孔；；
在所述内部介质层上形成第一薄膜晶体管的第一极、第一薄膜晶体管的第二极、第二薄膜晶体管的第一极和第二薄膜晶体管的第二极；所述第一薄膜晶体管的第一极通过所述第二过孔与所述第一有源层连接，所述第一薄膜晶体管的第二极通过所述第三过孔与所述第一有源层连接，所述第一薄膜晶体管的第二极还通过所述第一过孔与所述连接图形连接，所述第二薄膜晶体管的第一极通过所述第四过孔与所述第二有源层连接，所述第二薄膜晶体管的第二极通过所述第五过孔与所述第二有源层连接，所述第二薄膜晶体管的第二极与所述连接图形之间形成所述电容。
为了实现上述目的，本发明还提供了一种上述测试电路的测试方法，包括：
向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号；
从与所述待测试单元连接的一个所述测试电极读取输出信号。
可选地，所述输入扫描信号包括输入信号和扫描信号；所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的第一薄膜晶体管的控制极连接的测试电极加载扫描信号，向与所述待测试单元的第一薄膜晶体管的第一极连接的测试电极加载输入信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的第一薄膜晶体管的第二极连接的测试电极读取输出信号；或者
所述输入扫描信号包括输入信号和扫描信号；所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的第二薄膜晶体管的控制极连接的测试电极加载扫描信号，向与所述待测试单元的第二薄膜晶体管的第一极连接的测试电极加载输入信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的第二薄膜晶体管的第二极连接的测试电极读取输出信号；或者
所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的电容的第一端连接的测试电极加载输入扫描信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的电容的第二端连接的测试电极读取输出信号。
本发明的有益效果：
本发明所提供的测试电路、测试方法、阵列基板及其制造方法中，多个待测试单元呈矩阵排列，位于行方向上的多个待测试单元复用至少一个测试电极，位于列方向上的多个待测试单元复用至少一个测试电极，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本。
附图说明
图1为本发明实施例一提供的一种测试电路的结构示意图；
图2为本发明实施例三提供的一种阵列基板的制造方法的流程图；
图3为实施例三中形成缓冲层的示意图；
图4为实施例三中形成有源材料层的示意图；
图5为实施例三中形成第一有源层和第二有源层的示意图；
图6为实施例三中形成栅极绝缘层的示意图；
图7为实施例三中形成栅极材料层的示意图；
图8为实施例三中形成各个薄膜晶体管的控制极的示意图；
图9为实施例三中形成内部介质层的示意图；
图10为实施例三中形成过孔的示意图；
图11为实施例三中形成源漏极材料层的示意图；
图12为实施例三中形成各个薄膜晶体管的第一极和第二极的示意图；
图13为本发明实施例四提供的一种测试电路的测试方法的流程图；
图14为实施例四提供的测试方法中测试电路在阵列基板上的位置示意图；
图15为实施例四提供的测试方法中测试电路在阵列基板上的另一种位置示意图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的测试电路、测试方法、阵列基板及其制造方法进行详细描述。
图1为本发明实施例一提供的一种测试电路的结构示意图，如图1所示，该测试电路包括多个待测试单元P和多个与待测试单元P连接的测试电极，多个待测试单元P呈矩阵排列，至少一个测试电极由位于行方向上的多个待测试单元P复用，至少一个测试电极由位于列方向上的多个待测试单元P复用。
本实施例中，图1仅示出了3阶矩阵排列(3*3矩阵排列)的多个待测试单元P，和7个测试电极。如图1所示，7个测试电极分别为测试电极1、测试电极2、测试电极3、测试电极4、测试电极5、测试电极6和测试电极7，其中，测试电极1、测试电极2、测试电极4和测试电极5位于呈矩阵排列的多个待测试单元P的左侧，测试电极3、测试电极6和测试电极7位于呈矩阵排列的多个待测试单元P的上侧。在实际应用中，测试电极7的位置可根据设计需要进行变更，此处不再一一列举。
本实施例中，优选地，位于行方向上的多个待测试单元P复用两个测试电极；位于列方向上的多个待测试单元P复用一个测试电极。如图1所述，例如，第一行的多个待测试单元P复用测试电极1和测试电极2；第一列的多个待测试单元P复用测试电极3。
需要说明的是，图1仅示出了3阶矩阵排列(3*3矩阵排列)的多个待测试单元P，但本实施例中的多个待测试单元P不仅限于3阶矩阵排列，多个待测试单元P还可以呈其他阶数的矩阵排列，其对应的测试电极的数量也有所不同，此处不再一一列举。
本实施例中，优选地，待测试单元P包括第一待测部件11和与第一待测部件11连接的第二待测部件12，任一行方向上的多个待测试单元P的第一待测部件11复用两个测试电极，任一行方向上的多个待测试单元P的第二待测部件12复用两个测试电极，任一列方向上的多个待测试单元P的第一待测部件11和第二待测部件12复用一个测试电极。如图1所示，例如，第一行的多个待测试单元P的第一待测部件11复用测试电极1和测试电极2，第一行的多个待测试单元P的第二待测部件12复用测试电极1和测试电极2，第一列的多个待测试单元P的第一待测部件11和第二待测部件12复用测试电极3。
本实施例中，优选地，任一行方向上的多个待测试单元P的第一待测部件11和第二待测部件12复用两个测试电极。也即任一行方向上的多个待测试单元P的第一待测部件11所复用的两个测试电极与该行方向上的多个待测试单元P的第二待测部件12所复用的两个测试电极是相同的。如图1所示，例如，第一行的多个待测试单元P的第一待测部件11和第二待测部件12共同复用测试电极1和测试电极2。
本实施例中，优选地，待测试单元P还包括第三待测部件13，第三待测部件13与第一待测部件11和第二待测部件11连接。
本实施例中，优选地，在每个待测试单元P中，第一待测部件11为第一薄膜晶体管T1，第二待测部件12为第二薄膜晶体管T2，第三待测部件13为电容C，第一薄膜晶体管T1的第二极连接至第一节点N，第二薄膜晶体管T2的控制极连接至第一节点N，电容C的第一端与第一节点N连接，电容的第二端与第二薄膜晶体管T2的第二极连接。
需要说明的是，本实施例中待测试单元P的结构并不仅限于如图1所示的待测试单元P的结构，本实施例中的待测试单元P还可以是包括其他数个薄膜晶体管和电容的结构，本实施例中待测试单元P的结构可以根据需要测试的显示区的电路结构进行设计，本实施例中不再一一列举。
本实施例中，优选地，任一行方向上的多个待测试单元P的第一薄膜晶体管T1的控制极和第二薄膜晶体管T2的第一极复用一个测试电极，任一行方向上的多个待测试单元P的第一薄膜晶体管T1的第一极和第二薄膜晶体管T2的第二极复用一个测试电极，任一列方向上的多个待测试单元P的第一薄膜晶体管T1的第二极复用一个测试电极。如图1所示，例如，第一行的多个待测试单元P的第一薄膜晶体管T1的控制极和第二薄膜晶体管T2的第一极复用测试电极1，第一行的多个待测试单元P的第一薄膜晶体管T1的第一极和第二薄膜晶体管T2的第二极复用测试电极2，第一列的多个待测试单元P的第一薄膜晶体管T1的第二极复用测试电极3。
本实施例中，优选地，任一列方向上的多个待测试单元P的第二薄膜晶体管T2的控制极复用一个测试电极。如图1所示，例如，第一列的多个待测试单元P的第二薄膜晶体管T2的控制极复用测试电极3。
本实施例中，优选地，任一列方向上的多个待测试单元P的第一薄膜晶体管T1的第二极和第二薄膜晶体管T2的控制极复用一个测试电极。也即任一列方向上的多个待测试单元P的第一薄膜晶体管T1的第二极所复用的测试电极和该列方向上的多个待测试单元P的第二薄膜晶体管T2的控制极所复用的测试电极是同一个测试电极。如图1所示，例如，第一列的多个待测试单元P的第一薄膜晶体管T1的第二极和第二薄膜晶体管T2的控制极复用测试电极3。
本实施例中，优选地，第一行之外的任一行的待测试单元P的第二薄膜晶体管T2的第一极与该行的上一行的对应设置的待测试单元P的第二薄膜晶体管T2的第二极连接且复用一个测试电极。如图1所示，例如，第二行的待测试单元P的第二薄膜晶体管T2的第一极与第一行的对应设置的待测试单元P的第二薄膜晶体管T2的第二极连接且复用测试电极2。
本实施例中，优选地，第一行之外的任一行的待测试单元P的第一薄膜晶体管T1的控制极和第二薄膜晶体管T2的第一极以及该行的上一行的待测试单元P的第一薄膜晶体管T1的第一极和第二薄膜晶体管T2的第二极复用一个测试电极。如图1所示，例如，第二行的待测试单元P的第一薄膜晶体管T1的控制极和第二行的待测试单元P第二薄膜晶体管T2的第一极以及第一行的待测试单元P的第一薄膜晶体管T1的第一极和第一行的待测试单元P的第二薄膜晶体管T2的第二极复用测试电极2。
需要说明的是，关于第一薄膜晶体管T1和第二薄膜晶体管T2与测试电极之间的连接方式，本实施例仅仅是列举了第一行和第一列的第一薄膜晶体管T1和第二薄膜晶体管T2与测试电极之间的连接方式以及第一行、第二行和测试电极之间的连接方式，至于其他行或列的第一薄膜晶体管T1和第二薄膜晶体管T2与测试电极之间的连接方式，可参见第一行和第一列的第一薄膜晶体管T1和第二薄膜晶体管T2与测试电极之间的连接方式，此处不再一一列举。
在实际应用中，测试电路设置于阵列基板的衬底基板上且位于阵列基板的非显示区域，衬底基板上设置有连接图形，第一薄膜晶体管T1还包括第一有源层，第二薄膜晶体管T2还包括第二有源层，第一有源层和第二有源层位于衬底基板之上且同层设置，第一薄膜晶体管T1的控制极位于第一有源层之上，第二薄膜晶体管T2的控制极位于第二有源层之上，测试电极与第一薄膜晶体管T1的控制极、第二薄膜晶体管T2的控制极以及连接图形同层同材料设置，第一薄膜晶体管T1的第一极位于第一薄膜晶体管T1的控制极之上且通过一过孔与第一有源层连接，第一薄膜晶体管T1的第二极位于连接图形之上且通过一过孔与连接图形连接，第一薄膜晶体管T1的第二极还通过一过孔与第一有源层连接，第二薄膜晶体管T2的第一极和第二薄膜晶体管T2的第二极位于连接图形之上，第二薄膜晶体管T2的第一极和第二薄膜晶体管T2的第二极分别通过过孔与第二有源层连接，第二薄膜晶体管T2的第二极与连接图形之间形成电容C，第一薄膜晶体管T1的第一极、第一薄膜晶体管T1的第二极、第二薄膜晶体管T2的第一极和第二薄膜晶体管T2的第二极同层设置。需要说明的是，在实际应用中阵列基板中测试电路在衬底基板上的具体结构可参见下述实施例三所提出的制造方法的具体描述，如图12所示，此处不再具体赘述。
本实施例中，第一薄膜晶体管的控制极为栅极，第一薄膜晶体管的第一极为源极，第一薄膜晶体管的第二极为漏极，或者，第一薄膜晶体管的第一极为漏极，第一薄膜晶体管的第二极为源极；同理，第二薄膜晶体管的控制极为栅极，第二薄膜晶体管的第一极为源极，第二薄膜晶体管的第二极为漏极，或者，第二薄膜晶体管的第一极为漏极，第二薄膜晶体管的第二极为源极
本实施例所提供的测试电路中，多个待测试单元呈矩阵排列，位于行方向上的多个待测试单元复用至少一个测试电极，位于列方向上的多个待测试单元复用至少一个测试电极，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本；本实施例所提供的测试电路，还可以即时地对显示器件进行特性检测和监控，实时有效地检测出产品的不良，从而节省了产品的制作成本和时间。
本发明实施例二提供了一种阵列基板，包括衬底基板和上述实施例一所提供的测试电路，测试电路的具体描述可参见上述实施例一，此处不再赘述。
需要说明的是，测试电路位于阵列基板的非显示区域。具体描述可参见下述图14和图15所示。
本实施例所提供的阵列基板中，多个待测试单元呈矩阵排列，位于行方向上的多个待测试单元复用至少一个测试电极，位于列方向上的多个待测试单元复用至少一个测试电极，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本；本实施例提供的阵列基板中的测试电路，还可以即时地对显示器件进行特性检测和监控，实时有效地检测出产品的不良，从而节省了产品的制作成本和时间。
图2为本发明实施例三提供的一种阵列基板的制造方法的流程图，该方法包括：
在衬底基板上形成测试电路。所述测试电路为上述实施例一所提供的测试电路。
优选地，测试电路形成于阵列基板的非显示区域。
具体地，在衬底基板上形成测试电路包括：
步骤301、对衬底基板进行清洗处理。
本步骤中，衬底基板31由玻璃等透明材料构成。
步骤302、在衬底基板上形成缓冲层。
具体地，步骤302包括：在衬底基板上沉积缓冲层。
如图3所示，优选地，采用等离子体增强化学气相沉积法(Plasma EnhancedChemical Vapor Deposition，简称：PECVD)在衬底基板31上沉积缓冲层32(BufferLayer)，缓冲层32覆盖衬底基板31。优选地，缓冲层32的材料为氧化硅或者氮化硅。
本实施例中，优选地，缓冲层32还可以为多层结构，例如，缓冲层32包括第一缓冲层和第二缓冲层，例如，第一缓冲层可以为氧化硅层，第二缓冲层可以为氮化硅层。也即本实施例中的缓冲层32并不仅限于单层结构。
本实施例中，优选地，当缓冲层32为多层结构时，第一缓冲层形成衬底基板上，第二缓冲层形成在第一缓冲层上。
本实施例中，优选地，当缓冲层32为多层结构时，氧化硅层的厚度为50至100纳米，氮化硅层的厚度为100至300纳米。
步骤303、在衬底基板上形成第一有源层和第二有源层。
具体地，在缓冲层上形成第一有源层和第二有源层。
优选地，第一有源层和第二有源层同层形成。
优选地，第一有源层和第二有源层的材料均为非晶硅(Amorphous Silicon，简称a-Si)薄膜。
具体地，步骤303包括：
步骤3031、在缓冲层上沉积有源材料层。
如图4所示，优选地，通过采用等离子体增强化学气相沉积法(Plasma EnhancedChemical Vapor Deposition，简称：PECVD)在缓冲层32上沉积有源材料层33(ActiveLayer)。优选地，有源材料层33为a-Si薄膜。
步骤3032、将衬底基板放入高温炉中进行高温处理。
需要说明的是，当有源材料层33为a-Si薄膜时，对衬底基板31进行高温处理，是为了达到脱氢的目的，即减少有源材料层33中氢元素的含量，以使有源材料层33中氢元素的含量小于或等于2％。
步骤3033、对有源材料层进行准分子激光退火处理。
本步骤中，当有源材料层33为a-Si薄膜时，对有源材料层33进行准分子激光退火(Excimer Laser Anneal，简称：ELA)处理，以使a-Si薄膜转变为多晶硅薄膜。
步骤3034、对有源材料层进行构图工艺，形成第一有源层和第二有源层。
如图5所示，对有源材料层33进行构图工艺，形成第一有源层331和第二有源层332。
步骤304、在第一有源层和第二有源层上形成栅极绝缘层；
具体地，步骤304包括：在第一有源层和第二有源层上沉积栅极绝缘层。
如图6所示，在第一有源层331和第二有源层332上形成栅极绝缘层(GateInsulator Layer，简称GI Layer)34，栅极绝缘层34覆盖衬底基板31。
步骤305、在栅极绝缘层上形成第一薄膜晶体管的控制极、连接图形和第二薄膜晶体管的控制极。
优选地，第一薄膜晶体管T1的控制极和连接图形以及第二薄膜晶体管T2的控制极同层形成。
具体地，步骤305包括：
步骤3051、在栅极绝缘层上沉积栅极材料层。
如图7所示，在栅极绝缘层34上沉积栅极材料层35(Gate Layer)。
步骤3052、对栅极材料层进行构图工艺，形成第一薄膜晶体管的控制极、连接图形和第二薄膜晶体管的控制极。
如图8所示，对栅极材料层35进行构图工艺，形成第一薄膜晶体管T1的控制极351和连接图形352以及第二薄膜晶体管T2的控制极353。
步骤306、在第一薄膜晶体的控制极、连接图形和第二薄膜晶体管的控制极上形成内部介质层。
具体地，步骤306包括：在第一薄膜晶体的控制极、第二薄膜晶体管的控制极和连接图形上沉积内部介质材料层。
如图9所示，在第一薄膜晶体管T1的控制极351、第二薄膜晶体管T2的控制极353和连接图形352上沉积内部介质层36(Interlayer Dielectric，简称：ILD)，内部介质层36覆盖衬底基板31。
步骤307、对内部介质层和栅极绝缘层进行构图工艺以形成第一过孔、第二过孔、第三过孔、第四过孔和第五过孔。
如图10所示，对内部介质层36和栅极绝缘层34进行构图工艺后，形成了第一过孔361、第二过孔362、第三过孔363、第四过孔364和第五过孔365，以使第一有源层331、第二有源层332和连接图形352暴露。其中，第一过孔361位于内部介质层36中，第二过孔362、第三过孔363、第四过孔364和第五过孔365均位于内部介质层36和栅极绝缘层34中。
步骤308、在内部介质层上形成第一薄膜晶体管的第一极、第一薄膜晶体管的第二极、第二薄膜晶体管的第一极和第二薄膜晶体管的第二极；第一薄膜晶体管的第一极通过第二过孔与第一有源层连接，第一薄膜晶体管的第二极通过第三过孔与第一有源层连接，第一薄膜晶体管的第二极还通过第一过孔与连接图形连接，第二薄膜晶体管的第一极通过第四过孔与第二有源层连接，第二薄膜晶体管的第二极通过第五过孔与第二有源层连接，第二薄膜晶体管的第二极与连接图形之间形成电容。
优选地，第一薄膜晶体管T1的第一极、第一薄膜晶体管T1的第二极、第二薄膜晶体管T2的第一极和第二薄膜晶体管T2的第二极同层形成。
具体地，步骤308包括：
步骤3081、在内部介质层上沉积源漏极材料层。
如图11所示，优选地，采用溅射(Sputter)技术在内部介质层36上沉积源漏极材料层37(Source Drain Layer，简称：SD Layer)，源漏极材料层37还形成于第一过孔361、第二过孔362、第三过孔363、第四过孔364和第五过孔365中。
步骤3082、对源漏极材料层进行构图工艺，形成第一薄膜晶体管的第一极、第一薄膜晶体管的第二极、第二薄膜晶体管的第一极和第二薄膜晶体管的第二极。
如图12所示，对源漏极材料层37进行构图工艺，形成第一薄膜晶体管的第一极371、第一薄膜晶体管的第二极372、第二薄膜晶体管的第一极373和第二薄膜晶体管的第二极374。
优选地，第一薄膜晶体管T1的第一极371通过第二过孔362与第一有源层331连接，第一薄膜晶体管T1的第二极372通过第三过孔363与第一有源层331连接，第一薄膜晶体管T1的第二极372还通过第一过孔361与连接图形352连接，第二薄膜晶体管T2的第一极373通过第四过孔364与第二有源层332连接，第二薄膜晶体管T2的第二极374通过第五过孔365与第二有源层332连接，第二薄膜晶体管T2的第一极373与连接图形352之间形成电容C，第一薄膜晶体管T1的第一极371、第一薄膜晶体管T1的第二极372、第二薄膜晶体管T2的第一极373和第二薄膜晶体管T2的第二极374同层形成。
本实施例中，构图工艺包括光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离。
本实施例中，测试电路的测试电极与第一薄膜晶体管的控制极、第二薄膜晶体管的控制极和连接图形同层形成；或者，测试电路的测试电极与第一薄膜晶体管第一极、第二极、第二薄膜晶体管的第一极和第二极同层形成。
需要说明的是，本实施例所提供的制造方法用于制造上述实施例二所提供的阵列基板，其他具体描述可参见上述实施例二，此处不再赘述。
本实施例所提供阵列基板的制造方法中，多个待测试单元呈矩阵排列，位于行方向上的多个待测试单元复用至少一个测试电极，位于列方向上的多个待测试单元复用至少一个测试电极，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本；通过在衬底基板上形成测试电路，可以即时地对显示器件进行特性检测和监控，实时有效地检测出产品的不良，从而节省了产品的制作成本和时间。
图13为本发明实施例四提供的一种测试电路的测试方法的流程图，该方法包括：
步骤401、向与待测试单元连接的至少一个测试电极加载输入扫描信号。
步骤402、从与待测试单元连接的一个测试电极读取输出信号。
本实施例的测试方法可用于对测试电路中的待测试单元中的第一薄膜晶体管T1、第二薄膜晶体管T2和电容进行测试。
第一种情况：若测试方法用于测试待测试单元P的第一薄膜晶体管T1时，输入扫描信号包括输入信号和扫描信号，步骤401包括：向与待测试单元的第一薄膜晶体管的控制极连接的测试电极加载扫描信号以使第一薄膜晶体管导通，向与待测试单元的第一薄膜晶体管的第一极连接的测试电极加载输入信号；步骤402包括：从与待测试单元的第一薄膜晶体管的第二极连接的测试电极读取输出信号。
第二种情况：若测试方法用于测试待测试单元P的第二薄膜晶体管T2时，输入扫描信号包括输入信号和扫描信号，步骤401包括：向与待测试单元的第二薄膜晶体管的控制极连接的测试电极加载扫描信号以使第二薄膜晶体管导通，向与待测试单元的第二薄膜晶体管的第一极连接的测试电极加载输入信号；步骤402包括：从与待测试单元的第二薄膜晶体管的第二极连接的测试电极读取输出信号。
第三种情况：若测试方法用于测试待测试单元P的电容C时，步骤401包括：向与待测试单元连接的至少一个测试电极加载输入扫描信号包括：向与待测试单元的电容的第一端连接的测试电极加载输入扫描信号；步骤402包括：从与待测试单元的电容的第二端连接的测试电极读取输出信号。
需要说明的是，上述方法适用于测试任何一个待测试单元的第一薄膜晶体管、第二薄膜晶体管和电容。
图14为实施例四所提供的测试方法中测试电路在阵列基板上的位置示意图，如图14所示，阵列基板上形成有显示区域和位于显示区域周边的非显示区域，测试电路位于阵列基板的非显示区域，若需要对显示区域中的显示单元进行测试，则需要在非显示区域中制作出与显示区域的显示单元对应设置的待测试单元，换言之，测试电路中每一个待测试单元均有位于阵列基板的显示区域中的显示单元(图中未具体画出)与之对应设置，其中，显示区域的需要进行测试的显示单元和非显示区域的待测试单元中的各个结构也是对应设置且相同的。
优选地，位于显示区域的显示单元中的第一薄膜晶体管与对应设置的位于非显示区域的待测试单元中的第一薄膜晶体管在制造阵列基板的过程中可以同时形成，位于显示区域的显示单元中的第二薄膜晶体管与对应设置的位于非显示区域的待测试单元中的第二薄膜晶体管在制造阵列基板的过程中可以同时形成，位于显示区域的显示单元中的电容和对应的位于非显示区域的电容在制造阵列基板的过程中可以同时形成。
因此，在测试测试电路的过程中，若测试出非显示区域的待测试单元出现不良，则可判断出显示区域中对应位置设置的显示单元也是不良的，例如，在测试非显示区域中某个待测试单元中的第一薄膜晶体管时，若测试出该第一薄膜晶体管出现不良，则可确定出在显示区域中对应位置设置的显示单元中的第一薄膜晶体管也是不良的；在测试非显示区域中某个待测试单元中的电容时，若测试出该电容出现不良，则可确定出在显示区域中对应位置的显示单元中的电容也是不良的。同理，要确定显示区域中的其他显示单元是否出现不良，可根据测试非显示区域中对应设置的待测试单元是否出现不良而确定，从而可及时地对显示区域的不良的待测试单元进行处理。
需要说明的是，测试电路在阵列基板上的位置并不仅限于图14中示出的测试电路在阵列基板上的位置，还可以为如图15所示的测试电路在阵列基板上的位置，此处不再具体赘述，并且为了清晰起见，图中待测试单元、测试电极、非显示区域和显示区域等部分并未按照实际比例绘制。
本实施例所提供的测试方法用于测试上述实施例一所提供的测试电路，关于测试电路的具体描述可参见上述实施例一，此处不再赘述。
本实施例所提供的测试电路的测试方法，多个待测试单元呈矩阵排列，位于行方向上的多个待测试单元复用至少一个测试电极，位于列方向上的多个待测试单元复用至少一个测试电极，通过减少测试电极的数量，简化测试电路的结构，从而提高了检测效率，降低了测试成本；该测试方法还可以即时地对显示器件进行特性检测和监控，实时有效地检测出产品的不良，从而节省了产品的制作成本和时间。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (14)
1.一种测试电路，其特征在于，包括多个待测试单元和多个与所述待测试单元连接的测试电极，多个所述待测试单元呈矩阵排列，至少一个所述测试电极由位于行方向上的多个所述待测试单元复用，至少一个所述测试电极由位于列方向上的多个所述待测试单元复用；
所述待测试单元包括第一待测部件和与所述第一待测部件连接的第二待测部件，任一行方向上的多个所述待测试单元的第一待测部件复用两个所述测试电极，任一行方向上的多个所述待测试单元的第二待测部件复用两个所述测试电极，任一列方向上的多个所述待测试单元的所述第一待测部件和所述第二待测部件复用一个所述测试电极。
2.根据权利要求1所述的测试电路，其特征在于，任一行方向上的多个所述待测试单元的第一待测部件和第二待测部件复用两个所述测试电极。
3.根据权利要求2所述的测试电路，其特征在于，所述待测试单元还包括第三待测部件，所述第三待测部件与所述第一待测部件和所述第二待测部件连接。
4.根据权利要求3所述的测试电路，其特征在于，所述第一待测部件为第一薄膜晶体管，所述第二待测部件为第二薄膜晶体管，所述第三待测部件为电容，所述第一薄膜晶体管的第二极连接至第一节点，所述第二薄膜晶体管的控制极连接至所述第一节点，所述电容的第一端与所述第一节点连接，所述电容的第二端与所述第二薄膜晶体管的第二极连接。
5.根据权利要求4所述的测试电路，其特征在于，任一行方向上的多个待测试单元的所述第一薄膜晶体管的控制极和所述第二薄膜晶体管的第一极复用一个所述测试电极，任一行方向上的多个所述待测试单元的所述第一薄膜晶体管的第一极和所述第二薄膜晶体管的第二极复用一个所述测试电极，任一列方向上的多个待测试单元的所述第一薄膜晶体管的第二极复用一个所述测试电极。
6.根据权利要求4所述的测试电路，其特征在于，任一列方向上的多个待测试单元的所述第二薄膜晶体管的控制极复用一个所述测试电极。
7.根据权利要求5或6所述的测试电路，其特征在于，任一列方向上的多个所述待测试单元的所述第一薄膜晶体管的第二极和所述第二薄膜晶体管的控制极复用一个所述测试电极。
8.根据权利要求4所述的测试电路，其特征在于，第一行之外的任一行的待测试单元的第二薄膜晶体管的第一极与该行的上一行的对应设置的待测试单元的第二薄膜晶体管的第二极连接且复用一个所述测试电极。
9.根据权利要求4所述的测试电路，其特征在于，第一行之外的任一行的待测试单元的第一薄膜晶体管的控制极和第二薄膜晶体管的第一极以及该行的上一行的待测试单元的第一薄膜晶体管的第一极和第二薄膜晶体管的第二极复用一个所述测试电极。
10.一种阵列基板，其特征在于，包括衬底基板和权利要求1至9任一项所述的测试电路。
11.一种如权利要求10所述的阵列基板的制造方法，其特征在于，包括：
在衬底基板上形成所述测试电路。
12.根据权利要求11所述的制造方法，其特征在于，若所述测试电路为权利要求4所述的测试电路时，所述在衬底基板上形成所述测试电路包括：
在所述衬底基板上形成第一有源层和第二有源层；
在所述第一有源层和所述第二有源层上形成栅极绝缘层；
在所述栅极绝缘层上形成所述第一薄膜晶体管的控制极、连接图形和第二薄膜晶体管的控制极；
在所述第一薄膜晶体的控制极和第二薄膜晶体管的控制极以及连接图形上形成内部介质层；
对所述内部介质层和栅极绝缘层进行构图工艺以形成第一过孔、第二过孔、第三过孔、第四过孔和第五过孔；
在所述内部介质层上形成第一薄膜晶体管的第一极、第一薄膜晶体管的第二极、第二薄膜晶体管的第一极和第二薄膜晶体管的第二极；所述第一薄膜晶体管的第一极通过所述第二过孔与所述第一有源层连接，所述第一薄膜晶体管的第二极通过所述第三过孔与所述第一有源层连接，所述第一薄膜晶体管的第二极还通过所述第一过孔与所述连接图形连接，所述第二薄膜晶体管的第一极通过所述第四过孔与所述第二有源层连接，所述第二薄膜晶体管的第二极通过所述第五过孔与所述第二有源层连接，所述第二薄膜晶体管的第二极与所述连接图形之间形成所述电容。
13.一种如权利要求1至9任一所述的测试电路的测试方法，其特征在于，包括：
向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号；
从与所述待测试单元连接的一个所述测试电极读取输出信号。
14.根据权利要求13所述的测试方法，其特征在于，所述测试电路为权利要求4至9任一所述的测试电路；
所述输入扫描信号包括输入信号和扫描信号；所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的第一薄膜晶体管的控制极连接的测试电极加载扫描信号，向与所述待测试单元的第一薄膜晶体管的第一极连接的测试电极加载输入信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的第一薄膜晶体管的第二极连接的测试电极读取输出信号；或者
所述输入扫描信号包括输入信号和扫描信号；所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的第二薄膜晶体管的控制极连接的测试电极加载扫描信号，向与所述待测试单元的第二薄膜晶体管的第一极连接的测试电极加载输入信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的第二薄膜晶体管的第二极连接的测试电极读取输出信号；或者
所述向与所述待测试单元连接的至少一个所述测试电极加载输入扫描信号包括：向与所述待测试单元的电容的第一端连接的测试电极加载输入扫描信号；所述从与所述待测试单元连接的一个所述测试电极读取输出信号包括：从与所述待测试单元的电容的第二端连接的测试电极读取输出信号。
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