CN104505391A - 一种阵列基板及其制造方法和显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制造方法和显示面板，其中所述阵列基板包括：多条数据线和多条第一栅极线，其中数据线与第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；多条与数据线平行设置的第二栅极线，其中，不同的第二栅极线分别与不同的第一栅极线电连接；第一薄膜晶体管和第二薄膜晶体管，其中第一薄膜晶体管的第一极与其栅极和第二极设置在第二栅极线的两侧，且第二栅极线在有源层上的投影与第一薄膜晶体管的有源层部分交叠，第二薄膜晶体管的栅极、第一极、第二极和有源层设置在第二栅极线的同一侧，其中，第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。本发明提供的技术方案可以实现Zig-zag结构。

Description

一种阵列基板及其制造方法和显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制造方法和显示面板。
背景技术
随着显示技术的发展，液晶显示面板的应用越来越广泛，且显示效果不断地得到改善。
现有技术中，采用Zig-zag(之字形)结构的阵列基板能够以列反转的方式实现点反转的效果，从而在显示时可以降低功耗。图1a是现有技术的Zig-zag结构的阵列基板结构示意图。如图1a所示，阵列基板包括多条数据线11、多条栅极线12以及多条数据线11和多条栅极线12绝缘交叉限定的多个像素单元13，其中，每个像素单元13包括薄膜晶体管131和与其电连接的像素电极132；且第一行的薄膜晶体管131与其左侧相邻的数据线11电连接，第二行的薄膜晶体管131与其右侧相邻的数据线电连接11，第三行的薄膜晶体管131也与其左侧相邻的数据线11电连接，也就是说，奇数行的薄膜晶体管131与其左侧相邻的数据线11电连接，偶数行的薄膜晶体管131与其右侧相邻的数据线11电连接，上述薄膜晶体管131与数据线11的电连接方式即实现了Zig-zag结构。
在图1a中用“+”号表示数据信号的极性为正，用“－”号表示数据信号的极性为负，其中，数据信号的极性由数据信号的电压与公共电压的电压差决定，当该电压差大于0时，极性为正，反之极性为负。通过图1a中每条数据线11所加的数据信号的极性以及每个像素电极132所得到的数据信号的极性可知，图1a所示Zig-zag结构的阵列基板能够以列反转的方式实现点反转的效果。
目前，设置在显示面板的边框区域中的栅极驱动电路占了边框区域很大的面积。为了进一步缩小显示面板的边框区域，可以将栅极驱动电路设置在显示面板的台阶区域，然而这需要在显示面板的显示区域设置额外的走线将栅极驱动电路产生的扫描信号提供给栅极线。
图1b是现有技术的无边框设计的阵列基板的结构示意图。如图1b所示，阵列基板包括多条数据线21、多条与数据线平行设置的第一栅极线22、多条第二栅极线23以及由多条数据线21和多条第二栅极线23绝缘交叉限定的多个像素单元24，其中，每个像素单元24包括薄膜晶体管241和与其电连接的像素电极242。在图1b中，第一栅极线22与数据线21以及薄膜晶体管241的源极和漏极设置在同一层，且每条第一栅极线22仅与一条第二栅极线23通过过孔25电连接。
在图1b中，所有薄膜晶体管241均与其左侧相邻的数据线21电连接，如果要实现Zig-zag结构，需要奇数行或者偶数行的薄膜晶体管241与其右侧相邻的数据线21电连接，但是在薄膜晶体管241和与其右侧相邻的数据线21之间设置有第一栅极线22，且薄膜晶体管241的源极与第一栅极线22设置在同一层，因此，奇数行或者偶数行的薄膜晶体管241无法与其右侧相邻的数据线21直接进行电连接，从而使无边框设计的阵列基板无法直接实现Zig-zag结构。
发明内容
有鉴于此，本发明实施例提供一种，以解决现有技术中的无边框设计的阵列基板无法直接实现Zig-zag结构的技术问题。
本发明实施例提供一种阵列基板，包括：
多条数据线和多条第一栅极线，所述数据线与所述第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；
多条与所述数据线平行设置的第二栅极线，其中，不同的所述第二栅极线分别与不同的所述第一栅极线电连接；
所述第一像素单元中设置有第一薄膜晶体管，所述第二像素单元中设置有第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管包括栅极、第二极、第一极和有源层，其中所述第二栅极线和所述数据线与所述第一极和第二极所在的金属层同层设置；
所述第一薄膜晶体管的第一极与其栅极和第二极设置在所述第二栅极线的两侧，且所述第二栅极线在所述有源层上的投影与所述第一薄膜晶体管的有源层部分交叠，所述第二薄膜晶体管的栅极、第一极、第二极和有源层设置在所述第二栅极线的同一侧，其中，所述第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。
本发明实施例还提供一种显示面板，包括上述第一方面所述的阵列基板。
本发明实施例还提供一种阵列基板的制造方法，包括：
形成多条数据线和多条第一栅极线，其中，所述数据线与所述第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；
形成多条与所述数据线平行的第二栅极线，其中，不同的所述第二栅极线分别与不同的所述第一栅极线电连接；
在所述第一像素单元中形成第一薄膜晶体管和在所述第二像素单元中形成第二薄膜晶体管，其中所述第一薄膜晶体管和第二薄膜晶体管包括栅极、第二极、第一极和有源层，所述第一极和第二极所在的金属层与所述第二栅极线和所述数据线形成在同层，所述第一薄膜晶体管的第一极与其栅极和第二极形成在所述第二栅极线的两侧，且所述第二栅极线与所述第一薄膜晶体管的有源层部分交叠，所述第二薄膜晶体管的栅极、第一极、第二极和有源层形成在所述第二栅极线的同一侧，其中，所述第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。
本发明实施例提供的阵列基板及其制造方法和显示面板，通过在阵列基板中设置第一薄膜晶体管和第二薄膜晶体管，其中将第一薄膜晶体管的第一极与其栅极和第二极设置在第二栅极线的两侧，将第二薄膜晶体管的栅极、第一极、第二极和有源层设置在第二栅极线的同一侧，且第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接，这样如果薄膜晶体管和与其第一极电连接的数据线之间设置有第二栅极线，则可以将该薄膜晶体管设置成第一薄膜晶体管，即使第二栅极线和数据线与第一极和第二极所在的金属层同层设置，第一薄膜晶体管的第一极也可以与相应的数据线电连接；如果薄膜晶体管和与其第一极电连接的数据线之间未设置有第二栅极线，则可以将该薄膜晶体管设置成第二薄膜晶体管，第二薄膜晶体管的第一极可以直接与相应的数据线电连接，因此，上述阵列基板可以实现Zig-zag结构。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1a是现有技术的Zig-zag结构的阵列基板结构示意图；
图1b是现有技术的无边框设计的阵列基板的结构示意图；
图2是本发明实施例提供的一种阵列基板的结构示意图；
图3是本发明实施例提供的另一种阵列基板的结构示意图；
图4a是图2中沿A1-A2方向的剖面示意图；
图4b是图2中沿B1-B2方向的剖面示意图；
图4c是图2中沿C1-C2方向的剖面示意图；
图5是本发明实施例提供的又一种阵列基板的结构示意图；
图6a是图5中沿A3-A4方向的剖面示意图；
图6b是图5中沿B3-B4方向的剖面示意图；
图6c是图5中沿C3-C4方向的剖面示意图；
图7是本发明实施例提供的又一种阵列基板的结构示意图；
图8是本发明实施例提供的一种显示面板的结构示意图；
图9是本发明实施例提供的一种阵列基板的制造方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。
本发明实施例提供一种阵列基板。图2是本发明实施例提供的一种阵列基板的结构示意图。如图2所示，所述阵列基板包括：多条数据线31和多条第一栅极线32，所述数据线31与所述第一栅极线32绝缘交叉限定多个第一像素单元33和多个第二像素单元34；多条与所述数据线31平行设置的第二栅极线35，其中，不同的所述第二栅极线35分别与不同的所述第一栅极线32电连接；所述第一像素单元33中设置有第一薄膜晶体管331，所述第二像素单元中34设置有第二薄膜晶体管341，所述第一薄膜晶体管331和第二薄膜晶体管341包括栅极(对应于图中第一薄膜晶体管的栅极331a和第二薄膜晶体管的栅极341a)、第二极(对应于图中第一薄膜晶体管的第二极331b和第二薄膜晶体管的第二极341b)、第一极(对应于图中第一薄膜晶体管的第一极331c和第二薄膜晶体管的第一极341c)和有源层(对应于图中第一薄膜晶体管的有源层331d和第二薄膜晶体管的有源层341d)，其中所述第二栅极线35和所述数据线31与所述第一极和第二极所在的金属层同层设置(在图中用相同的阴影图形表示同层设置)；所述第一薄膜晶体管331的第一极331c与其栅极331a和第二极331b设置在所述第二栅极线35的两侧，且所述第二栅极线35在所述有源层上的投影与所述第一薄膜晶体管331的有源层331d部分交叠，所述第二薄膜晶体管341的栅极341a、第一极341c、第二极341b和有源层341d设置在所述第二栅极线35的同一侧，其中，所述第一薄膜晶体管331和第二薄膜晶体管341的第一极分别与靠近其的数据线31电连接。
需要说明的是，在阵列基板中，对于上述的薄膜晶体管(包括第一薄膜晶体管和第二薄膜晶体管)，如果其第一极为源极，则相应地其第二极为漏极；反之，如果其第一极为漏极，则相应地其第二极为源极。关于薄膜晶体管的第一极和第二极，在实际制造阵列基板时，可以根据实际工艺条件进行具体设定，在本发明中不作限定。
具体地，不同的第二栅极线35与不同的第一栅极线32电连接，可以理解为：一条第二栅极线35仅与一条第一栅极线32电连接，且通过第二栅极线35给第一栅极线32提供扫描信号。通过现有技术部分的描述可知，本发明的技术方案提供的阵列基板可以为无边框的阵列基板。
此外，在图2中，第一薄膜晶体管331的第二极331b和第一极331c与有源层331d通过第一过孔36实现电连接，第二薄膜晶体管341的第二极341b和第一极341c与有源层341d通过第一过孔36实现电连接；第二栅极线35与第一栅极线32通过第二过孔37实现电连接；每个第一薄膜晶体管331的第二极331b和与该第一薄膜晶体管331位于同一个第一像素单元33中的第一像素电极332电连接，每个第二薄膜晶体管341的第二极341b和与该第二薄膜晶体管341位于同一个第二像素单元34中的第二像素电极342电连接。
通过将第一薄膜晶体管331的第一极331c与其栅极331a和第二极331b设置在第二栅极线35的两侧，将第二薄膜晶体管341的栅极341a、第一极341c、第二极341b和有源层341d设置在第二栅极线35的同一侧，且第一薄膜晶体管331和第二薄膜晶体管341的第一极分别与靠近其的数据线31电连接，这样如果薄膜晶体管和与其第一极电连接的数据线31之间设置有第二栅极线35，则可以将该薄膜晶体管设置成第一薄膜晶体管331，即使第二栅极线35和数据线31与第一极和第二极所在的金属层同层设置，第一薄膜晶体管331的第一极331c也可以与相应的数据线331电连接；如果薄膜晶体管和与其第一极电连接的数据线31之间未设置有第二栅极线35，则可以将该薄膜晶体管设置成第二薄膜晶体管341，第二薄膜晶体管341的第一极341c可以直接与相应的数据线31电连接，因此，上述无边框的阵列基板可以实现奇数行(或者偶数行)的薄膜晶体管(可以为第一薄膜晶体管或第二薄膜晶体管)与其左侧相邻的数据线电连接且偶数行(或者奇数行)的薄膜晶体管(可以为第二薄膜晶体管或第一薄膜晶体管)与其右侧相邻的数据线电连接，这样就实现了Zig-zag结构。
在图2中，多个第一像素单元33依次排列构成第一像素单元行，多个第二像素单元34依次排列构成第二像素单元行，第一像素单元行和第二像素单元行交替设置。具体地，在图2中，第一行的像素单元均为第二像素单元34，因此，第一行的像素单元构成第二像素单元行；第二行的像素单元均为第一像素单元33，因此，第二行的像素单元构成第一像素单元行。
需要说明的是，在图2中仅给出了一个第一像素单元行和一个第二像素单元行，然而在阵列基板中所有像素单元的排布，可以通过交替设置上述第一像素单元行和第二像素单元行来实现。由于在图2中，第一像素单元行中的第一薄膜晶体管331的第一极331c与该第一极331c右侧相邻的数据线31电连接，第二像素单元行的第二薄膜晶体管341的第一极341c与该第一极341c左侧相邻的数据线31电连接，因此，图2所示的阵列基板可以实现Zig-zag结构。
在图2中，第一像素单元行中的第一薄膜晶体管331的第一极331c与该第一极331c右侧相邻的数据线31电连接，第二像素单元行的第二薄膜晶体管341的第一极341c与该第一极341c左侧相邻的数据线31电连接，这仅是实现Zig-zag结构的一个具体示例。在另一个具体示例中，如图3所示，第一像素单元行中的第一薄膜晶体管331的第一极331c与该第一极331c左侧相邻的数据线31电连接，第二像素单元行的第二薄膜晶体管341的第一极341c与该第一极341c右侧相邻的数据线31电连接。
图4a是图2中沿A1-A2方向的剖面示意图。需要说明的是，图4a是在图2中沿A1-A2方向对第一薄膜晶体管所在位置进行截取的剖面示意图，因此，所得的阵列基板的结构包括第一薄膜晶体管的结构。基于此，如图4a所示，阵列基板还包括基板301、缓冲层302、栅极绝缘层303、层间绝缘层304和钝化层305；缓冲层302设置在基板301上，第一薄膜晶体管的有源层331d设置在缓冲层302上，栅极绝缘层303设置在有源层331d上，第一薄膜晶体管的栅极331a设置在栅极绝缘层303上，层间绝缘层304设置在第一薄膜晶体管的栅极331a上，第一薄膜晶体管的第一极331c和第二极331b与数据线31和第二栅极线35设置在同一层，且设置在层间绝缘层304上，其中，第一薄膜晶体管的栅极331a和第二极331b与其第一极331c设置在第二栅极线35的两侧，且第一薄膜晶体管的第一极331c与数据线31电连接；钝化层305覆盖在第一薄膜晶体管的第一极331c和第二极331b、数据线31和第二栅极线35上，在钝化层305上设置第一像素电极332且第一像素电极332与第一薄膜晶体管的第二极331b电连接，其中，第一薄膜晶体管的第一极331c和第二极331b分别通过设置在层间绝缘层304和栅极绝缘层303中的第一过孔36与有源层331d电连接，且用于实现第一薄膜晶体管的第一极331c与有源层331d电连接的第一过孔36和用于实现第一薄膜晶体管的第二极331b与有源层331d电连接的第一过孔36设置在第一薄膜晶体管的栅极331a相对的两侧。
图4b是图2中沿B1-B2方向的剖面示意图。需要说明的是，图4b是在图2中沿B1-B2方向对第二薄膜晶体管所在位置进行截取的剖面示意图，因此，所得的阵列基板的结构包括第二薄膜晶体管的结构。基于此，如图4b所示，阵列基板同样还包括基板301、缓冲层302、栅极绝缘层303、层间绝缘层304和钝化层305；缓冲层302设置在基板301上，第二薄膜晶体管的有源层341d设置在缓冲层302上，栅极绝缘层303设置在有源层341d上，第二薄膜晶体管的栅极341a设置在栅极绝缘层303上，层间绝缘层304设置在第二薄膜晶体管的栅极341a上，第二薄膜晶体管的第一极341c和第二极341b与数据线31设置在同一层，且设置在层间绝缘层304上，且第二薄膜晶体管的第一极341c与数据线31电连接；钝化层305覆盖在第二薄膜晶体管的第一极341c和第二极341b和数据线31上，在钝化层305上设置第二像素电极342且第二像素电极342与第二薄膜晶体管的第二极341b电连接，其中，第二薄膜晶体管的第一极341c和第二极341b分别通过设置在层间绝缘层304和栅极绝缘层303中的第一过孔36与有源层341d电连接，且用于实现第二薄膜晶体管的第一极341c与有源层341d电连接的第一过孔36和用于实现第二薄膜晶体管的第二极341b与有源层341d电连接的第一过孔36设置在第二薄膜晶体管的栅极341a相对的两侧。
图4c是图2中沿C1-C2方向的剖面示意图。图4c所示，第一栅极线32设置在基板301上，在第一栅极线32上的层间绝缘层304中设置有一个第二过孔37，第一栅极线32通过第二过孔37与第二栅极线35电连接。
在上述实施例中，由于第一薄膜晶体管的有源层331d位于其栅极331a的下方，第二薄膜晶体管的有源层341d位于其栅极341a的下方，因此，上述第一薄膜晶体管331和第二薄膜晶体管341采用了顶栅结构。在本发明实施例的另一个具体示例中，第一薄膜晶体管和第二薄膜晶体管也可以采用底栅结构，即第一薄膜晶体管的有源层位于其栅极的上方，第二薄膜晶体管的有源层位于其栅极的上方。
如图5所述，阵列基板包括：多条数据线41和多条第一栅极线42，数据线41与第一栅极线42绝缘交叉限定多个第一像素单元43和多个第二像素单元44；多条与数据线41平行设置的第二栅极线45，其中，一条第二栅极线35仅与一条第一栅极线42电连接；第一像素单元43中设置有第一薄膜晶体管431，第二像素单元中44设置有第二薄膜晶体管441，第一薄膜晶体管431和第二薄膜晶体管441包括栅极(对应于图中第一薄膜晶体管的栅极分别对应431a和第二薄膜晶体管的栅极441a)、第二极(对应于图中分别对应第一薄膜晶体管的第二极431b和第二薄膜晶体管的第二极441b)、第一极(对应于图中分别对应第一薄膜晶体管的第一极431c和第二薄膜晶体管的第一极441c)和有源层(对应于图中分别对应第一薄膜晶体管的有源层431d和第二薄膜晶体管的有源层441d)，其中所述第二栅极线45和数据线41与第一极和第二极所在的金属层同层设置(在图中用相同的阴影图形表示同层设置)；第一薄膜晶体管431的第一极431c与其栅极431a和第二极431b设置在第二栅极线45的两侧，且第二栅极线45在有源层上的投影与第一薄膜晶体管431的有源层431d部分交叠，第二薄膜晶体管441的栅极441a、第一极441c、第二极441b和有源层441d设置在所述第二栅极线45的同一侧，其中，第一薄膜晶体管431和第二薄膜晶体管441的第一极分别与相邻的数据线31电连接。
在图5中，第一薄膜晶体管431的第二极431b和第一极431c与有源层431d通过第三过孔46实现电连接，第二薄膜晶体管441的第二极441b和第一极441c与有源层441d通过第三过孔46实现电连接；第二栅极线45与第一栅极线42通过第四过孔47实现电连接；每个第一薄膜晶体管431的第二极431b和与该第一薄膜晶体管431位于同一个第一像素单元43中的第一像素电极432电连接，每个第二薄膜晶体管441的第二极441b和与该第二薄膜晶体管441位于同一个第二像素单元44中的第二像素电极442电连接。且在图5中第一薄膜晶体管的有源层431d位于其栅极431a的上方，第二薄膜晶体管的有源层441d位于其栅极441a的下方，因此，图5中的第一薄膜晶体管431和第二薄膜晶体管441采用了底栅的结构。
需要说明的是，由于图5所示的阵列基板和图2所示的阵列基板在原理上是相同的，因此，关于图5所示的阵列基板能够实现Zig-zag结构的解释说明，具体请参考图2所示的阵列基板能够实现Zig-zag结构的相关解释说明，在此不再赘述。
图6a是图5中沿A3-A4方向的剖面示意图。需要说明的是，图6a是在图5中沿A3-A4方向对第一薄膜晶体管所在位置进行截取的剖面示意图，因此，所得的阵列基板的结构包括第一薄膜晶体管的结构。基于此，如图6a所示，阵列基板还包括基板401、栅极绝缘层402、刻蚀阻挡层403和钝化层404；第一薄膜晶体管的栅极431a设置在基板401上，栅极绝缘层402设置在第一薄膜晶体管的栅极431a上，第一薄膜晶体管的有源层431d设置在栅极绝缘层402上，刻蚀阻挡层403设置在有源层431d上，第一薄膜晶体管的第一极431c和第二极431b与数据线41和第二栅极线45设置在同一层，且均设置在刻蚀阻挡层403上，其中，第一薄膜晶体管的栅极431a和第二极431b与其第一极431c设置在第二栅极线45的两侧，且第一薄膜晶体管的第一极431c与数据线41电连接；钝化层404覆盖在第一薄膜晶体管的第一极431c和第二极431b、数据线41和第二栅极线45上，在钝化层404上设置第一像素电极432且第一像素电极432与第一薄膜晶体管的第二极431b电连接，其中，第一薄膜晶体管的第一极431c和第二极431b分别通过设置在刻蚀阻挡层403中的第三过孔46与有源层431d电连接，且用于实现第一薄膜晶体管的第一极431c与有源层431d电连接的第三过孔46和用于实现第一薄膜晶体管的第二极431b与有源层431d电连接的第三过孔46设置在第一薄膜晶体管的栅极431a相对的两侧。
图6b是图5中沿B3-B4方向的剖面示意图。需要说明的是，图6b是在图5中沿B3-B4方向对第二薄膜晶体管所在位置进行截取的剖面示意图，因此，所得的阵列基板的结构包括第二薄膜晶体管的结构。基于此，如图6b所示，阵列基板同样还包括基板401、栅极绝缘层402、刻蚀阻挡层403和钝化层404；第二薄膜晶体管的栅极441a设置在基板401上，栅极绝缘层402设置在第二薄膜晶体管的栅极441a上，第二薄膜晶体管的有源层441d设置在栅极绝缘层402上，刻蚀阻挡层403设置在有源层441d上，第二薄膜晶体管的第一极441c和第二极441b与数据线41设置在同一层，且均设置在刻蚀阻挡层403上，且第二薄膜晶体管的第一极441c与数据线41电连接；钝化层404覆盖在第二薄膜晶体管的第一极441c和第二极441b和数据线41上，在钝化层404上设置第二像素电极442且第二像素电极442与第二薄膜晶体管的第二极441b电连接，其中，第二薄膜晶体管的第一极441c和第二极441b分别通过设置在刻蚀阻挡层403中的第三过孔46与有源层441d电连接，且用于实现第二薄膜晶体管的第一极441c与有源层441d电连接的第三过孔46和用于实现第二薄膜晶体管的第二极441b与有源层441d电连接的第三过孔46设置在第二薄膜晶体管的栅极441a相对的两侧。
通过图6a和图6b的对比可知，由于在第一薄膜晶体管的栅极431a和第一极431c之间设置有第二栅极线45，而在第二薄膜晶体管的栅极441a和第一极441c之间未设置第二栅极线45，因此，第一薄膜晶体管的有源层431d比第二薄膜晶体管的有源层441d长一些，这样会减低第一薄膜晶体管的导电性能。优选为，第二栅极线45在有源层上的投影与第一薄膜晶体管的有源层431d的交叠区域为掺杂区域。通过对第二栅极线45在有源层上的投影与第一薄膜晶体管的有源层431d的交叠区域进行掺杂，可以保证第一薄膜晶体管在其有源层431d增长后的导电性能。
图6c是图5中沿C3-C4方向的剖面示意图。图6c所示，第一栅极线42设置在基板401上，在第一栅极线42上的刻蚀阻挡层403中设置有一个第四过孔47，第一栅极线42通过第四过孔47与第二栅极线45电连接。
在本发明实施例中，如图2、图3和图5所示，第二栅极线和数据线交替设置。具体地，在设计阵列基板时，最好是将每个像素单元的开口区的大小设计成相等，这样可以保证阵列基板显示画面的质量。上述通过将第二栅极线35和数据线31交替设置，可以很容易实现每个像素单元的开口区的大小相等，从而可以保证阵列基板显示画面的质量。
在图2、图3和图5中，多条第二栅极线的长度相等，这仅是本发明的一些具体示例。然而，在另一个具体示例中，多条第二栅极线的长度也可以不相等。如上所述，第二栅极线的作用是为与其电连接的第一栅极线提供扫描信号。例如在图2中，如果扫描信号从图中下方输入到第二栅极线35，则图中第二栅极线35的有效部分(即能够实现为与其电连接的第一栅极线提供扫描信号)为从第二栅极线35下方的一端到该第二栅极线35与第一栅极线32实现电连接的第二通孔37之间的部分，除此之外的剩余部分对于第二栅极线35与第一栅极线32的电连接不起作用，并且剩余部分可以和数据线31或者和该第二栅极线35未电连接的第一栅极线32之间形成电容，从而增大阵列基板的功耗，因此，可以将图2中第二栅极线35的剩余部分去掉，这样所有第二栅极线的长度不再相等，从而可以降低阵列基板的功耗。
在上述各实施例中，有源层可以为氧化物半导体层或者低温多晶硅层。如果有源层为氧化物半导体层，则相应的第一薄膜晶体管和第二薄膜晶体管为氧化物半导体薄膜晶体管；如果有源层为低温多晶硅层，则相应的第一薄膜晶体管和第二薄膜晶体管为低温多晶硅薄膜晶体管(Low Temperature Poly-siliconThin-Film Transistor，简称LTPS TFT)。
在本发明实施例中，如图7所示，所述阵列基板50包括显示区51和位于显示区51一侧(在图中为下侧)的台阶区52，像素单元511设置在显示区51内，所述台阶区52设置有栅极驱动电路521和数据驱动电路522。其中，阵列基板50为上述各实施例所述的阵列基板，像素单元511可以为第一像素单元或者第二像素单元。通过将栅极驱动电路521和数据驱动电路522设置在阵列基板50的台阶区52，这样可以减小原先用于设置栅极驱动电路和数据驱动电路的边框区，从而可以有利于阵列基板实现无边框化。
本发明实施例还提供一种显示面板。图8是本发明实施例提供的一种显示面板的结构示意图。如图8所示，所述显示面板包括阵列基板61、与阵列基板61相对设置的彩膜基板62以及位于阵列基板61和彩膜基板62之间的液晶层63，其中，所述液晶层63包括多个液晶分子631，所述阵列基板61为上述实施例中所述的阵列基板。
需要说明的是，上述显示面板可以具有触控功能，也可以不具有触控功能，在实际制作时，可以根据具体的需要进行选择和设计。其中，触控功能可以为电磁触控功能、电容触控功能或者电磁电容触控功能等。
本发明实施例还提供一种阵列基板的制造方法。图9是本发明实施例提供的一种阵列基板的制造方法的流程示意图。如图9所示，所述阵列基板的制造方法包括：
步骤71、形成多条数据线和多条第一栅极线，其中，数据线与第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；
步骤72、形成多条与数据线平行的第二栅极线，其中，不同的第二栅极线分别与不同的第一栅极线电连接；
具体地，不同的第二栅极线分别与不同的第一栅极线电连接，可以理解为，一条第二栅极线仅与一条第一栅极线电连接，这样一条第二栅极线仅为一条第一栅极线提供扫描信号。
步骤73、在第一像素单元中形成第一薄膜晶体管和在第二像素单元中形成第二薄膜晶体管，其中第一薄膜晶体管和第二薄膜晶体管包括栅极、第二极、第一极和有源层，且第一极和第二极所在的金属层与第二栅极线和数据线形成在同层，以及第一薄膜晶体管的第一极与其栅极和第二极形成在第二栅极线的两侧，且第二栅极线与第一薄膜晶体管的有源层部分交叠，第二薄膜晶体管的栅极、第一极、第二极和有源层形成在所述第二栅极线的同一侧，其中，第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。
在本步骤中形成的有源层可以为氧化物半导体层或者低温多晶硅层。如果有源层为氧化物半导体层，则相应的第一薄膜晶体管和第二薄膜晶体管为氧化物半导体薄膜晶体管；如果有源层为低温多晶硅层，则相应的第一薄膜晶体管和第二薄膜晶体管为低温多晶硅薄膜晶体管(LTPS TFT)。
需要说明的是，对于制造阵列基板的上述步骤71至步骤73，可以根据实际制造工艺过程进行相应的调整，在此不作限定。
进一步地，上述第一薄膜晶体管和所述第二薄膜晶体管的制造方法可以包括以下步骤：提供一基板；在基板上形成缓冲层；在缓冲层上形成有源层；在有源层上形成栅极绝缘层；在所述栅极绝缘层上形成栅极；在栅极上形成层间绝缘层；在层间绝缘层上形成第一极和第二极；在第一极和第二极上形成钝化层。
需要说明的是，上述形成的各膜层结构，可以采用现有的制造工艺来得到，在此不作限定。
其中，在栅极上形成层间绝缘层的步骤之后，第一薄膜晶体管的制造方法还可以包括：在层间绝缘层和栅极绝缘层中形成第一过孔和在层间绝缘层中形成第二过孔，其中，第一过孔形成在栅极相对的两侧，第二过孔形成在第一过孔与栅极之间；在第一过孔周边的层间绝缘层上形成第一极和第二极，以及在第二过孔周边的层间绝缘层上形成第二栅极线，其中第一极和第二极分别通过第一过孔与有源层电连接，第二栅极线通过第二过孔与第一栅极线电连接。
在栅极上形成层间绝缘层的步骤之后，第二薄膜晶体管的制造方法还可以包括：在层间绝缘层和栅极绝缘层中形成第一过孔，其中，第一过孔形成在栅极相对的两侧；在第一过孔周边的层间绝缘层上形成第一极和第二极，其中第一极和第二极分别通过第一过孔与有源层电连接。
通过上述步骤制造的第一薄膜晶体管和第二薄膜晶体管的有源层位于栅极的下方，因此，所制得的第一薄膜晶体管和第二薄膜晶体管均采用了顶栅结构。上述步骤所制得的第一薄膜晶体管的结构请参考图4a所给出的第一薄膜晶体管的结构，所制得的第二薄膜晶体管的结构请参考图4b所给出的第二薄膜晶体管的结构，在此不再一一给出。
第一薄膜晶体管和第二薄膜晶体管除了可以采用顶栅结构外，也可以采用底栅结构。对于采用底栅结构的第一薄膜晶体管和第二薄膜晶体管，相应的制造方法可以包括：提供一基板；在基板上形成栅极；在栅极上形成栅极绝缘层在栅极绝缘层上形成有源层；在有源层上形成刻蚀阻挡层；在刻蚀阻挡层上形成第一极和第二极；在第一极和第二极上形成钝化层。
需要说明的是，上述形成的各膜层结构，可以采用现有的制造工艺来得到，在此不作限定。
其中，在有源层上形成刻蚀阻挡层的步骤之后，第一薄膜晶体管的制造方法还可以包括：在刻蚀阻挡层中形成第三过孔和第四过孔，其中，第三过孔形成在栅极相对的两侧，第四过孔形成在第三过孔与栅极之间；在第三过孔周边的刻蚀阻挡层上形成第一极和第二极，以及在第二过孔周边的刻蚀阻挡层上形成第二栅极线，其中第一极和第二极分别通过第三过孔与有源层电连接，第二栅极线通过第四过孔与第一栅极线电连接。且对于第一薄膜晶体管的有源层，第二栅极线在有源层上的投影与第一薄膜晶体管的有源层的交叠区域为掺杂区域。
在有源层上形成刻蚀阻挡层的步骤之后，第二薄膜晶体管的制造方法还可以包括：在刻蚀阻挡层中形成第三过孔，其中，第三过孔形成在栅极相对的两侧；在第三过孔周边的刻蚀阻挡层上形成第一极和第二极，其中第一极和第二极分别通过第三过孔与有源层电连接。
通过上述步骤制造的第一薄膜晶体管和第二薄膜晶体管的有源层位于栅极的上方，因此，所制得的第一薄膜晶体管和第二薄膜晶体管均采用了底栅结构。上述步骤所制得的第一薄膜晶体管的结构请参考图6a所给出的第一薄膜晶体管的结构，所制得的第二薄膜晶体管的结构请参考图6b所给出的第二薄膜晶体管的结构，在此不再一一给出。
本发明实施例提供的阵列基板及其制造方法和显示面板，通过在阵列基板中设置第一薄膜晶体管和第二薄膜晶体管，其中将第一薄膜晶体管的第一极与其栅极和第二极设置在第二栅极线的两侧，将第二薄膜晶体管的栅极、第一极、第二极和有源层设置在第二栅极线的同一侧，且第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接，这样如果薄膜晶体管和与其第一极电连接的数据线之间设置有第二栅极线，则可以将该薄膜晶体管设置成第一薄膜晶体管，即使第二栅极线和数据线与第一极和第二极所在的金属层同层设置，第一薄膜晶体管的第一极也可以与相应的数据线电连接；如果薄膜晶体管和与其第一极电连接的数据线之间未设置有第二栅极线，则可以将该薄膜晶体管设置成第二薄膜晶体管，第二薄膜晶体管的第一极可以直接与相应的数据线电连接，因此，上述阵列基板可以实现Zig-zag结构。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (19)

1.一种阵列基板，其特征在于，包括：
多条数据线和多条第一栅极线，所述数据线与所述第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；
多条与所述数据线平行设置的第二栅极线，其中，不同的所述第二栅极线分别与不同的所述第一栅极线电连接；
所述第一像素单元中设置有第一薄膜晶体管，所述第二像素单元中设置有第二薄膜晶体管，所述第一薄膜晶体管和第二薄膜晶体管包括栅极、第二极、第一极和有源层，其中所述第二栅极线和所述数据线与所述第一极和第二极所在的金属层同层设置；
所述第一薄膜晶体管的第一极与其栅极和第二极设置在所述第二栅极线的两侧，且所述第二栅极线在所述有源层上的投影与所述第一薄膜晶体管的有源层部分交叠，所述第二薄膜晶体管的栅极、第一极、第二极和有源层设置在所述第二栅极线的同一侧，其中，所述第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。
2.根据权利要求1所述的阵列基板，其特征在于，多个所述第一像素单元依次排列构成第一像素单元行，多个所述第二像素单元依次排列构成第二像素单元行，所述第一像素单元行和第二像素单元行交替设置。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板包括显示区和位于所述显示区一侧的台阶区，所述像素单元设置在所述显示区内，所述台阶区设置有栅极驱动电路和数据驱动电路。
4.根据权利要求1所述的阵列基板，其特征在于，所述多条第二栅极线的长度不相等。
5.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板还包括基板、缓冲层、栅极绝缘层、层间绝缘层和钝化层；
所述缓冲层设置在所述基板上，所述有源层设置在所述缓冲层上，所述栅极绝缘层设置在所述有源层上，所述栅极设置在所述栅极绝缘层上，所述层间绝缘层设置在所述栅极上，所述第一极和第二极设置在所述层间绝缘层上，所述钝化层覆盖在所述第一极和第二极上，其中，所述第一极和第二极分别通过设置在所述层间绝缘层和所述栅极绝缘层中的第一过孔与所述有源层电连接。
6.根据权利要求5所述的阵列基板，其特征在于，在每条所述第一栅极线上的所述层间绝缘层中设置有一个第二过孔，所述第一栅极线通过所述第二过孔与所述第二栅极线电连接。
7.根据权利要求1或2所述的阵列基板，其特征在于，所述阵列基板还包括基板、栅极绝缘层、刻蚀阻挡层和钝化层；
所述栅极设置在所述基板上，所述栅极绝缘层设置在所述栅极上，所述有源层设置在所述栅极绝缘层上，所述刻蚀阻挡层设置在所述有源层上，所述第一极和第二极设置在所述刻蚀阻挡层上，所述钝化层覆盖在所述第一极和第二极上，其中，所述第一极和第二极分别通过设置在所述刻蚀阻挡层中的第三过孔与所述有源层电连接。
8.根据权利要求7所述的阵列基板，其特征在于，在每条所述第一栅极线上的所述刻蚀阻挡层中设置有一个第四过孔，所述第一栅极线通过所述第四过孔与所述第二栅极线电连接。
9.根据权利要求7所述的阵列基板，其特征在于，所述第二栅极线在有源层上的投影与所述第一薄膜晶体管的有源层的交叠区域为掺杂区域。
10.根据权利要求1或2所述的阵列基板，其特征在于，所述第二栅极线和所述数据线交替设置。
11.根据权利要求1所述的阵列基板，其特征在于，所述有源层为氧化物半导体层或者低温多晶硅层。
12.一种显示面板，其特征在于，包括如权利要求1-11中任一项所述的阵列基板。
13.一种阵列基板的制造方法，其特征在于，包括：
形成多条数据线和多条第一栅极线，其中，所述数据线与所述第一栅极线绝缘交叉限定多个第一像素单元和多个第二像素单元；
形成多条与所述数据线平行的第二栅极线，其中，不同的所述第二栅极线分别与不同的所述第一栅极线电连接；
在所述第一像素单元中形成第一薄膜晶体管和在所述第二像素单元中形成第二薄膜晶体管，其中所述第一薄膜晶体管和第二薄膜晶体管包括栅极、第二极、第一极和有源层，所述第一极和第二极所在的金属层与所述第二栅极线和所述数据线形成在同层，所述第一薄膜晶体管的第一极与其栅极和第二极形成在所述第二栅极线的两侧，且所述第二栅极线与所述第一薄膜晶体管的有源层部分交叠，所述第二薄膜晶体管的栅极、第一极、第二极和有源层形成在所述第二栅极线的同一侧，其中，所述第一薄膜晶体管和第二薄膜晶体管的第一极分别与靠近其的数据线电连接。
14.根据权利要求13所述的制造方法，其特征在于，形成所述第一薄膜晶体管和所述第二薄膜晶体管包括：
提供一基板，并在所述基板上形成缓冲层；
在所述缓冲层上形成所述有源层；
在所述有源层上形成栅极绝缘层以及在所述栅极绝缘层上形成所述栅极；
在所述栅极上形成层间绝缘层以及在所述层间绝缘层上形成所述第一极和第二极；
在所述第一极和第二极上形成钝化层。
15.根据权利要求14所述的制造方法，其特征在于，所述制造方法还包括：在所述层间绝缘层和栅极绝缘层中形成第一过孔和在层间绝缘层中形成第二过孔，其中，所述第一极和第二极分别通过所述第一过孔与所述有源层电连接，所述第一栅极线通过所述第二过孔与所述第二栅极线电连接。
16.根据权利要求13所述的制造方法，其特征在于，形成所述第一薄膜晶体管和所述第二薄膜晶体管包括：
提供一基板，并在所述基板上形成栅极；
在所述栅极上形成栅极绝缘层以及在所述栅极绝缘层上形成所述有源层；
在所述有源层上形成刻蚀阻挡层以及在所述刻蚀阻挡层上形成所述第一极和第二极；
在所述第一极和第二极上形成钝化层。
17.根据权利要求16所述的制造方法，其特征在于，所述制造方法还包括：在所述刻蚀阻挡层中形成第三过孔和第四过孔，其中，所述第一极和第二极分别通过所述第三过孔与所述有源层电连接，所述第一栅极线通过所述第四过孔与所述第二栅极线电连接。
18.根据权利要求16所述的制造方法，其特征在于，所述第二栅极线在有源层上的投影与所述第一薄膜晶体管的有源层的交叠区域为掺杂区域。
19.根据权利要求13所述的制造方法，其特征在于，所述有源层为氧化物半导体层或者低温多晶硅层。
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