CN101147264B - 测试电路、晶圆、测量装置、元件制造方法以及显示装置 - Google Patents

测试电路、晶圆、测量装置、元件制造方法以及显示装置 Download PDF

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Abstract

一种测试电路，包括：多个被测量晶体管，电性地并联设置；选择部，依次选择各个被测量晶体管；以及输出部，依次输出选择部所依次选择的被测量晶体管的源极电压。

Description

测试电路、晶圆、测量装置、元件制造方法以及显示装置
技术领域
本发明是有关于一种形成有半导体电路(semiconductor circuit)等的多个电子元件的晶圆、测量该晶圆的电气特性的测量装置、对应于该晶圆的电气特性的不均一性而选择电子元件的元件制造方法、以及显示该电气特性的不均一性的显示装置，且特别是有关于一种已设置TEG(Test ElementGroup，测试元件群)等测试电路的晶圆。 
背景技术
近年来，半导体元件物理尺寸的小型化较显著。又，伴随元件的小型化，影响元件特性的缺陷尺寸亦减小。借由该些半导体元件及缺陷的小型化，元件特性的不均一性增大，成为电路制造时的课题。例如，MOS(MetalOxide Semiconductor，金属氧化物半导体)晶体管(transistor)的临限电压(threshold voltage)、电流电压特性等的不均一性的大小，非常有助于电路整体的可靠性、及电路制造时的良率。 
又，除上述统计的不均一性外，以1万～100万个中的数个左右的比例产生的位元不良、点不良等的局部不良，其亦为支配电路的可靠性、良率的主要因素，并成为电路制造时的课题。 
作为提高元件的可靠性、制造时的良率的方法，考虑有进行对应于元件特性的不均一性的电路的设计。即，借由进行容许该不均一性的设计，可提高元件的可靠性及良率。 
先前，作为测量元件的不均一性的方法，众所周知有如下方法：在多个形成半导体电路的晶圆中设置多个TEG(测试元件群，以下简称TEG)，并评价各TEG所包括的多个单体元件的特性。亦即，借由与电路实际动作时所使用的元件相同的制程形成TEG所包括的单体元件，并基于TEG所包括的单体元件特性的不均一性，而推断实际动作元件特性的不均一性。 
因现在尚未知道有相关专利文献等，故省略该揭示。 
但是，在先前的TEG中，仅在晶圆内设置数十个左右的TEG所包括的相同制程、相同元件尺寸的单体元件，且无法测量多数元件的特性，故无法精确评价特性的不均一性。因此，在先前的元件的设计中，必须进行过多地考虑不均一性的容许度的设计(最坏情况设计)。结果是产生如下问题：元件的面积效率恶化，且电路的制造成本增加。又，在小型化有所发展的近年的半导体元件中，对于上述最坏情况设计，有时将无法设计电路。 
又，先前的TEG在实际动作电路中，无法特别指定局部产生的不良原因。因此，局部产生的不良的特别指定必须在评价进行全部制程后的实际动作电路之后特别指定，从而需要巨大的成本及时间。 
发明内容
因此，本发明的目的在于提供一种可解决上述课题的晶圆、测量装置、元件制造方法、及显示装置。此目的借由权利要求中的独立项所揭示的特征的组合而达成。又，附属项规定本发明的更有利的具体例。 
为解决上述课题，本发明的第1形态中，提供一种形成有多个电子元件及测试电路的晶圆，且测试电路包括：多个被测量晶体管，电性地并联设置，所述多个被测量晶体管施加有栅极电压；选择部，依次选择各个被测量晶体管；以及输出部，将选择部依次选择的被测量晶体管的源极电压作为模拟的输出电压而依次输出。 
测试电路可更包括：多个电流源，对应多个被测量晶体管而设置，并规定对应的被测量晶体管的源极漏极间电流；以及多个栅极电压控制部，对应多个被测量晶体管而设置，并将预先决定的栅极电压施加于各个对应的被测量晶体管的栅极端子；且输出部可依次输出选择部依次选择的被测量晶体管的源极电压。 
多个被测量晶体管可沿晶圆面内正交的行方向及列方向而分别电性地并联设置，且选择部可包括：选择行方向上的被测量晶体管的位置的行方向选择部；以及选择列方向上的被测量晶体管的位置的列方向选择部。 
行方向选择部及列方向选择部可分别包括：将赋予的选择信号转换为表示被测量晶体管的位置的位置信号的解码器(decoder)或移位暂存器(shift resistor)等的电路。测试电路可更包括：多个列方向选择晶体管，对应多个被测量晶体管而设置，并将对应的被测量晶体管的源极电压接收于列方向选择晶体管的漏极端子；以及多个行方向选择晶体管，设置于每个设置有被测量晶体管的行方向的位置，并选择是否将设置于各个行方向位置的列方向选择晶体管的源极电压供给至输出部；且列方向选择部于每个列方向的位置，将多个列方向选择晶体管依次控制为接通状态，行方向选择部将多个行方向选择晶体管依次控制为接通状态。 
电流源可相对于设置在大致相同的位置的多个被测量晶体管而共通地设置于行方向上。多个被测量晶体管可以预先决定的制程规则、元件尺寸形成于每个列方向上的位置。 
测试电路的各个栅极电压控制部包括开关用晶体管，该开关用晶体管包括与被测量晶体管的栅极端子连接的PN接合，开关用晶体管将被测量晶体管为接通状态的栅极电压、及被测量晶体管为断开状态的栅极电压依次施加于被测量晶体管。 
测试电路可设置于半导体电路间的边界。各个测试电路对应多个半导体电路，包括多个测试电路，且可设置于对应的半导体电路的内部。又，可仅将多个测试电路设置于晶圆内。 
本发明的第2形态中提供一种测量装置，为测量上述第1形态的晶圆中的电气特性的测量装置，此测量装置包括：栅极控制部，在各个栅极电压控制部中，使将对应的被测量晶体管控制为接通状态的栅极电压，施加于对应的被测量晶体管的栅极端子；以及特性测量部，基于各个被测量晶体管的栅极电压、及输出部输出的各个源极电压，算出各个被测量晶体管的临限电压。 
测量装置可更包括使各个电流源生成大致相同的源极间电流的电流控制部，且特性测量部算出各个被测量晶体管的临限电压的不均一性。 
测量装置可更包括使各个电流源生成的源极间电流依次变化的电流控制部，且特性测量部对于各个被测量晶体管，针对每个使电流控制部依次变化的源极漏极间电流而测量源极电压，并算出各个被测量晶体管的电流电压特性。 
本发明的第3形态中提供一种测量装置，为测量第1形态的晶圆中的电气特性的测量装置，此测量装置包括：栅极控制部，在各个开关用晶体管中，将对应的被测量晶体管为接通状态的栅极电压、及被测量晶体管为断开状态的栅极电压依次施加于被测量晶体管；以及特性测量部，对于各个被测量晶体管，测量接通状态时的源极电压、及自接通状态切换至断开状态且经过特定的时间之后的源极电压，并基于源极电压的变化，算出PN接合中的泄漏电流。 
本发明的第4形态中提供一种测量方法，为测量本发明上述第1形态的测试电路中的电气特性的测量方法，该测量方法包括：栅极控制步骤，在各个上述栅极电压控制部，将对应的上述被测量晶体管控制为接通状态的上述栅极电压施加于对应的上述被测量晶体管的栅极端子；以及特性测量步骤，基于各个上述被测量晶体管的上述栅极电压、及上述输出部输出的各个上述源极电压，算出各个上述被测量晶体管的临限电压。 
测量方法可更包括使各个上述电流源生成大致相同的上述源极漏极间电流的电流控制步骤，且在上述特性测量步骤中，算出各个上述被测量晶体管的上述临限电压的不均一性。 
测量方法可更包括使各个上述电流源生成的上述源极漏极间电流依次变化的电流控制步骤，且在上述特性测量步骤中，对于各个上述被测量晶体管，在利用上述电流控制步骤而依次变化的每个上述源极漏极间电流中，测量上述源极电压，并算出各个上述被测量晶体管的电流电压特性。 
本发明的第5形态中提供一种测量方法，为测量本发明上述第1形态的测试电路中的电气特性的测量方法，该测量方法包括：栅极控制步骤，将各个上述开关用晶体管中，对应的上述被测量晶体管为接通状态的上述栅极电压、及上述被测量晶体管为断开状态的上述栅极电压依次施加于上述被测量晶体管；以及特性测量步骤，对于各个上述被测量晶体管，测量接通状态时的上述源极电压、及自接通状态切换至断开状态且经过特定的时间后的上述源极电压，并基于上述源极电压的变化，算出上述PN接合时的泄漏电流。 
再者，上述发明概要并未列出本发明的所有必要特征，上述特征群的次组合亦可成为发明。 
根据本发明，可以高精度且在短时间内测量设置于晶圆面内的多数被测量晶体管中的临限电压、电流电压特性、及泄漏电流的不均一性。又，可显示晶圆面内特性的不均一性的分布，且可容易地进行缺陷部分的特别指定及原因的解析。 
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。 
附图说明
图1是本发明实施形态的测量装置100的构成示意图。 
图2是晶圆500的表面的一例的示意图。 
图3是测试电路300的电路布局的一例的示意图。 
图4是区域330中的电路构成的一例的示意图。 
图5是表示测量各个被测量晶体管314的临限电压时，测量装置100的动作的一例的流程图。 
图6是被测量晶体管314的临限电压的不均一性的一例的示意图。 
图7是显示装置18的显示部所显示的临限电压的不均一性的示意图。 
图8是表示测量各个被测量晶体管314的电流电压特性时，测量装置100的动作的一例的流程图。 
图9是表示测量各个单元310的PN接合泄漏电流时，测量装置100的动作的一例的流程图。 
图10是配置于栅极泄漏电流测量区域370的一个单元310的电路构成的一例的示意图。 
图11是表示测量被测量晶体管372的栅极泄漏电流时，测量装置100的动作的一例的流程图。 
图12是栅极泄漏电流测量区域370中的电路构成的其他例的示意图。 
图13是显示装置18的显示部所显示的栅极泄漏电流的不均一性的示意图。 
图14是表示于晶圆500上形成多个电子元件510的元件制造方法的一例的流程图。 
10：测试头                    12：模拟/数字转换器(ADC) 
14：控制部                    16：特性测量部 
18：显示装置                  100：测量装置 
300：测试电路                 302：行方向选择部 
304：列方向选择部 
306、306-1、306-2：行方向选择晶体管 
310、310-1、310-2、310-3、310-4：单元 
312：开关用晶体管             314：被测量晶体管 
316：列方向晶体管             318、318-1、318-2：电流源 
320：输出部                   330：区域 
370：栅极泄漏电流测量区域     371：栅极电压控制部 
372：被测量晶体管             374：第1开关 
376：第2开关                  378、380：重置用晶体管 
382：电压施加部               384：NMOS晶体管 
386：PMOS晶体管               388：积分电容 
390：输出用晶体管             392：列方向晶体管 
394：应力施加部 
394-1、394-2：源极侧应力施加部 
395、397、395-1、395-2、397-1、397-2：晶体管 
396：列方向选择晶体管         500：晶圆 
510：电子元件 
具体实施方式
以下，通过发明的实施形态说明本发明，但以下实施形态并非限定于权利要求中的发明，而且实施形态中所说明的所有特征的组合并非必须限于发明内容。 
图1是本发明实施形态的测量装置100的构成示意图。测量装置100是测量形成有多个电子元件的晶圆500的电气特性的装置，测量装置100包括测试头(test head)10、ADC(Analog to Digital Converter，模拟/数字转换器)12、控制部14、特性测量部16、及显示装置18。 
测试头10与设置于晶圆500的测试电路电性地连接，并与该测试电路进行信号的接收发送。控制部14经由测试头10，控制晶圆500的测试电路。ADC 12经由测试头10，将晶圆500的测试电路输出的信号转换为数字资料(digital data)。 
特性测量部16基于ADC 12输出的数字资料，测量晶圆500的测试电路的电气特性。例如，特性测量部16测量该测试电路所包括的各个被测试晶体管的临限电压、电流电压特性、及泄漏电流等。 
显示装置18显示各个被测试晶体管的电气特性。例如，显示装置18将各个被测试晶体管的临限电压的电压值所对应的特性资讯，显示于显示装置18的显示面中各个被测试晶体管所对应的座标处。 
图2是晶圆500的表面的一例的示意图。晶圆500的表面上，形成有多个电子元件510、及测试电路300。电子元件510是作为实际动作元件的应被运送元件。对于每个电子元件510，测试电路300可设置于电子元件510的内部。又，在其他例中，亦可于晶圆500的表面，仅形成多个测试电路300。又，进而在其他例中，如图2所示，测试电路300亦可设置于各电子元件510的每个边界处。 
图3是测试电路300的电路布局的一例的示意图。测试电路300包括：区域330，设置有以相同或多个制程规则(process rule)、元件尺寸形成的多个被测量晶体管；以及栅极泄漏电流测量区域370。在区域330中设置多个制程规则或元件尺寸的被测量晶体管时，区域330在水平方向分割为多个区域，并于每个分割区域中，以不同制程规则或元件尺寸形成有被测量晶体管。 
图4是区域330中的电路构成的一例的示意图。在区域330中，测试电路300包括行方向选择部302、列方向选择部304、多个行方向选择晶体管(306-1、306-2，以下总称为306)、多个电流源(318-1、318-2，以下总称为318)、输出部320、及多个单元(cell)(310-1～310-4，以下总称为310)。行方向选择晶体管306及电流源318设置于每个沿行方向而设置的单元310群。 
多个单元310在晶圆500的面内沿着行方向及列方向形成行列矩阵，且各个单元分别并联设置。本例中，表示在行方向及列方向上各设置2个单元310的电路，但在行方向及列方向可设置更多个单元310。又，多个单元310设置于图3中所说明的多个分割区域中。例如，各分割区域包括：行方向为128列、列方向为512行的单元310。此时，单元310所含有的元件的制程规则或元件尺寸在每个分割区域中并不同。 
各单元310包括被测量晶体管314、开关用晶体管312、及列方向选择晶体管316。各单元310的晶体管为MOS晶体管，该MOS晶体管借由与电子元件510所具有的实际动作晶体管相同的制程而形成。 
各单元310的被测量晶体管314相互电性地并联设置。各个被测量晶体管314的源极端子中，施加预先决定的电压VDD。施加被测量晶体管314的井电压的端子虽未图式，但井电压端子可连接于接地电位(ground potential)，又可于每个晶体管中独立地控制井电压，故亦可连接被测量晶体管314的井电压端子与源极端子。又，被测量晶体管314亦可为NMOS晶体管或PMOS晶体管的任一个。图1所示的控制部14可将图4所示的电压VDD、电压VG、电压Φj、及电压VREF供给至测试电路300。 
各单元310的开关用晶体管312与各单元的被测量晶体管314相对应而设置，并作为将预先决定的栅极电压施加于分别对应的被测量晶体管314的栅极端子的栅极电压控制部而发挥功能。本例中，开关用晶体管312的源极端子中施加预先决定的电压VG，栅极端子中施加控制开关用晶体管312的动作的电压Φj，且源极端子连接于被测量晶体管314的栅极端子。即，开关用晶体管312借由电压Φj控制为接通状态时，将与电压VG大致相等的电压施加于被测量晶体管314的栅极端子；控制为断开状态时，将初期电压为大致VG的浮动状态的电压施加于被测量晶体管314的栅极端子。 
图4中，表示将电压Φj一并施加于全部的单元310的示例，但其他例中，为使PN接合泄漏电流测量时的漏电时间与全部的单元相同，亦可将电压Φj作为脉冲信号依次施加于每个从列方向选择部304排列至行方向的单元310。 
各单元310的列方向选择晶体管316与各单元的被测量晶体管相对应而设置。本例中，各个列方向选择晶体管316的源极端子连接于被测量晶体管314的漏极端子。又，列方向选择晶体管316的漏极端子连接于对应的行方向选择晶体管306的漏极端子。即，各个行方向选择晶体管306的漏极端子与对应的多个列方向选择晶体管316的漏极端子相连接。 
列方向选择部304依次选择沿列方向设置的多个单元310群(本例中，依次选择单元群(310-1、310-2)及单元群(310-3、310-4))。又，行方向选择部302依次选择沿行方向设置的多个单元310群(本例中，依次选择单元群(310-1、310-3)及单元群(310-2、310-4))。借由上述构成，列方向选择部304及行方向选择部302依次选择各单元310。 
本例中，列方向选择部304在每个与由控制部14施加的选择信号相应的列方向的位置，将设置于各列方向的单元群中的列方向选择晶体管316依次控制为接通状态。又，行方向选择部302在每个与由控制部14施加的选择信号相应的行方向的位置，将对应于各行方向的单元群而设置的行方向选择晶体管306依次控制为接通状态。控制部14将依次选择各单元310的选择信号供给至列方向选择部304及行方向选择部302。又，行方向选择部302及列方向选择部304可以是将所施加的选择信号转换为表示应选择的单元310的位置的位置信号的解码器(decoder)或移位暂存器(shiftregister)等的电路。在此，所谓位置信号是将根据选择信号选择的单元310所对应的行方向选择晶体管306及列方向选择晶体管316控制为接通状态 的信号。 
借由上述构成，依次选择设置于各单元310的被测量晶体管314。并且，将依次选择的被测量晶体管314的源极电压依次施加至输出部320。输出部320将所施加的源极电压依次输出至测试头10。输出部320例如是电压随动器缓冲器(voltage follower buffer)。测量装置100基于各个被测量晶体管314的源极电压，而测量被测量晶体管314的临限电压、电流电压特性、低频杂讯、PN接合泄漏电流等的电气特性。 
又，各电流源318是在栅极端子接收预先决定的电压VREF的MOS晶体管。各电流源318的源极端子连接于对应的多个列方向选择晶体管316的漏极端子。即，各电流源318是对于设置在大致相同位置的多个被测量晶体管314而共通地设置于行方向上，并规定流动于对应的被测量晶体管314的源极漏极间电流。 
因根据图3所示的电路构成，在各个测试电路300中，可电性地依次选择多个被测量晶体管314，并可依次输出所选择的被测量晶体管314的源极电压，故可在短时间内高速地测量各个被测量晶体管314的源极电压。因此，即使将多数被测量晶体管314设置于晶圆500，亦可在短时间内测量所有的被测量晶体管314。本例中，可在晶圆500的面内，设置1万～1000万个左右的被测量晶体管314。借由对多数被测量晶体管314进行测量，可精确算出被测量晶体管314的特性的不均一性。 
图5是表示测量各个被测量晶体管314的临限电压时，测量装置100的动作的一例的流程图。首先，控制部14对测试电路300供给图4中所说明的电压VDD、电压VG、电压Φj、及电压VREF(S440)。此时，控制部14将固定的电压VREF供给至各电流源318，并作为使各电流源318生成相同的恒定电流的电流控制部而发挥功能。又，控制部14供给将被测量晶体管314控制为接通状态的栅极电压VG，并供给将各个开关用晶体管312控制为接通状态的电压Φj。借由上述控制，控制部14作为使将该被测量晶体管314控制为接通状态的栅极电压施加于各个被测量晶体管314的栅极端子的栅极控制部而发挥作用。 
其次，控制部14将选择测量临限电压的被测量晶体管314的选择信号供给至行方向选择部302及列方向选择部304(S442)。并且，ADC 12测量输出部320的输出电压(S444)。ADC 12可将测量该输出电压的指令通知控制部14。控制部14可在接受该通知时，选择下一个被测量晶体管314。 
其次，特性测量部16基于施加于该被测量晶体管314的栅极电压VG、及输出部320的输出电压，算出各个被测量晶体管314的临限电压(S446)。被测量晶体管314的临限电压可借由算出例如栅极电压VG与输出电压的差分，亦即，被测量晶体管314中的栅极源极间电压而获得。 
其次，控制部14判断是否对于所有的被测量晶体管314测量临限电压(S448)，存有尚未测量的被测量晶体管314时，选择下一个被测量晶体管314，并重复S444及S446的处理。对于所有的被测量晶体管314测量临限电压时，特性测量部16算出临限电压的不均一性(S450)。并且，显示装置18显示特性测量部16算出的临限电压的不均一性(S452)。 
借由上述动作，可高效率地测量多个被测量晶体管314的临限电压的不均一性。又，可在每个制程规则中，测量被测量晶体管314的临限电压的不均一性。又，借由对设置于晶圆500的多个测试电路300进行测量，可测量晶圆500的表面上的临限电压的不均一性的分布。 
图6是被测量晶体管314的临限电压的不均一性的一例的示意图。图6中，横轴表示临限电压，纵轴表示各临限电压呈现的次数。又，图6中，将临限电压的分布以每个被测量晶体管314的元件尺寸而表示。因元件尺寸不同，被测量晶体管314的栅极长度等不同，故使临限电压产生变化。因此，各元件尺寸的临限电压的分布的峰值各不相同。 
如图6所示，因借由测量装置100可精确地测量以各元件尺寸而形成的被测量晶体管314的临限电压的不均一性，故以各元件尺寸设计实际动作电路时，可降低设计限度(margin)。因此，可提高实际动作电路的面积效率，并可降低设计成本。 
又，在实际动作电路，亦即各个电子元件510的内部设置测试电路300时，借由测量测试电路300所包括的被测量晶体管314的特性的不均一性，可推断电子元件510所包括的实际动作晶体管的特性的不均一性。因此，基于被测量晶体管314的特性的不均一性，可高效率地判断电子元件510的良否。 
图7是显示装置18的显示部所显示的临限电压的不均一性的示意图。显示装置18包括：存储部，相对应存储测量装置100测量的各个被测量晶体管314的临限电压、与晶圆500的面内的各个被测量晶体管314的位置；以及显示部，显示临限电压的不均一性。存储部可自特性测量部16接收临限电压，并自控制部14接收该临限电压所对应的被测量晶体管314的位置资讯。控制部14可将施加至测试电路300的选择信号作为被测量晶体管314的位置资讯而施加至存储部。 
如图7所示，显示部是表示图3中所说明的区域330。又，显示部在与晶圆500的面内相对应的显示面中，在与各个被测量晶体管314的位置相对应的座标处，显示各个被测量晶体管314的临限电压的电压值所对应的特性资讯。 
在此，特性资讯是在与各个被测量晶体管314相对应的显示面的座标处，显示具有各个临限电压的电压值所对应的明亮度的点的特性资讯。又，特 性资讯亦可是在与各个被测量晶体管314相对应的显示面的座标处，显示具有各个临限电压的电压值所对应的色调的点的特性资讯。 
如此，借由对应各个被测量晶体管314的位置，以显示被测量晶体管314的临限电压的不均一性，而可观测电路上的临限电压的不均一性的分布。借此，可容易地发现行缺陷或点缺陷等。 
图8是表示测量各个被测量晶体管314的电流电压特性时，测量装置100的动作的一例的流程图。首先，控制部14在测试电路300中，供给图4中所说明的电压VDD、电压VG、电压Φj、及电压VREF(S400)。此时，控制部14将固定的电压VREF供给至各电流源318，并使各电流源318生成相同的恒定电流。又，控制部14供给将被测量晶体管314控制为接通状态的栅极电压VG，并供给将各个开关用晶体管312控制为接通状态的电压Φj。 
其次，控制部14将选择测量电流电压特性的被测量晶体管314的选择信号，供给至行方向选择部302及列方向选择部304(S402)。并且，控制部14于特定的范围内，以特定的解析度使VREF变化(S406～S408)。此时，ADC 12对应各个VREF，测量输出部320的输出电压(S404)。即，测量装置100使电流源318生成的源极漏极间电流依次变化，并对应每个源极漏极间电流，测量被测量晶体管314的源极电压。借此，可测量被测量晶体管314的电流电压特性。 
并且，对于所有的被测量晶体管314，判断是否测量电流电压特性(S410)。存有尚未测量的被测量晶体管314时，重复S400～S410的处理。此时，在S402中，选择下一个被测量晶体管314。 
对于所有的被测量晶体管314测量电流电压特性时，特性测量部16算出电流电压特性的不均一性(S412)。例如，特性测量部16算出各电流电压特性的互导gm(mutual conductance)，并算出该互导gm的不均一性。又，根据亚临限值区域(subthreshold area)的电流电压特性，算出倾斜摆动或硅栅极绝缘膜界面态密度，并算出不均一性。并且，显示装置18显示特性测量部16算出的特性的不均一性(S414)。显示装置18的动作与图7中所说明的情形相同。在图7中是显示临限电压的电压值所对应的特性资讯，但本例中的显示装置18是显示电流电压特性的互导gm等所对应的特性资讯。借由上述动作，可容易地把握电流电压特性的不均一性。 
图9是表示测量各个单元310的PN接合泄漏电流时，测量装置100的动作的一例的流程图。各个开关用晶体管312包括与对应的被测量晶体管314的栅极端子连接的PN接合(PN junction)。本例中，测量该PN接合中的泄漏电流。 
首先，控制部14将图4中所说明的电压VDD、电压VG 、电压Φj、及电压VREF供给至测试电路300(S460)。此时，控制部14将固定的电压VREF 供给至各电流源318，并使各电流源318生成相同的恒定电流。又，控制部14供给将被测量晶体管314控制为接通状态的栅极电压VG，并供给将各个开关用晶体管312控制为接通状态的电压Φj。又，借由将脉冲信号依次供给至自列方向选择部304排列于行方向的每个单元310，可将全部单元的泄漏电流测量时间变为相同。 
其次，控制部14将选择测量PN泄漏电流的被测量晶体管314的选择信号，供给至行方向选择部302及列方向选择部304(S462)。并且，控制部14将所选择的被测量晶体管314所对应的开关用晶体管312控制为断开状态(S464)。即，控制部14在各个开关用晶体管312中，使对应的被测量晶体管314为接通状态的栅极电压、及被测量晶体管314为断开状态的栅极电压依次施加于被测量晶体管314。 
其次，特性测量部16对于该被测量晶体管314，测量接通状态时的源极电压、及自接通状态切换至断开状态经过特定时间之后的源极电压(S466)。本例中，特性测量部16测量该特定时间中的输出部320的输出电压的变化。 
其次，特性测量部16基于源极电压的变化，算出PN接合中的泄漏电流(S468)。开关用晶体管312为接通状态时，被测量晶体管314的栅极电容中，储存有栅极电压所对应的电荷。并且，开关用晶体管312切换为断开状态时，栅极电容的电荷是借由PN接合中的泄漏电流而放电。因此，PN接合泄漏电流的大小是借由特定时间内的被测量晶体管314的源极电压的变化量而确定。 
其次，对于所有的被测量晶体管314，判断是否测量PN接合泄漏电流(S470)。存有尚未测量的被测量晶体管314时，重复S462～S470的处理。此时，在S462中，选择下一个被测量晶体管314。 
对于所有的被测量晶体管314，测量PN接合泄漏电流时，特性测量部16算出PN接合泄漏电流的不均一性(S472)。并且，显示装置18显示特性测量部16算出的特性的不均一性(S474)。显示装置18的动作与图7中所说明的情形相同。图7中，显示临限电压的电压值所对应的特性资讯，但本例中的显示装置18是显示PN接合泄漏电流的电流值所对应的特性资讯。借由上述动作，可容易地把握PN接合泄漏电流的不均一性。 
图10是配置于栅极泄漏电流测量区域370的一个单元310的电路构成的一例的示意图。本例中的电路将电应力(electrical stress)施加于被测量晶体管372，并在将固定的电场施加于被测量晶体管372的栅极绝缘膜的状态下，借由被测量晶体管372的栅极泄漏电流，对积分电容388进行充电及放电。并且，测量装置100基于特定时间内的积分电容388的电压值的变化，算出各个被测量晶体管372的栅极泄漏电流。 
栅极泄漏电流测量区域370的电路构成对应区域330的电路构成，且各单元310的构成不同。图10中，表示栅极泄漏电流测量区域370中的各单元310的构成，且因行方向选择部302、列方向选择部304、多个行方向选择晶体管(306-1、306-2，以下总称为306)、多个电流源(318-1、318-2，以下总称为318)、及输出部320与图4相同，故省略其说明。 
各单元310包括：应力施加部394、被测量晶体管372、栅极电压控制部371、第1开关374、第2开关376、电压施加部382、积分电容388、列方向选择晶体管392、重置用晶体管378、380，及输出用晶体管390。 
应力施加部394经由第1开关374，将电应力施加于被测量晶体管372的栅极绝缘膜。例如，将被测量晶体管372看作快闪记忆体(flash memory)的储存单元时，应力施加部394施加用以对被测量晶体管372进行资料的写入、资料的删除的电压。 
应力施加部394施加应力时，第1开关374将被测量晶体管372的源极端子及漏极端子分别连接于应力施加部394，且第2开关376变为断开状态。借由上述控制，可将所希望的电压施加于被测量晶体管372的各端子，并可施加应力。 
本例中，应力施加部394将以下4种应力独立地或依次地施加于被测量晶体管314。 
(1)FN(Fowler-Nordheim，富雷-诺特海姆式)栅极注入 
(2)FN基底注入 
(3)热电子注入 
(4)源极消除 
上述(1)～(4)是借由将资料写入被测量晶体管372，或删除被测量晶体管372的资料，进而将应力施加于被测量晶体管372的方法。在此，应力施加部394可在实际动作时，在将资料写入被测量晶体管372、或删除被测量晶体管372的资料的情形时，将应施加的电压施加于被测量晶体管372的各端子，或亦可在实际动作时，将大于应施加的电压的电压施加于被测量晶体管372的各端子。 
又，各单元310中，自控制部14施加重置信号ΦRES、控制电压VRN、VRP、VR1、VR2、VDD、及栅极电压VG。栅极电压控制部371将自控制部14所施加的特定的栅极电压VG施加于被测量晶体管372的栅极端子。 
第2开关376对于是否将被测量晶体管的源极端子及漏极端子经由电压施加部382连接于积分电容进行切换。电压施加部382经由第2开关376，对被测量晶体管372的源极端子及漏极端子施加固定的电压。第2开关376为接通状态时，将电压施加部382所生成的电压施加于被测量晶体管372的源极端子及漏极端子。即，电压施加部382借由将固定的电压施加于被 测量晶体管372的源极端子及漏极端子，而将施加于被测量晶体管372的栅极绝缘膜的电场控制为大致固定。 
电压施加部382包括NMOS晶体管384及PMOS晶体管386。NMOS晶体管384对应于应施加在被测量晶体管372的源极端子与漏极端子的电压，而施加栅极电压VRN，且NMOS晶体管384的源极端子经由第2开关376而连接于被测量晶体管372的源极端子与漏极端子，NMOS晶体管384的漏极端子连接于积分电容388。又，PMOS晶体管386与NMQS晶体管384并联设置，对应于应施加在被测量晶体管372的源极端子与漏极端子的电压，而施加栅极电压VRP，且PMOS晶体管386的漏极端子经由第2开关376连接于被测量晶体管372的源极端子与漏极端子，PMOS晶体管386的源极端子连接于积分电容388。即使栅极泄漏电流于积分电容388中积分且电位变化，NMOS晶体管384及PMOS晶体管386亦可起到将施加于被测量晶体管372的栅极、源极或栅极、漏极间的电压保持为大致固定的作用。 
借由上述构成，不管被测量晶体管372为P型或N型的任一种，均可将固定的电场施加于被测量晶体管372的栅极绝缘膜，又，可借由被测量晶体管372的栅极泄漏电流，对积分电容388进行充电放电。 
积分电容388借由自被测量晶体管372的源极端子与漏极端子输出的栅极泄漏电流而进行充电放电。即，积分电容388积分该栅极泄漏电流，并转换为电压值。又，重置用晶体管378、380于栅极端子接收重置信号ΦRES 时，将积分电容388中的电压值初始化为特定的电压VR1。 
输出用晶体管390于栅极端子接收积分电容388中的电压，并输出对应于该电压的源极电压。列方向选择晶体管392根据来自列方向选择部(VSR)304的信号，将输出用晶体管390的源极电压输出至行方向选择晶体管306。 
图11是表示测量被测量晶体管372的栅极泄漏电流时，测量装置100的动作的一例的流程图。在测量各个被测量晶体管372的栅极泄漏电流之前，首先控制部14将电应力施加于各单元310的被测量晶体管372。 
此时，控制部14将第1开关374控制为接通状态，并将第2开关376控制为断开状态。并且，控制部14控制各单元310的应力施加部394，并将应力施加于被测量晶体管372。又，控制部14可将图10中所说明的(1)～(4)的应力独立地或依次地施加于被测量晶体管372。又，控制部14对各单元310的被测量晶体管372约略同时施加应力。 
进行以上动作后，控制部14依次选择肢各个被测量晶体管372，并测量所选择的被测量晶体管372的栅极泄漏电流，但因被测量晶体管372的选择动作与图5及图8中所说明的选择动作相同，故省略该说明。本例中， 就测量一个被测量晶体管372的栅极泄漏电流的动作加以说明。 
首先，控制部14将第1开关374控制为断开状态，并将第2开关376控制为接通状态。并且，控制部14将大致0V的栅极电压施加于被测量晶体管372的栅极端子(S416)。此时，被测量晶体管372中未产生栅极泄漏电流。 
其次，控制部14将积分电容388的电压设定为特定的初期电压值。此时，控制部14会控制重置用晶体管380，并在积分电容388中设定初期电压VR1。该设定是借由供给将重置用晶体管378、380控制为接通状态的重置信号ΦRES而进行。 
其次，特性测量部16将积分电容388的电压设定为初期电压值之后，读出特定的时间内的积分电容388的电压值的变化(S418)。此时，控制部14使行方向选择部302及列方向选择部304选择该单元310。又，特性测量部16将输出部320输出的电压作为积分电容388的电压而接收。 
其次，特性测量部16基于该特定期间内输出部320输出的电压的变化量，算出单元310的背景电流(background current)的电流值(第1电流值)(S420)。此时，因在被测量晶体管372中未产生栅极泄漏电流，故积分电容388借由背景电流而充电放电。因此，基于特定期间内的积分电容388的电压变化，可测量背景电流。 
其次，控制部14将正或负的栅极电压施加于被测量晶体管372的栅极端子(S422)。此时，对电压VRN、VRP进行控制，并将施加于被测量晶体管372的栅极·源极或栅极·漏极间的电压保持为大致固定。此时，被测量晶体管372中，产生栅极电压所对应的栅极泄漏电流。 
其次，控制部14将积分电容388的电压设定为特定的初期电压值。并且，特性测量部16将积分电容388的电压设定为初期电压值之后，读出上述特定期间内的积分电容388的电压值的变化(S424)。 
其次，特性测量部16基于该特定期间内的积分电容388的电压值的变化量，算出表示背景电流与栅极泄漏电流的和的第2电流值(S426)。此时，积分电容388借由背景电流与栅极泄漏电流的和的电流而进行充电放电。因此，基于特定期间内的积分电容388的电压变化，可测量背景电流与栅极泄漏电流的和的电流。 
其次，特性测量部16借由所算出的第2电流值减去第1电流值，而算出栅极泄漏电流的电流值(S428)。借由上述控制，可排除背景电流的影响，并可精确地测量被测量晶体管372的栅极泄漏电流。又，因积分并测量栅极泄漏电流，故可测量微小的栅极泄漏电流。 
图12是栅极泄漏电流测量区域370中的电路构成的其他例的示意图。图12亦与图10相同，表示栅极泄漏电流测量区域370中的各单元310的 构成。各单元310中，自控制部14施加电压VDD、VSE、VG、信号ΦSE、ΦS、ΦD、ΦHE，并自列方向选择部(VSR)304施加转换选择信号的位置信号。 
各单元310包括被测量晶体管372、应力施加部394、及列方向选择晶体管396。应力施加部394中是施加电压VSE、VDD，并施加信号ΦSE、ΦS、ΦD、ΦHE。应力施加部394连接于被测量晶体管372的源极端子与漏极端子，并对应所施加的信号，将电压施加于被测量晶体管372的源极端子与漏极端子。 
本例中，应力施加部394包括：连接于被测量晶体管372的源极端子的源极侧应力施加部394-1，以及连接于被测量晶体管372的漏极端子侧的漏极侧应力施加部394-2。 
源极侧应力施加部394-1包括2个晶体管(395-1、395-2)，串联地设置于用以施加电压VSE的汇流线(bus line)与接地电位之间。又，连接2个晶体管(395-1、395-2)的源极漏极连接点是连接于被测量晶体管372的源极端子。又，汇流线侧的晶体管395-1的栅极端子中是施加信号ΦSE。又，接地电位侧的晶体管395-2的栅极端子中是施加信号ΦS。 
漏极侧应力施加部394-2包括2个晶体管(397-1、397-2)，串联地设置于用以施加电压VDD的汇流线与接地电位之间。又，连接2个晶体管(397-1、397-2)的源极漏极连接点是连接于被测量晶体管372的漏极端子。又，汇流线侧的晶体管397-1的栅极端子中是施加信号ΦHE。又，接地电位侧的晶体管397-2的栅极端子中是施加信号ΦD。 
控制部14将信号ΦSE、信号ΦS、信号ΦD、信号ΦHE施加于应力施加部394。应力因果部394对应于所施加的信号，将图10中所说明的(1)～(4)的应力施加于被测量晶体管372。例如，将(4)源极消除的应力施加于被测量晶体管372时，控制部14将表示H位准的信号ΦS供给至应力施加部394。 
又，控制部14施加(2)FN基底注入的应力时，可供给表示H位准的信号ΦSE。又，控制部14施加(3)热电子注入的应力时，可供给表示H位准的信号ΦHE。又，控制部14施加(1)FN栅极注入的应力时，可施加作为H位准的信号ΦD。 
如此，控制部14借由根据应施加的应力控制信号ΦSE、信号ΦS、信号ΦD、信号ΦHE，可将应施加的应力所对应的电压分别施加于被测量晶体管372的源极端子与漏极端子。 
测量装置100在将上述应力依次施加于应力施加部394后，测量被测量晶体管372的栅极泄漏电流。此时，被测量晶体管372的栅极端子中，施加有特定的栅极电压VG。并且，列方向选择部304将列方向选择晶体管396控制为接通状态。 
列方向选择晶体管396包括：连接于被测量晶体管372的源极端子且进行切换以决定是否使源极电流通过的晶体管；以及连接于漏极端子且进行切换以决定是否使漏极电流通过的晶体管。借由上述构成，不管被测量晶体管372为P型或N型的任一种，均可使栅极泄漏电流通过。 
又，各单元310包括图12所示的构成时，输出部320中是施加栅极泄漏电流。本例中，输出部320具有输出电流值的功能。又，特性测量部16基于输出部320输出的电流值，而检测被测量晶体管372的栅极泄漏电流特性。借由上述构成，亦可测量各个被测量晶体管372的栅极泄漏电流，并算出栅极泄漏电流的不均一性。 
图13是表示显示装置18的显示部所显示的栅极泄漏电流的不均一性的示意图。显示装置18包括：存储部，相对于应存储测量装置100所测量的各个被测量晶体管372的栅极泄漏电流、与晶圆500的面内的各个被测量晶体管372的位置；以及显示部，显示栅极泄漏电流的不均一性。存储部可自特性测量部16接收栅极泄漏电流，并可自控制部14接收该栅极泄漏电流所对应的被测量晶体管372的位置资讯。控制部14可将施加至测试电路300的选择信号作为被测量晶体管372的位置资讯而施加至存储部。 
如图13所示，显示部用以显示设置于图3中所说明的晶圆500中的各个测试电路300的栅极泄漏电流测量区域370。本例中，各个测试电路300设置于各个电子元件510的内部。显示部在与晶圆500的面内相对应的显示面中，在与各个栅极泄漏电流测量区域370的位置相对应的座标处，显示各个栅极泄漏电流测量区域370。又，显示部在与各个被测量晶体管372的位置相对应的座标处，显示与各个被测量晶体管372的栅极泄漏电流的电流值相对应的特性资讯。 
在此，特性资讯是在与各个被测量晶体管372相对应的显示面的座标处，显示具有各个栅极泄漏电流的电流值所对应的明亮度的点的特性资讯。又，特性资讯亦可是在与各个被测量晶体管372相对应的显示面的座标处，显示具有各个栅极泄漏电流的电流值所对应的色调的点的特性资讯。 
如此，借由根据各个被测量晶体管372的位置，显示被测量晶体管372的临限电压的不均一性，可观测电路上的栅极泄漏电流的不均一性的分布。又，借由显示晶圆500面内的栅极泄漏电流的不均一性，可容易地进行不良元件的抽出、不均一性主要因素的解析等。 
例如，图13中，如A所示，被测量晶体管372的栅极泄漏电流经过整个栅极泄漏电流测量区域370且为较大时，可推断设置有该栅极泄漏电流测量区域370的整个电子元件510为不良。又，如图13中的B所示，经过多个栅极泄漏电流测量区域370，并按特定形状出现栅极泄漏电流较大区域与较小区域时，可推断在晶圆500中形成元件的清洗制程等中，产生清洗 处理的不均一性。 
图14是表示在晶圆500上形成多个电子元件510的元件制造方法的一例的流程图。首先，在晶圆500上，形成多个电子元件510(S600)。又，在晶圆500上，形成多个测试电路300(S602)。在S600及S602中，利用相同制程形成电子元件510与测试电路300。又，测试电路300形成于各个电子元件510的内部。 
又，在S602中，形成图4、图10或图12中所说明的测试电路300。例如，形成图4中所说明的测试电路300时，S602包括对于各个测试电路300，形成多个被测量晶体管314、选择部(302、304)、及输出部320等的图4所示的各元件的步骤。 
并且，测量测试电路300的电气特性(S604)。在S604中，如图5、图8、图9或图11中所说明，测量设置于各个测试电路300的被测量晶体管的临限电压、电流电压特性、PN接合泄漏电流、栅极泄漏电流等的不均一性。并且，基于各测试电路300中的上述特性的不均一性，判断对应的电子元件510的良否。 
借由上述方法，不需使电子元件510的实际动作元件进行动作，即可判断电子元件510的良否。又，借由如图13中所说明，将晶圆500上的各元件的特性的不均一性对应于各元件的位置而显示，可容易地进行不良的解析。又，可将该解析结果反馈于电子元件510的设计中。 
以上使用实施形态说明了本发明，但本发明的技术范围并非限定于上述实施形态所揭示的范围。可在上述实施形态中附加多种变更或改良。而由申请专利范围显然可了解，附加上述变更或改良的形态亦可包含于本发明的技术范围内。 
自以上可明确知道，根据本发明，可精确地并在短时间内测量设置于晶圆面内的多数个被测量晶体管中的临限电压、电流电压特性、及泄漏电流的不均一性。又，可显示晶圆面内的特性的不均一性的分布，并可容易地进行缺陷部分的特别指定与原因的解析。 
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。 

Claims (18)

1.一种测试电路，其特征在于其包括：
多个被测量晶体管，电性地并联设置，所述多个被测量晶体管施加有栅极电压；
选择部，依次选择各个被测量晶体管；以及
输出部，将上述选择部依次选择的上述被测量晶体管的源极电压作为模拟的输出电压而依次输出。
2.根据权利要求1所述的测试电路，其特征在于其中，
上述测试电路更包括：
多个电流源，对应上述多个被测量晶体管而设置，并规定对应的上述被测量晶体管的源极漏极间电流；以及
多个栅极电压控制部，对应上述多个被测量晶体管而设置，并将预先决定的栅极电压施加于各个对应的上述被测量晶体管的栅极端子，
且上述输出部依次输出上述选择部依次选择的上述被测量晶体管的源极电压。
3.根据权利要求1所述的测试电路，其特征在于其中，多个被测量晶体管电性地并联设置于各列，且上述被测量晶体管构成行列矩阵，
且上述选择部包括：
行方向选择部，选择上述行方向上的上述被测量晶体管的位置；以及
列方向选择部，选择上述列方向上的上述被测量晶体管的位置。
4.根据权利要求3所述的测试电路，其特征在于其中，上述行方向选择部及上述列方向选择部分别包括一电路，该电路将施加的选择信号转换为表示上述被测量晶体管的位置的位置信号。
5.根据权利要求3所述的测试电路，其特征在于其中，上述测试电路更包括：
多个列方向选择晶体管，对应上述多个被测量晶体管而设置，并使对应的上述被测量晶体管的上述源极电压接收于上述列方向选择晶体管的漏极端子；以及
多个行方向选择晶体管，设置于每个设置有上述被测量晶体管的上述行方向的位置，并选择是否将设置于各个上述行方向位置的上述列方向选择晶体管的源极电压供给至上述输出部，
且上述列方向选择部在上述每个列方向位置，将多个上述列方向选择晶体管依次控制为接通状态，
上述行方向选择部将上述多个行方向选择晶体管依次控制为接通状态。 
6.根据权利要求2所述的测试电路，其特征在于其中，上述电流源相对于设置在大致相同的位置的多个上述被测量晶体管而共通地设置于行方向上。
7.根据权利要求3所述的测试电路，其特征在于其中，上述多个被测量晶体管以预先决定的制程规则或元件尺寸，形成于上述每个行方向上的位置。
8.根据权利要求2所述的测试电路，其特征在于其中，上述测试电路的各个上述栅极电压控制部包括开关用晶体管，上述开关用晶体管包括与上述被测量晶体管的栅极端子连接的PN接合，
且上述开关用晶体管将上述被测量晶体管为接通状态的上述栅极电压、及上述被测量晶体管为断开状态的上述栅极电压施加于上述被测量晶体管。
9.一种晶圆，其特征在于其将权利要求1至8中任一项所述的上述测试电路设于各半导体电路间的边界。
10.一种晶圆，其特征在于其包括：
对应于多个半导体电路的多个权利要求1至8中任一项所述的上述测试电路，
且各个上述测试电路设置于所对应的上述半导体电路的内部。
11.一种测量装置，为测量权利要求2所述的上述测试电路中的电气特性的测量装置，其特征在于该测量装置包括：
栅极控制部，在各个上述栅极电压控制部中，使将对应的上述被测量晶体管控制为接通状态的上述栅极电压，施加于对应的上述被测量晶体管的栅极端子；以及
特性测量部，基于各个上述被测量晶体管的上述栅极电压、及上述输出部输出的各个上述源极电压，算出各个上述被测量晶体管的临限电压。
12.根据权利要求11所述的测量装置，其特征在于其更包括使各个上述电流源生成大致相同的上述源极漏极间电流的电流控制部，
且上述特性测量部算出各个上述被测量晶体管的上述临限电压的不均一性。
13.根据权利要求11所述的测量装置，其特征在于其更包括使各个上述电流源所生成的上述源极漏极间电流依次变化的电流控制部，
且上述特性测量部对于各个上述被测量晶体管，针对每个使上述电流控制部依次变化的上述源极漏极间电流而测量上述源极电压，并算出各个上述被测量晶体管的电流电压特性。
14.一种测量装置，为测量权利要求8所述的上述测试电路中的电气特性的测量装置，其特征在于该测量装置包括： 
栅极控制部，在各个上述开关用晶体管中，将对应的上述被测量晶体管为接通状态的上述栅极电压、及上述被测量晶体管为断开状态的上述栅极电压依次施加于上述被测量晶体管中；以及
特性测量部，对于各个上述被测量晶体管，而测量接通状态时的上述源极电压、及自接通状态切换至断开状态且经过特定的时间之后的上述源极电压，并基于上述源极电压的变化，算出上述PN接合中的泄漏电流。
15.一种测量方法，为测量权利要求2所述的上述测试电路中的电气特性的测量方法，其特征在于该测量方法包括：
栅极控制步骤，在各个上述栅极电压控制部，将对应的上述被测量晶体管控制为接通状态的上述栅极电压施加于对应的上述被测量晶体管的栅极端子；以及
特性测量步骤，基于各个上述被测量晶体管的上述栅极电压、及上述输出部输出的各个上述源极电压，算出各个上述被测量晶体管的临限电压。
16.根据权利要求15所述的测量方法，其特征在于其更包括使各个上述电流源生成大致相同的上述源极漏极间电流的电流控制步骤，
且在上述特性测量步骤中，算出各个上述被测量晶体管的上述临限电压的不均一性。
17.根据权利要求15所述的测量方法，其特征在于其更包括使各个上述电流源生成的上述源极漏极间电流依次变化的电流控制步骤，
在上述特性测量步骤中，对于各个上述被测量晶体管，在利用上述电流控制步骤而依次变化的每个上述源极漏极间电流中，测量上述源极电压，并算出各个上述被测量晶体管的电流电压特性。
18.一种测量方法，为测量权利要求8所述的上述测试电路中的电气特性的测量方法，其特征在于该测量方法包括：
栅极控制步骤，将各个上述开关用晶体管中，对应的上述被测量晶体管为接通状态的上述栅极电压、及上述被测量晶体管为断开状态的上述栅极电压依次施加于上述被测量晶体管；以及
特性测量步骤，对于各个上述被测量晶体管，测量接通状态时的上述源极电压、及自接通状态切换至断开状态且经过特定的时间后的上述源极电压，并基于上述源极电压的变化，算出上述PN接合时的泄漏电流。 
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