WO2007004289A1 - テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置 - Google Patents

テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置 Download PDF

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Shigetoshi Sugawa
Akinobu Teramoto
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National University Corporation Tohoku University
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    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Definitions

  • Test circuit wafer, measuring device, device manufacturing method, and display device
  • the present invention relates to a wafer on which a plurality of electronic devices such as semiconductor circuits are formed, a measuring apparatus for measuring the electrical characteristics of the wafer, and the selection of the electronic devices according to variations in the electrical characteristics of the wafer.
  • the present invention relates to a device manufacturing method and a display device that displays variations in the electrical characteristics.
  • the present invention relates to a wafer provided with a test circuit such as TEG (Test Element Group).
  • a method for measuring device variations a method of providing a plurality of TEGs on a wafer on which a plurality of semiconductor circuits are formed and evaluating the characteristics of a plurality of single elements included in each TEG is known.
  • the single element included in the TEG is formed by the same process as the element used during actual operation of the circuit, and the characteristics of the actual operating element are determined based on the variations in the characteristics of the single element included in the TEG. Estimate variation.
  • the conventional TEG does not have dozens of single elements of the same process and the same device size included in the TEG, and the characteristics of many elements are measured. It was impossible to accurately evaluate the fluctuation of characteristics. For this reason, in conventional device design, it is necessary to perform design (worst case design) that takes into account the tolerance of variation. As a result, there is a problem that the area efficiency of the element is deteriorated and the manufacturing cost of the circuit is increased. Further, in recent semiconductor elements that are becoming finer, there is a case where a circuit cannot be designed by such worst case design.
  • the conventional TEG cannot identify the cause of failure that occurs locally in the actual operation circuit. For this reason, it is necessary to identify a defect that occurs locally by evaluating an actual operating circuit after performing the entire manufacturing process, which requires a great deal of cost and time.
  • an object of the present invention is to provide a UENO, a measuring device, a device manufacturing method, and a display device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. Further, the dependent claims define further advantageous specific examples of the present invention.
  • a wafer on which a plurality of electronic devices and a test circuit are formed the test circuits are provided electrically in parallel.
  • a wafer having a plurality of transistors to be measured, a selection unit that sequentially selects each of the transistors to be measured, and an output unit that sequentially outputs the source voltages of the transistors to be measured selected by the selection unit.
  • a test circuit is provided corresponding to a plurality of transistors under measurement, and corresponds to a plurality of current sources that define source-drain currents of the corresponding transistors under measurement, and a plurality of transistors under measurement. And a plurality of gate voltage control units that apply predetermined gate voltages to the gate terminals of the corresponding measured transistors, respectively, and the output unit is a source of the measured transistor that is sequentially selected by the selection unit. The voltage may be output sequentially.
  • the plurality of transistors under measurement are arranged in a row direction and a column direction orthogonal to each other in the plane of the wafer. Are arranged in parallel with each other, and the selection unit includes a row direction selection unit that selects the position of the transistor under measurement in the row direction and a column direction selection unit that selects the position of the transistor under measurement in the column direction. And have.
  • Each of the row direction selection unit and the column direction selection unit may include a circuit such as a decoder or a shift register that converts a given selection signal into a position signal indicating the position of the transistor under measurement.
  • a test circuit is provided corresponding to a plurality of transistors under measurement, a plurality of column direction selection transistors that receive the source voltage of the corresponding transistor under measurement at the drain terminal, and a position in the row direction where the transistors under measurement are provided.
  • a plurality of row direction selection transistors for selecting whether or not to supply the source voltage of the column direction selection transistor provided at each position in the row direction to the characteristic measurement unit.
  • the unit sequentially controls a plurality of column direction selection transistors to be turned on for each position in the column direction, and the row direction selection unit sequentially controls the plurality of row direction selection transistors to be turned on.
  • the current source may be provided in common to a plurality of transistors under measurement provided at substantially the same position in the row direction.
  • the plurality of transistors to be measured may be formed with a predetermined process rule and device size for each position in the row direction.
  • Each gate voltage control unit of the test circuit has a switch transistor having a PN junction connected to the gate terminal of the measured transistor, and the switch transistor is a gate that turns on the measured transistor.
  • the voltage and the gate voltage that turns off the transistor under measurement may be sequentially stamped on the transistor under measurement.
  • the test circuit may be provided at a boundary between the semiconductor circuits.
  • a plurality of test circuits may be provided corresponding to the plurality of semiconductor circuits, and each test circuit may be provided inside the corresponding semiconductor circuit. Further, only a plurality of test circuits may be provided in the woofer.
  • a measuring apparatus for measuring electrical characteristics in the wafer of the first aspect described above, wherein a corresponding transistor under measurement is turned on for each gate voltage control unit. Based on the gate controller that applies the gate voltage to be controlled to the gate terminal of the corresponding transistor under measurement, the gate voltage of each transistor under measurement, and the source voltage output from the output unit, respectively. And a characteristic measuring unit that calculates a threshold voltage of the measured transistor. [0018]
  • the measurement apparatus further includes a current control unit that generates substantially the same source-drain current in each current source, and the characteristic measurement unit calculates a fluctuation in threshold voltage of each measured transistor. Good.
  • the measurement apparatus further includes a current control unit that sequentially changes a source-drain current generated by each current source, and the characteristic measurement unit sequentially changes the current control unit for each transistor under measurement.
  • the source voltage may be measured for each source-drain current to be generated, and the current-voltage characteristics of each measured transistor may be calculated.
  • a measuring apparatus for measuring electrical characteristics of a wafer relating to the first aspect, wherein a transistor to be measured corresponding to each switch transistor is turned on.
  • a gate controller that sequentially applies a gate voltage and a gate voltage that turns off the transistor under measurement to the transistor under measurement, and a source voltage when the transistor is on and an on-state for each transistor under measurement.
  • a measurement device is provided that includes a characteristic measurement unit that measures a source voltage after a predetermined time has passed after switching from a state to an off state, and calculates a leakage current at the PN junction based on the change in the source voltage.
  • a wafer on which a plurality of electronic devices and a test circuit are formed the test circuit being electrically connected to a plurality of measured transistors provided in parallel.
  • a plurality of transistors under measurement provided with a plurality of gate voltage controllers for applying a predetermined gate voltage to the gate terminals of the corresponding transistors under measurement, and provided in correspondence with the plurality of transistors under measurement,
  • a plurality of voltage applying sections for applying a voltage to the source terminal and drain terminal of the corresponding transistor under measurement and controlling the voltage applied to the gate insulating film of the transistor under measurement substantially constant; and a plurality of transistors under measurement;
  • the corresponding integrated capacitance for integrating the gate leakage current output from the source terminal and drain terminal force of the corresponding transistor under measurement and the respective measured Providing a wafer having a selector for sequentially selecting a constant transistors, and an output unit for outputting the voltage of the integral capacity corresponding to the transistors under measurement selection unit sequentially select
  • the test circuit includes a stress applying unit that applies an electrical stress to the gate insulating film of each transistor to be measured, and the test circuit after the stress applying unit applies the electrical stress.
  • a switch part for electrically connecting the source and drain terminals of the transistor and the integration capacitor;
  • the voltage application unit is given a gate voltage corresponding to the voltage to be applied to the source terminal and drain terminal of the transistor under measurement, and the source terminal is connected to the source terminal and drain terminal of the transistor under measurement via the switch unit.
  • An NMOS transistor having a drain terminal connected to the integration capacitor and a gate voltage corresponding to a voltage to be applied to the source terminal and the drain terminal of the transistor under measurement are provided, and the drain terminal is connected to the integration capacitor.
  • a PMOS transistor connected to a source terminal and a drain terminal of the transistor under measurement via the switch unit, and having a source terminal connected to the integration capacitor;
  • the switch unit connects the first switch that switches whether the source terminal and the drain terminal of the transistor under measurement are connected to the stress application unit, and whether the source terminal and the drain terminal of the transistor under test are connected to the integration capacitor. And a second switch for switching between
  • a measuring apparatus for measuring characteristics of a wafer according to the fourth aspect, wherein a predetermined gate voltage is applied to a gate terminal of a transistor under measurement to a gate voltage control unit. And a control unit that causes the voltage application unit to control the electric field applied to the gate insulating film of the transistor under measurement to be substantially constant, and a change amount of the voltage output by the output unit during a predetermined period.
  • a measuring device including a characteristic measuring unit that calculates a gate leakage current of a transistor under measurement.
  • the control unit causes the gate voltage control unit to sequentially apply a gate voltage of approximately OV and a gate voltage having a positive or negative voltage value to the transistor under measurement, and the characteristic measurement unit is selected by the selection unit.
  • the gate voltage of approximately OV applied to the measured transistor the first current value of the background current is calculated based on the amount of change in the voltage output by the output section during the predetermined period.
  • the second current which is the sum of the background current and the gate leakage current, is applied based on the amount of change in the voltage output by the output section during a predetermined period in the state where the positive or negative gate voltage is applied to tl. And calculate the current value of the gate leakage current of the transistor under measurement based on the difference between the first current value and the second current value. It's okay.
  • a device manufacturing method for forming a plurality of electronic devices on a wafer, the step of forming a plurality of electronic devices on the wafer, and a plurality of tests on the wafer. Based on the step of forming the test circuit, the step of measuring the electrical characteristics of the plurality of test circuits, the position where the plurality of test circuits are provided, and the electrical characteristics of each test circuit. And determining the quality of each electronic device.
  • the step of forming the test circuit includes a step of forming a plurality of transistors to be measured electrically arranged in parallel for each of the test circuits and a selection of sequentially selecting each of the transistors to be measured.
  • the step of forming the test circuit is provided corresponding to the plurality of transistors under measurement, and each of the plurality of current sources defining the source-drain current of the corresponding transistor under measurement is used for each test.
  • a plurality of gate voltage control units that are provided corresponding to the plurality of transistors to be measured and apply a predetermined gate voltage to the gate terminals of the corresponding transistors to be measured. And further forming a step for each test circuit.
  • the step of measuring the electrical characteristics includes the step of sequentially outputting the source voltage of the transistor under measurement selected by the selection unit sequentially to the output unit for each test circuit, and the circuit for each test.
  • each gate voltage control unit applies a gate voltage for controlling the corresponding transistor under measurement to the gate terminal of the corresponding transistor under measurement. Calculating a threshold voltage of each transistor under measurement based on the gate voltage of each transistor under measurement and each source voltage output from the output unit.
  • the step of forming the test circuit includes a step of forming a plurality of transistors to be measured provided in parallel with each other for each test circuit and a plurality of transistors to be measured.
  • a predetermined gate is connected to the gate terminal of the corresponding transistor under measurement.
  • a plurality of gate voltage control units for applying a voltage to the test circuit and a plurality of transistors to be measured, and a voltage is applied to the source terminal and the drain terminal of the corresponding transistor to be measured. And applying a plurality of voltage application portions for controlling the voltage applied to the gate insulating film of the transistor under measurement to be substantially constant for each test circuit, and corresponding to the plurality of transistors under measurement.
  • a plurality of integration capacitors that integrate the gate leakage currents that are provided and that correspond to the source and drain terminal outputs of the corresponding transistors under test are connected to each test circuit!
  • the step of forming the step and the selection unit for sequentially selecting each measured transistor are formed for each test circuit, and the integration capacitance corresponding to the measured transistor to be sequentially selected by the selection unit. Forming an output section for sequentially outputting voltages for each test circuit;
  • the gate voltage control unit applies a predetermined gate voltage to the gate terminal of the transistor under measurement, and the voltage application unit applies the target voltage.
  • a display device for displaying fluctuations in threshold voltages of a plurality of transistors under measurement provided on a wafer, wherein the measurement is performed for measuring the threshold voltages of the respective transistors under measurement.
  • a storage unit for storing the device, the threshold voltage of the measured transistor measured by the measuring device, and the position of each measured transistor in the wafer surface, and a display surface corresponding to the wafer surface.
  • a display device is provided that includes a display unit that displays characteristic information corresponding to the voltage value of the threshold voltage of each transistor under measurement at coordinates corresponding to the position of each transistor under measurement.
  • the display unit may display characteristic information having brightness according to the voltage value of each threshold voltage on the coordinates of the display surface corresponding to each transistor to be measured.
  • the display unit displays characteristic information having a hue corresponding to the current value of each leakage current at the coordinates of the display surface corresponding to each transistor under measurement.
  • a measuring device a storage unit that stores the leakage current of the transistor under measurement measured by the measuring unit, and the position of each transistor under measurement in the wafer surface, and a display corresponding to the surface of the wafer
  • a display device comprising a display unit for displaying characteristic information corresponding to a current value of a leakage current of each transistor under measurement on a surface at coordinates corresponding to the position of each transistor under measurement.
  • variations in threshold voltage, current-voltage characteristics, and leakage current in a large number of transistors to be measured provided on the wafer surface can be measured with high accuracy and in a short time.
  • the distribution of the characteristic variation in the wafer surface can be displayed, and the defect location can be easily identified and the cause analyzed.
  • FIG. 1 is a diagram showing a configuration of a measuring apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the surface of a wafer 500.
  • FIG. 3 is a diagram showing an example of a circuit layout of a test circuit 300.
  • FIG. 4 is a diagram showing an example of a circuit configuration in a region 330.
  • FIG. 5 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the threshold voltage of each transistor under measurement 314.
  • FIG. 6 is a diagram showing an example of variation in threshold voltage of a transistor under measurement 314.
  • FIG. 7 is a diagram showing variations in threshold voltage displayed on the display unit of the display device 18.
  • FIG. 8 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the current-voltage characteristics of each transistor under measurement 314.
  • FIG. 9 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the PN junction leakage current of each cell 310.
  • FIG. 10 One circuit configuration of one cell 310 arranged in the gate leakage current measurement region 370 It is a figure which shows an example.
  • FIG. 11 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the gate leakage current of the transistor under measurement 372.
  • FIG. 12 is a diagram showing another example of the circuit configuration in the gate leakage current measurement region 370.
  • FIG. 13 is a diagram showing variations in gate leakage current displayed on the display unit of the display device 18.
  • FIG. 14 is a flowchart showing an example of a device manufacturing method for forming a plurality of electronic devices 510 on a wafer 500.
  • FIG. 1 is a diagram showing a configuration of a measuring apparatus 100 according to an embodiment of the present invention.
  • the measuring apparatus 100 is an apparatus for measuring electrical characteristics of a wafer 500 on which a plurality of electronic devices are formed, and includes a test head 10, an ADC 12, a control unit 14, a characteristic measuring unit 16, and a display device 18.
  • the test head 10 is electrically connected to a test circuit provided on the wafer 500, and exchanges signals with the test circuit.
  • the control unit 14 controls a test circuit for the wafer 500 via the test head 10.
  • the ADC 12 converts the signals output from the Ueno and 500 test circuits via the test head 10 into digital data.
  • the characteristic measurement unit 16 measures the electrical characteristics of the test circuit on the wafer 500 based on the digital data output from the ADC 12. For example, the characteristic measurement unit 16 measures the threshold voltage, current-voltage characteristic, leakage current, etc. of each transistor under test included in the test circuit.
  • the display device 18 displays the electrical characteristics of each transistor under test. For example, the display device 18 displays the characteristic information corresponding to the voltage value of the threshold voltage of each transistor under test on the display surface of the display device 18 at the coordinates corresponding to each transistor under test.
  • FIG. 2 is a view showing an example of the surface of the wafer 500.
  • a plurality of electronic devices 510 and a test circuit 300 are formed on the surface of the wafer 500.
  • the electronic device 510 is a device to be shipped as an actual operation device.
  • the test circuit 300 may be provided inside the electronic device 510 for each electronic device 510. In another example, only a plurality of test circuits 300 may be formed on the surface of the wafer 500. In yet another example, as shown in FIG. 2, it may be provided at the boundary of each electronic device 510.
  • FIG. 3 is a diagram illustrating an example of a circuit layout of the test circuit 300.
  • the test circuit 300 includes a region 330 where a plurality of transistors to be measured formed with the same or a plurality of process rules and device sizes are provided, and a gate leakage current measurement region 370.
  • the area 330 is divided into a plurality of parts in the horizontal direction, and the measured transistors are formed with different process rules and device sizes for each divided area. .
  • FIG. 4 is a diagram illustrating an example of a circuit configuration in the region 330.
  • the test circuit 300 includes a row direction selection unit 302, a column direction selection unit 304, a plurality of row direction selection transistors (306-1, 306-2, hereinafter collectively referred to as 306), and a plurality of current sources. (318-1, 318-2, hereinafter collectively referred to as 318), an output unit 320, and a plurality of cells (310-1 to 310-4, hereinafter collectively referred to as 310).
  • Row direction select transistor 306 and current source 318 are It is provided for every 310 groups of cells provided along the direction.
  • the plurality of cells 310 are provided in parallel along the row direction and the column direction forming a matrix of a matrix within the plane of the wafer 500.
  • a larger number of cells 310 can be provided in the power running direction and the column direction, which shows a circuit in which two cells 310 are provided in the row direction and the column direction.
  • the plurality of cells 310 are provided over the plurality of divided regions described in FIG. For example, each divided region has cells 310 of 128 columns in the row direction and 512 rows in the column direction. In this case, the process rules and device sizes of the elements included in the cell 310 are different for each divided region.
  • Each cell 310 includes a measured transistor 314, a switch transistor 312, and a column direction selection transistor 316.
  • the transistor of each cell 310 may be a MOS transistor formed by the same process as the actual operation transistor included in the electronic device 510.
  • the transistor under measurement 314 of each cell 310 is provided electrically in parallel with each other.
  • a predetermined voltage V is applied to the source terminal of each transistor under measurement 314.
  • the terminal of the transistor under test 314 that supplies the well voltage is not shown, but the terminal of the transistor under test 314 can be connected to the ground potential so that the well voltage can be controlled independently for each transistor.
  • the voltage terminal and the source terminal may be connected.
  • the transistor under measurement 314 may be either an NMOS transistor or a PMOS transistor.
  • the voltage V, voltage V, voltage ⁇ , and voltage V shown in Fig. 4 are shown in Fig. 1.
  • the switch transistor 312 of each cell 310 is provided in correspondence with the measured transistor 314 of each cell, and applies a predetermined gate voltage to the gate terminal of the corresponding measured transistor 314, respectively. Functions as a gate voltage control unit. In this example, a predetermined voltage V is applied to the source terminal of the switch transistor 312, and the gate
  • the voltage ⁇ for controlling the operation of the switch transistor 312 is applied to the first terminal, and the source terminal is connected to the gate terminal of the transistor 314 to be measured.
  • the switch transistor 312 has a voltage substantially equal to the voltage V when controlled to be turned on by the voltage ⁇ .
  • a floating voltage with a voltage of approximately V is applied to the gate terminal of the transistor under measurement 314.
  • the voltage ⁇ is applied to all the cells 310—all other examples.
  • the voltage ⁇ is A pulse signal may be sequentially applied from the column direction selection unit 304 to each cell 310 aligned in the row direction.
  • the column direction selection transistor 316 of each cell 310 is provided corresponding to the transistor under measurement of each cell.
  • the source terminal of each column direction selection transistor 316 is connected to the drain terminal of the transistor under measurement 314.
  • the drain terminal of the column direction selection transistor 316 is connected to the drain terminal of the corresponding row direction selection transistor 306. That is, the drain terminal of each row direction selection transistor 306 is connected to the drain terminals of the corresponding plurality of column direction selection transistors 316.
  • the column direction selection unit 304 includes a plurality of cells 310 provided along the column direction (in this example, cell groups (310-1, 310-2) and cell groups (310-3, 310— 4) Select) in sequence.
  • the row direction selection unit 302 includes a plurality of cells 310 provided along the row direction (in this example, the cell groups (310-1, 310-3) and the cell groups (310-2, 310— 4) Select) in sequence. With such a configuration, the column direction selection unit 304 and the row direction selection unit 302 sequentially select the cells 310.
  • the column direction selection unit 304 sequentially turns on the column direction selection transistors 316 provided in the cell groups in each column direction for each position in the column direction according to the selection signal supplied from the control unit 14. Control to the state.
  • the row direction selection unit 302 sequentially turns on the row direction selection transistors 306 provided corresponding to the cell groups in each row direction for each position in the row direction according to the selection signal provided from the control unit 14. Control.
  • the control unit 14 supplies a selection signal for sequentially selecting each cell 310 to the column direction selection unit 304 and the row direction selection unit 302.
  • the row direction selection unit 302 and the column direction selection unit 304 may be circuits such as a decoder and a shift register that convert a given selection signal into a position signal indicating the position of the cell 310 to be selected.
  • the position signal is a signal for controlling the row direction selection transistor 306 and the column direction selection transistor 316 corresponding to the cell 310 to be selected according to the selection signal to be in an ON state.
  • the transistor under measurement 314 provided in each cell 310 is sequentially selected.
  • the source voltage of the transistor under measurement 314 that is sequentially selected is sequentially applied to the output unit 320.
  • the output unit 320 sequentially outputs the supplied source voltage to the test head 10.
  • the output unit 320 is, for example, a voltage follower buffer.
  • the measuring device 100 measures the electrical characteristics such as the threshold voltage, current voltage characteristics, low frequency noise, and PN junction leakage current of the transistor under measurement 314 based on the source voltage of each transistor under measurement 314. .
  • Each current source 318 is a MOS transistor that receives a predetermined voltage V at its gate terminal.
  • each current source 318 is connected to the drain terminals of a corresponding plurality of column direction selection transistors 316. That is, each current source 318 is provided in common to a plurality of transistors under measurement 314 provided at substantially the same position in the row direction, and defines a source-drain current flowing through the corresponding transistor under measurement 314.
  • each test circuit 300 a plurality of transistors under measurement 314 are electrically sequentially selected, and source voltages of the selected transistors under measurement 314 are sequentially output. Therefore, the source voltage of each transistor under measurement 314 can be measured at high speed in a short time. Therefore, even when a large number of transistors to be measured 314 are provided on the wafer 500, all the transistors to be measured 314 can be measured in a short time. In this example, about 10,000 to 10 million transistors to be measured 314 may be provided in the plane of the wafer 500. By measuring many transistors to be measured 314, variation in characteristics of the transistors to be measured 314 can be calculated with high accuracy.
  • FIG. 5 is a flowchart showing an example of the operation of the measurement apparatus 100 when measuring the threshold voltage of each transistor under measurement 314.
  • the control unit 14 supplies the test circuit 300 with the voltages V, V, ⁇ , and V described in FIG. 4 (S)
  • control unit 14 supplies a constant voltage V to each current source 318, and each current source 318 is supplied.
  • control unit 14 supplies a gate voltage V for controlling the transistor under measurement 314 to be turned on,
  • a voltage ⁇ is supplied to control the switch transistor 312 to turn on.
  • the control unit 14 functions as a gate control unit that applies a gate voltage for controlling the transistor under measurement 314 to the ON state to the gate terminal of each transistor under measurement 314.
  • control unit 14 supplies a selection signal for selecting the transistor under measurement 314 whose threshold voltage is to be measured to the row direction selection unit 302 and the column direction selection unit 304 (S442). Then, the ADC 12 measures the output voltage of the output unit 320 (S444). The ADC 12 may notify the control unit 14 that the output voltage has been measured. The control unit 14 may select the next transistor to be measured 314 when receiving the notification.
  • the characteristic measuring unit 16 includes a gate voltage V applied to the transistor under measurement 314,
  • the threshold voltage of each measured transistor 314 is calculated (S446).
  • the threshold voltage of the measured transistor 314 is, for example, the difference between the gate voltage V and the output voltage, that is, the gate-source voltage of the measured transistor 314.
  • control unit 14 determines whether or not the threshold voltage has been measured for all the transistors to be measured 314 (S448). If there is a transistor to be measured 314 that has not yet been measured, The transistor under measurement 314 is selected, and the processing of S444 and S446 is repeated.
  • the characteristic measuring unit 16 calculates the variation in the threshold voltage (S450). Then, the display device 18 displays the variation in the threshold voltage calculated by the characteristic measurement unit 16 (S452).
  • the threshold voltage variation of the transistor under measurement 314 can be measured for each process rule. Further, by performing measurements on a plurality of test circuits 300 provided on the wafer 500, the distribution of threshold voltage variation on the surface of the wafer 500 can be measured.
  • FIG. 6 is a diagram illustrating an example of variation in threshold voltage of the transistor under measurement 314.
  • the horizontal axis indicates the threshold voltage
  • the vertical axis indicates the frequency at which each threshold voltage appears.
  • the threshold voltage distribution is shown for each device size of the transistor 314 to be measured. The measured transistor 314 with different device sizes has different gate lengths, etc. The threshold voltage changes. For this reason, the threshold voltage distribution for each device size has a different peak value.
  • the measuring apparatus 100 it is possible to accurately measure variations in the threshold voltage of the transistor under measurement 314 formed with each device size.
  • the design margin can be reduced. Therefore, the area efficiency of the actual operation circuit can be improved and the design cost can be reduced.
  • test circuit 300 when the test circuit 300 is provided inside each electronic device 510 that is an actual operation circuit, by measuring the variation in the characteristics of the transistor 314 to be measured included in the test circuit 300, the electronic device It is possible to estimate variations in characteristics of the actual operation transistors included in 510. Therefore, the quality of the electronic device 510 can be determined efficiently based on the variation in characteristics of the transistor under measurement 314.
  • FIG. 7 is a diagram showing variations in threshold voltage displayed on the display unit of the display device 18.
  • the display device 18 includes a storage unit that stores the threshold voltage of each measured transistor 314 measured by the measuring device 100 in association with the position of each measured transistor 314 in the plane of the wafer 500, and a threshold value. And a display portion for displaying voltage variation.
  • the storage unit may receive a threshold voltage from the characteristic measurement unit 16 and may receive position information of the transistor under measurement 314 corresponding to the threshold voltage from the control unit 14.
  • the control unit 14 may supply a selection signal to be supplied to the test circuit 300 to the storage unit as position information of the transistor 314 to be measured.
  • the display unit displays the region 330 described in FIG.
  • the display unit has a characteristic corresponding to the voltage value of the threshold voltage of each measured transistor 314 at the coordinates corresponding to the position of each measured transistor 314 on the display surface corresponding to the in-plane of the wafer 500. Display information.
  • the characteristic information may display dots having brightness according to the voltage value of each threshold voltage on the coordinates of the display surface corresponding to each transistor under measurement 314. Further, the characteristic information may display dots having hues corresponding to the voltage values of the respective threshold voltages at the coordinates of the display surface corresponding to the respective transistors under measurement 314. As described above, by displaying the variation in the threshold voltage of the transistor under measurement 314 in accordance with the position of each transistor under measurement 314, the distribution of the variation in the threshold voltage on the circuit can be visualized. it can. As a result, row defects and point defects can be easily found.
  • FIG. 8 is a flowchart showing an example of the operation of the measurement apparatus 100 when measuring the current-voltage characteristics of the respective transistors under measurement 314.
  • the control unit 14 supplies the test circuit 300 with the voltages V, V, ⁇ , and V described in FIG.
  • control unit 14 supplies a constant voltage V to each current source 318, and each power source 318 is supplied.
  • the current source 318 generates the same constant current. Further, the control unit 14 supplies a gate voltage V for controlling the transistor under measurement 314 to be in an ON state, and each of the switch transistors 31
  • control unit 14 supplies a selection signal for selecting the transistor under measurement 314 whose current-voltage characteristics are to be measured to the row direction selection unit 302 and the column direction selection unit 304 (S402). Then, the control unit 14 changes V with a predetermined resolution within a predetermined range (S4
  • the ADC 12 outputs the output voltage of the output unit 320 for each V.
  • the measuring apparatus 100 sequentially changes the source-drain current generated by the current source 318, and measures the source voltage of the transistor under measurement 314 for each source-drain current. Thereby, the current-voltage characteristic of the transistor under measurement 314 can be measured.
  • the characteristic measurement unit 16 calculates the variation in the current-voltage characteristics (S412). For example, the characteristic measuring unit 16 calculates the mutual conductance gm of each current-voltage characteristic and calculates the variation of the mutual conductance gm. In addition, the slope swing and the silicon gate insulating film interface state density are calculated from the current-voltage characteristics in the subthreshold region, and the variation is calculated. And display The device 18 displays the variation in characteristics calculated by the characteristic measurement unit 16 (S414). The operation of the display device 18 is the same as that described with reference to FIG. In FIG. 7, the force displaying the characteristic information according to the voltage value of the threshold voltage The display device 18 in this example displays the characteristic information according to the mutual conductance gm of the current-voltage characteristic. Such an operation makes it possible to easily grasp variations in current-voltage characteristics.
  • FIG. 9 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the PN junction leakage current of each cell 310.
  • Each switch transistor 312 has a PN junction connected to the gate terminal of the corresponding transistor under measurement 314. In this example, the leakage current at the PN junction is measured.
  • control unit 14 supplies the test circuit 300 with the voltages V and V described in FIG.
  • control unit 14 supplies a constant voltage V to each current source 318 of j REF REF and causes each current source 318 to generate the same constant current.
  • control unit 14 supplies a gate voltage V that controls the transistor under measurement 314 to be in an ON state,
  • a voltage ⁇ for controlling the switching transistor 312 to be turned on is supplied. Further, by sequentially supplying pulse signals from the column direction selection unit 304 to the cells 310 arranged in the row direction, it is possible to make the leak current measurement times of all the cells the same.
  • control unit 14 supplies a selection signal for selecting the transistor under measurement 314 whose PN leakage current is to be measured to the row direction selection unit 302 and the column direction selection unit 304 (S462). Then, the control unit 14 controls the switch transistor 312 corresponding to the selected transistor under measurement 314 to be turned off (S464). In other words, the control unit 14 sends to each transistor for measurement 312 the gate voltage for turning on the corresponding transistor under measurement 314 and the gate voltage for turning off the transistor under measurement 314 to each transistor for measurement 312. Apply sequentially.
  • the characteristic measuring unit 16 calculates, for the transistor under measurement 314, a source voltage in an on state and a source voltage after a predetermined time has elapsed since the on state force is switched to an off state. Measure (S466). In this example, the characteristic measurement unit 16 measures the change in the output voltage of the output unit 320 during the predetermined time.
  • the characteristic measurement unit 16 determines the leakage current in the PN junction based on the change in the source voltage.
  • the flow is calculated (S468).
  • the switch transistor 312 When the switch transistor 312 is on, a charge corresponding to the gate voltage is accumulated in the gate capacitance of the transistor under measurement 314. Then, when the switch transistor 312 is switched to the off state, the charge of the gate capacitance is discharged by the leakage current in the PN junction. For this reason, the magnitude of the PN junction leakage current is determined by the amount of change in the source voltage of the transistor under measurement 314 at a predetermined time.
  • the characteristic measurement unit 16 calculates the variation in the PN junction leakage current (S472). Then, the display device 18 displays the variation in characteristics calculated by the characteristic measuring unit 16 (S474).
  • the operation of the display device 18 is the same as that described with reference to FIG. In FIG. 7, the characteristic information corresponding to the voltage value of the threshold voltage is displayed, but the display device 18 in this example displays the characteristic information corresponding to the current value of the PN junction leakage current. Such an operation makes it possible to easily grasp variations in PN junction leakage current.
  • FIG. 10 is a diagram showing an example of a circuit configuration of one cell 310 arranged in the gate leakage current measurement region 370.
  • an electrical stress is applied to the transistor 372 to be measured, and a constant electric field is applied to the gate insulating film of the transistor 372 to be measured!] Due to the gate leakage current of the transistor 372 to be measured.
  • Charge and discharge integral capacity 388 the measuring apparatus 100 calculates the gate leakage current of each transistor under measurement 372 based on the change in the voltage value of the integration capacitor 388 at a predetermined time.
  • the circuit configuration of the gate leakage current measurement region 370 is different from the circuit configuration of the region 330 in the configuration of each cell 310.
  • FIG. 10 shows the configuration of each cell 310 in the gate leakage current measurement region 370, including a row direction selection unit 302, a column direction selection unit 304, a plurality of row direction selection transistors (306-1, 306-2, and so on).
  • the general name), the plurality of current sources (318-1, 318-2, hereinafter collectively referred to as 318), and the output unit 320 are the same as those in FIG.
  • Each cell 310 includes a stress application unit 394, a transistor to be measured 372, a gate voltage control unit 371, a first switch 374, a second switch 376, a voltage application unit 382, an integration capacitor 388, and a column direction selection.
  • a transistor 392, reset transistors 378 and 380, and an output transistor 390 are included.
  • the stress application unit 394 applies an electrical stress to the gate insulating film of the transistor under measurement 372 via the first switch 374. For example, when the transistor under measurement 372 is viewed as a memory cell of the FLASH memory, the stress applying unit 394 applies a voltage for performing data writing and data erasure on the transistor under measurement 372.
  • the first switch 374 connects the source terminal and the drain terminal of the transistor 372 to be measured to the stress applying unit 394, and the second switch 376 is off. It becomes a state. By such control, it is possible to apply a desired voltage to each terminal of the transistor under measurement 372 and apply stress.
  • the stress applying unit 394 applies the following four types of stress to the transistor under measurement 314 independently or sequentially.
  • the above (1) to (4) are methods for applying stress to the transistor under measurement 372 by writing data into the transistor under measurement 372 or erasing data in the transistor under measurement 372.
  • the stress application unit 394 applies a voltage to be applied to each terminal of the transistor under measurement 372 to write data to the transistor under measurement 372 or erase data of the transistor under measurement 372. Apply a voltage higher than the voltage to be applied during actual operation, or apply a voltage to each terminal of transistor 372 to be measured.
  • each cell 310 is supplied with a reset signal ⁇ , control voltages V 1, V 2, V 3 from the control unit 14.
  • the gate voltage controller 371 is connected to the controller 14
  • the second switch 376 switches whether to connect the source terminal and the drain terminal of the transistor under measurement to the integration capacitor via the voltage application unit 382.
  • the voltage application unit 382 applies a constant voltage to the source terminal and drain terminal of the transistor under measurement 372 via the second switch 376.
  • the voltage generated by the voltage application unit 382 is applied to the source terminal and the drain terminal of the transistor under measurement 372. That is, the voltage applying unit 382 controls the electric field applied to the gate insulating film of the transistor under measurement 372 to be substantially constant by applying a constant voltage to the source terminal and the drain terminal of the transistor under measurement 372.
  • the voltage marking unit 382 includes an NMOS transistor 384 and a PMOS transistor 386.
  • the NMOS transistor 384 is given a gate voltage V corresponding to the voltage to be applied to the source terminal and drain terminal of the transistor 372 to be measured, and the source terminal is connected to the second switch.
  • the drain terminal is connected to the integration capacitor 388 via the H 376 to the source terminal and drain terminal of the transistor 372 to be measured.
  • the PMOS transistor 386 is provided in parallel with the NMOS transistor 384, is supplied with a gate voltage V corresponding to the voltage to be applied to the source terminal and the drain terminal of the transistor under measurement 372, and the drain terminal is the second terminal.
  • the switch 376 is connected to the source terminal and drain terminal of the transistor 372 to be measured, and the source terminal is connected to the integration capacitor 388.
  • the NMOS transistor 384 and the PMOS transistor 386 maintain the voltage applied between the gate 'source or the gate' drain of the transistor 372 to be measured even if the gate leak current is integrated into the integration capacitor 388 and the potential changes. Work to keep.
  • a constant electric field can be applied to the gate insulating film of the measured transistor 372 regardless of whether the measured transistor 372 is P-type or N-type, and the measured transistor 372
  • the integration capacitor 388 can be charged and discharged by the gate leakage current.
  • the integration capacitor 388 is charged / discharged by the gate leakage current output from the source terminal and drain terminal of the transistor under measurement 372. That is, the integration capacitor 388 integrates the gate leakage current and converts it into a voltage value.
  • the reset transistors 378 and 380 are gates. When the reset signal ⁇ is received at the terminal, the voltage value at the integration capacitor 388 is
  • the output transistor 390 receives the voltage at the integration capacitor 388 at the gate terminal, and outputs a source voltage corresponding to the voltage.
  • the column direction selection transistor 392 outputs the source voltage of the output transistor 390 to the row direction selection transistor 306 in response to a signal from the column direction selection unit (VSR) 304.
  • VSR column direction selection unit
  • FIG. 11 is a flowchart showing an example of the operation of the measuring apparatus 100 when measuring the gate leakage current of the transistor under measurement 372. Before measuring the gate leakage current of each measured transistor 372, first, the control unit 14 applies electrical stress to the measured transistor 372 of each cell 310.
  • control unit 14 controls the first switch 374 to the on state and controls the second switch 376 to the off state. Then, the control unit 14 controls the stress applying unit 394 of each cell 310 to apply stress to the transistor under measurement 372. Further, the control unit 14 may apply the stresses (1) to (4) described in FIG. 10 to the transistor under measurement 372 independently or sequentially. In addition, the control unit 14 applies stress to the measured transistor 372 of each cell 310 almost simultaneously.
  • control unit 14 After performing the above operation, the control unit 14 sequentially selects each measured transistor 372 and measures the gate leakage current of the selected measured transistor 372.
  • the selection operation of the measured transistor 372 Since this is the same as the selection operation described in FIG. 5 and FIG. 8, its description is omitted. In this example, an operation for measuring the gate leakage current of one transistor under measurement 372 will be described.
  • control unit 14 controls the first switch 374 to be in an off state and controls the second switch 376 to be in an on state. Then, the control unit 14 applies a gate voltage of approximately 0 V to the gate terminal of the transistor under measurement 372 (S416). At this time, no gate leakage current is generated in the transistor 372 to be measured.
  • control unit 14 sets the voltage of the integration capacitor 388 to a predetermined initial voltage value. At this time, the control unit 14 controls the reset transistor 380 to set the initial voltage V in the integration capacitor 388. This setting controls the reset transistors 378 and 380 to be on. Reset signal ⁇
  • the characteristic measurement unit 16 sets the voltage of the integration capacitor 388 to the initial voltage value, and then reads the change in the voltage value of the integration capacitor 388 for a predetermined time (S418). At this time, the control unit 14 causes the row direction selection unit 302 and the column direction selection unit 304 to select the cell 310. Further, the characteristic measuring unit 16 receives the voltage output from the output unit 320 as the voltage of the integration capacitor 388.
  • the characteristic measurement unit 16 calculates the current value (first current value) of the background current of the cell 310 based on the amount of change in the voltage output by the output unit 320 during the predetermined period. (S420). At this time, since no gate leakage current is generated in the transistor under measurement 372, the integration capacitor 388 is charged and discharged by the knock ground current. Therefore, the background current can be determined based on the voltage change of the integration capacitor 388 during a predetermined period.
  • control unit 14 applies a positive or negative gate voltage to the gate terminal of the transistor under measurement 372 (S422). At this time, the voltages V and V are controlled, and the measured transistor 372
  • the voltage applied between the gate 'source or gate' drain is kept substantially constant. At this time, a gate leakage current corresponding to the gate voltage is generated in the transistor under measurement 372.
  • control unit 14 sets the voltage of the integration capacitor 388 to a predetermined initial voltage value.
  • characteristic measurement unit 16 sets the voltage of the integration capacitor 388 to the initial voltage value, and then reads the change in the voltage value of the integration capacitor 388 during the predetermined period described above (S424).
  • the characteristic measurement unit 16 calculates a second current value indicating the sum of the knock ground current and the gate leakage current based on the amount of change in the voltage value of the integration capacitor 388 in the predetermined period. Calculate (S426). At this time, the integration capacitor 388 is charged / discharged by the sum of the background current and the gate leakage current. Therefore, the sum of the knock ground current and the gate leakage current can be measured based on the voltage change of the integration capacitor 388 in a predetermined period.
  • the characteristic measuring unit 16 calculates the current value of the gate leakage current by subtracting the first current value from the calculated second current value (S428). This control eliminates the effect of the knock-down current and accurately determines the gate leakage current of the transistor under measurement 372. It can be measured well. Also, since the gate-leakage current is integrated and measured, a minute gate leakage current can be measured.
  • FIG. 12 is a diagram showing another example of the circuit configuration in the gate leakage current measurement region 370. As shown in FIG. FIG. 12 also shows the configuration of each cell 310 in the gate leakage current measurement region 370, as in FIG. Each cell 310 has a voltage V, V, V, signal ⁇ from the control unit 14.
  • VSR column direction selector
  • a position signal is given.
  • Each cell 310 includes a measured transistor 372, a stress applying unit 394, and a column direction selection transistor 396.
  • the stress applying unit 394 is supplied with voltages V and V, and the signal ⁇
  • the stress application unit 394 is the source of the transistor 372 to be measured.
  • the transistor under test is connected to the source terminal and the drain terminal and depending on the given signal
  • a voltage is applied to the source terminal and the drain terminal of 372.
  • the stress applying unit 394 includes the source side stress applying unit 394-1 connected to the source terminal of the measured transistor 372 and the drain side stress applying connected to the drain terminal side of the measured transistor 372. Part 394-2.
  • the source side stress applying unit 394-1 includes the bus line to which the voltage V is applied, the ground potential,
  • the drain side stress applying unit 394-2 is connected to the bus line to which the voltage V is applied and the ground potential.
  • the control unit 14 marks the signal ⁇ , the signal ⁇ , the signal ⁇ , and the signal ⁇ on the stress causal unit 394.
  • the stress applying unit 394 applies the stresses (1;) to (4) described in FIG. 10 to the transistor under measurement 372 according to the given signal. For example, (4) When applying the stress Source Era s e to the transistor under measurement 372, the control unit 14 supplies the H-level to indicate to signal [Phi, stress applying section 394.
  • control unit 14 may supply a signal ⁇ indicating the H level.
  • control unit 14 (3) Hot Electron inj
  • control unit 14 may apply a signal ⁇ that becomes H level.
  • control unit 14 forces the signal ⁇ , the signal ⁇ , and the signal according to the stress to be applied.
  • a voltage corresponding to the stress to be applied can be applied to each terminal.
  • the measuring apparatus 100 measures the gate leakage current of the transistor under measurement 372 after sequentially applying the stresses described above to the stress applying unit 394. At this time, a predetermined gate voltage V is applied to the gate terminal of the transistor 372 to be measured.
  • the column direction selection unit 304
  • the column direction selection transistor 396 is connected to the source terminal of the transistor under measurement 372, and switches between whether to pass the source current and whether it is connected to the drain terminal and power to pass the drain current. A transistor. With this configuration, the gate leakage current can be passed regardless of whether the transistor 372 to be measured is a P-type or an N-type.
  • gate leak current is applied to output section 320.
  • the output unit 320 has a function of outputting a current value.
  • the characteristic measuring unit 16 detects the gate leakage current characteristic of the measured transistor 372 based on the current value output by the output unit 320. Even with such a configuration, it is possible to measure the gate leakage current of each transistor under measurement 372 and calculate the variation in the gate leakage current.
  • FIG. 13 is a diagram showing variations in gate leakage current displayed on the display unit of the display device 18. is there.
  • the display device 18 includes a storage unit for storing the gate leakage current of each transistor under measurement 372 measured by the measuring device 100 and the position of each transistor under measurement 372 in the plane of the wafer 500 in association with each other, a gate leak And a display unit for displaying current variation.
  • the storage unit may receive the gate leakage current from the characteristic measurement unit 16 and may receive the position information of the transistor under measurement 372 corresponding to the gate leakage current from the control unit 14.
  • the control unit 14 gives a selection signal to be supplied to the test circuit 300 to the storage unit as position information of the transistor under measurement 372.
  • the display unit displays the gate leakage current measurement region 370 of each test circuit 300 provided on the wafer 500 described in FIG.
  • each test circuit 300 is provided inside each electronic device 510.
  • the display unit displays each gate leak current measurement region 370 at a coordinate corresponding to the position of each gate leak current measurement region 370 on the display surface corresponding to the in-plane of wafer 500. Further, the display unit displays characteristic information corresponding to the current value of the gate leakage current of each transistor under measurement 372 at coordinates corresponding to the position of each transistor under measurement 372.
  • the characteristic information may display dots having brightness according to the current value of each gate leakage current on the coordinates of the display surface corresponding to each transistor under measurement 372. Further, the characteristic information may display dots having hues corresponding to the current values of the respective gate leakage currents at the coordinates of the display surface corresponding to the respective transistors under measurement 372.
  • the electronic device provided with the gate leakage current measurement region 370 is provided. Estimate that the whole 510 is bad be able to.
  • B in FIG. 13 when a region having a large gate leakage current and a region having a small gate leakage current appear along a predetermined shape over a plurality of gate leakage current measurement regions 370, an element is formed on the wafer 500. It can be estimated that non-uniformity of the cleaning process occurs in the cleaning process.
  • FIG. 14 is a flowchart showing an example of a device manufacturing method for forming a plurality of electronic devices 510 on the wafer 500.
  • a plurality of electronic devices 510 are formed on Ueno 500 (S600).
  • a plurality of test circuits 300 are formed on the wafer 500 (S602).
  • the electronic device 510 and the test circuit 300 are formed by the same process.
  • the test circuit 300 is formed inside each electronic device 510.
  • the test circuit 300 described in FIG. 4, 10, or 12 is formed.
  • the S602 performs a plurality of transistors to be measured 314, a selection unit (302, 304), and an output unit 320 for each test circuit 300.
  • the electrical characteristics of the test circuit 300 are measured (S604).
  • S604 as described in FIG. 5, 8, 9, or 11, there are variations in the threshold voltage, current-voltage characteristics, PN junction leakage current, gate leakage current, etc. of the transistor under test provided in each test circuit 300. Measure. Then, the pass / fail of the corresponding electronic device 510 is determined based on the above-described variation in characteristics in each test circuit 300.

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Abstract

　電気的に並列に設けられた複数の被測定トランジスタと、それぞれの被測定トランジスタを順次選択する選択部と、選択部が順次選択した被測定トランジスタのソース電圧を順次出力する出力部とを有するテスト用回路を提供する。

Description

明 細 書
テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置 技術分野
[0001] 本発明は、半導体回路等の複数の電子デバイスが形成されるウェハ、当該ウエノ、 の電気的特性を測定する測定装置、当該ウェハの電気的特性のバラツキに応じて、 電子デバイスを選別するデバイス製造方法、及び当該電気的特性のバラツキを表示 する表示装置に関する。特に、本発明は、 TEG (Test Element Group)等のテスト用 回路を設けたウェハに関する。
背景技術
[0002] 近年、半導体素子の物理寸法の微細化が著しい。また、素子の微細化に伴い、素 子の特性に影響を与える欠陥寸法も減少して ヽる。これらの半導体素子及び欠陥の 微細化により、素子の特性のバラツキが増大しており、回路製造時の課題となってい る。例えば、 MOSトランジスタの閾値電圧、電流電圧特性等のバラツキの大きさが、 回路全体の信頼性、及び回路製造時の歩留まりに大きく寄与して 、る。
[0003] また、上述した統計的なバラツキに加え、 1万〜 100万個に数個程度の割合で発生 する、ビット不良、スポット不良等の局所的な不良も、回路の信頼性、歩留まりを支配 する要因であり、回路製造時の課題となっている。
[0004] デバイスの信頼性、製造時の歩留まりを向上させる方法として、素子の特性のバラ ツキに応じた回路の設計を行うことが考えられる。つまり、当該バラツキを許容する設 計を行うことにより、デバイスの信頼性、歩留まりを向上させることができる。
[0005] 従来、素子のバラツキを測定する方法として、複数の半導体回路を形成するウェハ に複数の TEGを設け、各 TEGに含まれる複数の単体素子の特性を評価する方法が 知られている。即ち、 TEGに含まれる単体素子を、回路の実動作時に使用される素 子と同様のプロセスにより形成し、 TEGに含まれる単体素子の特性のバラツキに基 づ 、て、実動作素子の特性のバラツキを推定して 、る。
[0006] 関連する特許文献等は、現在認識して!/ヽな!ヽため、その記載を省略する。
発明の開示 発明が解決しょうとする課題
[0007] し力し、従来の TEGは、 TEGに含まれる同一プロセス、同一デバイスサイズの単体 素子が、ウェハ内に数十個程度し力設けられておらず、多数の素子の特性を測定す ることができず、特性のノ ラツキを精度よく評価することができな力つた。このため、従 来のデバイスの設計においては、バラツキの許容度を過剰に考慮した設計 (ワースト ケース設計)を行う必要がある。その結果、素子の面積効率が悪ィ匕し、回路の製造コ ストが増大するという問題が生じている。また、微細化が進む近年の半導体素子にお いては、このようなワーストケース設計では、回路を設計することができない場合があ る。
[0008] また、従来の TEGは、実動作回路において局所的に発生する不良原因を特定で きない。このため、局所的に発生する不良の特定は、全製造工程を行った後の実動 作回路を評価して特定する必要があり、多大なコスト、時間を必要としていた。
[0009] このため本発明は、上述した課題を解決することのできるウエノ、、測定装置、デバイ ス製造方法、及び表示装置を提供することを目的とする。この目的は、請求の範囲に おける独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の 更なる有利な具体例を規定する。
課題を解決するための手段
[0010] 上記課題を解決するために本発明の第 1の形態においては、複数の電子デバイス 及びテスト用回路が形成されるウェハであって、テスト用回路は、電気的に並列に設 けられた複数の被測定トランジスタと、それぞれの被測定トランジスタを順次選択する 選択部と、選択部が順次選択した被測定トランジスタのソース電圧を順次出力する出 力部とを有するウェハを提供する。
[0011] テスト用回路は、複数の被測定トランジスタと対応して設けられ、対応する被測定ト ランジスタのソースドレイン間電流を規定する複数の電流源と、複数の被測定トランジ スタと対応して設けられ、予め定められたゲート電圧を、それぞれ対応する被測定トラ ンジスタのゲート端子に印加する複数のゲート電圧制御部とを更に備え、出力部は、 選択部が順次選択した被測定トランジスタのソース電圧を順次出力してよい。
[0012] 複数の被測定トランジスタは、ウェハの面内において直交する行方向及び列方向 に沿って、それぞれが電気的に並列に設けられ、選択部は、行方向における被測定 トランジスタの位置を選択する行方向選択部と、列方向における被測定トランジスタ の位置を選択する列方向選択部とを有してょ 、。
[0013] 行方向選択部及び列方向選択部は、与えられる選択信号を、被測定トランジスタの 位置を示す位置信号に変換するデコーダ又はシフトレジスタ等の回路をそれぞれ有 してよい。テスト用回路は、複数の被測定トランジスタと対応して設けられ、対応する 被測定トランジスタのソース電圧を、ドレイン端子に受け取る複数の列方向選択トラン ジスタと、被測定トランジスタが設けられる行方向の位置毎に設けられ、それぞれの 行方向の位置に設けられた列方向選択トランジスタのソース電圧を特性測定部に供 給する力否かを選択する複数の行方向選択トランジスタとを更に備え、列方向選択 部は、列方向の位置毎に、複数の列方向選択トランジスタを順次オン状態に制御し、 行方向選択部は、複数の行方向選択トランジスタを順次オン状態に制御してょ 、。
[0014] 電流源は、行方向において略同一の位置に設けられる複数の被測定トランジスタ に対して共通に設けられてよい。複数の被測定トランジスタは、行方向における位置 毎に予め定められたプロセスルール、デバイスサイズで形成されてよ 、。
[0015] テスト用回路のそれぞれのゲート電圧制御部は、被測定トランジスタのゲート端子と 接続される PN接合を有するスィッチ用トランジスタを有し、スィッチ用トランジスタは、 被測定トランジスタをオン状態とするゲート電圧と、被測定トランジスタをオフ状態とす るゲート電圧とを、被測定トランジスタに順次印カロしてよい。
[0016] テスト用回路は、半導体回路間の境界に設けられてよい。複数の半導体回路と対 応してテスト用回路を複数備え、それぞれのテスト用回路は、対応する半導体回路の 内部に設けられてよい。また、複数のテスト用回路のみをゥヱハ内に設けてもよい。
[0017] 本発明の第 2の形態においては、上述した第 1の形態のウェハにおける電気的特 性を測定する測定装置であって、それぞれのゲート電圧制御部に、対応する被測定 トランジスタをオン状態に制御するゲート電圧を、対応する被測定トランジスタのゲー ト端子に印加させるゲート制御部と、それぞれの被測定トランジスタのゲート電圧、及 び出力部が出力するそれぞれのソース電圧に基づいて、それぞれの被測定トランジ スタの閾値電圧を算出する特性測定部とを備える測定装置を提供する。 [0018] 測定装置は、それぞれの電流源に、略同一のソースドレイン間電流を生成させる電 流制御部を更に備え、特性測定部は、それぞれの被測定トランジスタの閾値電圧の ノラツキを算出してよい。
[0019] 測定装置は、それぞれの電流源が生成するソースドレイン間電流を順次変化させ る電流制御部を更に備え、特性測定部は、それぞれの被測定トランジスタに対して、 電流制御部が順次変化させるソースドレイン間電流毎にソース電圧を測定し、それぞ れの被測定トランジスタの電流電圧特性を算出してよい。
[0020] 本発明の第 3の形態においては、第 1の形態に関するウェハにおける電気的特性 を測定する測定装置であって、それぞれのスィッチ用トランジスタに、対応する被測 定トランジスタをオン状態とするゲート電圧と、被測定トランジスタをオフ状態とするゲ ート電圧とを、被測定トランジスタに順次印加させるゲート制御部と、それぞれの被測 定トランジスタに対して、オン状態時のソース電圧と、オン状態からオフ状態に切り替 わって力も所定の時間経過した後のソース電圧とを測定し、ソース電圧の変化に基 づいて、 PN接合におけるリーク電流を算出する特性測定部とを備える測定装置を提 供する。
[0021] 本発明の第 4の形態においては、複数の電子デバイス及びテスト用回路が形成さ れるウェハであって、テスト用回路は、電気的に並列に設けられた複数の被測定トラ ンジスタと、複数の被測定トランジスタと対応して設けられ、対応する被測定トランジス タのゲート端子に所定のゲート電圧を印加する複数のゲート電圧制御部と、複数の 被測定トランジスタと対応して設けられ、対応する被測定トランジスタのソース端子及 びドレイン端子に電圧を印加し、被測定トランジスタのゲート絶縁膜に印加される電 圧を略一定に制御する複数の電圧印加部と、複数の被測定トランジスタと対応して 設けられ、対応する被測定トランジスタのソース端子及びドレイン端子力 出力される ゲートリーク電流を積分する積分容量と、それぞれの被測定トランジスタを順次選択 する選択部と、選択部が順次選択する被測定トランジスタに対応する積分容量の電 圧を順次出力する出力部とを有するウェハを提供する。
[0022] テスト用回路は、それぞれの被測定トランジスタのゲート絶縁膜に電気的ストレスを 印加するストレス印加部と、ストレス印加部が電気的ストレスを印加した後に、被測定 トランジスタのソース端子及びドレイン端子と、積分容量とを電気的に接続するスイツ チ部と
を更に有してよい。
[0023] 電圧印加部は、被測定トランジスタのソース端子及びドレイン端子に印加するべき 電圧に応じたゲート電圧が与えられ、ソース端子がスィッチ部を介して被測定トランジ スタのソース端子及びドレイン端子に接続され、ドレイン端子が積分容量に接続され る NMOSトランジスタと、 NMOSトランジスタと並列に設けられ、被測定トランジスタ のソース端子及びドレイン端子に印加するべき電圧に応じたゲート電圧が与えられ、 ドレイン端子がスィッチ部を介して被測定トランジスタのソース端子及びドレイン端子 に接続され、ソース端子が積分容量に接続される PMOSトランジスタとを有してょ 、。
[0024] スィッチ部は、被測定トランジスタのソース端子及びドレイン端子をストレス印加部に 接続する力否かを切り替える第 1のスィッチと、被測定トランジスタのソース端子及び ドレイン端子を積分容量に接続するか否かを切り替える第 2のスィッチとを有してよい
[0025] 本発明の第 5の形態においては、第 4の形態のウェハの特性を測定する測定装置 であって、ゲート電圧制御部に、被測定トランジスタのゲート端子に所定のゲート電 圧を印加させ、電圧印加部に、被測定トランジスタのゲート絶縁膜に印加される電界 を略一定に制御させる制御部と、所定の期間における、出力部が出力する電圧の変 化量に基づいて、それぞれの被測定トランジスタのゲートリーク電流を算出する特性 測定部とを備える測定装置を提供する。
[0026] 制御部は、ゲート電圧制御部に、略 OVのゲート電圧と、正又は負の電圧値のゲー ト電圧とを順次被測定トランジスタに印カロさせ、特性測定部は、選択部が選択した被 測定トランジスタに略 OVのゲート電圧が印加した状態で、所定の期間における出力 部が出力する電圧の変化量に基づいて、バックグラウンド電流の第 1の電流値を算 出し、当該被測定トランジスタに正又は負の電圧値のゲート電圧が印力 tlした状態で、 所定の期間における出力部が出力する電圧の変化量に基づいて、バックグラウンド 電流とゲートリーク電流との和の第 2の電流値を算出し、第 1の電流値と第 2の電流値 との差分に基づいて、当該被測定トランジスタのゲートリーク電流の電流値を算出し てよい。
[0027] 本発明の第 6の形態においては、ウェハ上に複数の電子デバイスを形成するデバ イス製造方法であって、ウェハ上に複数の電子デバイスを形成するステップと、ウェハ 上に複数のテスト用回路を形成するステップと、複数のテスト用回路の電気的特性を 測定するステップと、複数のテスト用回路が設けられた位置と、それぞれのテスト用回 路の電気的特性とに基づ ヽて、それぞれの電子デバイスの良否を判定するステップ とを備えるデバイス製造方法を提供する。
[0028] テスト用回路を形成するステップは、電気的に並列に設けられた複数の被測定トラ ンジスタを、それぞれのテスト用回路について形成するステップと、それぞれの被測 定トランジスタを順次選択する選択部を、それぞれのテスト用回路にっ ヽて形成する ステップと、選択部が順次選択した被測定トランジスタのソース電圧を順次出力する 出力部を、それぞれのテスト用回路につ!、て形成するステップとを有してょ 、。
[0029] テスト用回路を形成するステップは、複数の被測定トランジスタと対応して設けられ 、対応する被測定トランジスタのソースドレイン間電流を規定する複数の電流源を、そ れぞれのテスト用回路につ 、て形成するステップと、複数の被測定トランジスタと対応 して設けられ、予め定められたゲート電圧を、それぞれ対応する被測定トランジスタの ゲート端子に印加する複数のゲート電圧制御部を、それぞれのテスト用回路につい て形成するステップとを更に有してょ 、。
[0030] 電気的特性を測定するステップは、それぞれのテスト用回路にっ ヽて、選択部が順 次選択した被測定トランジスタのソース電圧を出力部に順次出力させるステップと、 それぞれのテスト用回路について、それぞれのゲート電圧制御部に、対応する被測 定トランジスタをオン状態に制御するゲート電圧を、対応する被測定トランジスタのゲ ート端子に印加させるステップと、それぞれのテスト用回路について、それぞれの被 測定トランジスタのゲート電圧、及び出力部が出力するそれぞれのソース電圧に基づ いて、それぞれの被測定トランジスタの閾値電圧を算出するステップとを有してよい。
[0031] テスト用回路を形成するステップは、電気的に並列に設けられた複数の被測定トラ ンジスタを、それぞれのテスト用回路について形成するステップと、複数の被測定トラ ンジスタと対応して設けられ、対応する被測定トランジスタのゲート端子に所定のゲー ト電圧を印加する複数のゲート電圧制御部を、それぞれのテスト用回路に形成するス テツプと、複数の被測定トランジスタと対応して設けられ、対応する被測定トランジスタ のソース端子及びドレイン端子に電圧を印加し、被測定トランジスタのゲート絶縁膜 に印加される電圧を略一定に制御する複数の電圧印加部を、それぞれのテスト用回 路について形成するステップと、複数の被測定トランジスタと対応して設けられ、対応 する被測定トランジスタのソース端子及びドレイン端子力 出力されるゲートリーク電 流を積分する複数の積分容量を、それぞれのテスト用回路につ！、て形成するステツ プと、それぞれの被測定トランジスタを順次選択する選択部を、それぞれのテスト用 回路につ 、て形成するステップと、選択部が順次選択する被測定トランジスタに対応 する積分容量の電圧を順次出力する出力部を、それぞれのテスト用回路について形 成するステップとを有してょ 、。
[0032] 電気的特性を測定するステップは、それぞれのテスト用回路にっ ヽて、ゲート電圧 制御部に、被測定トランジスタのゲート端子に所定のゲート電圧を印加させ、電圧印 加部に、被測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御させる ステップと、それぞれのテスト用回路について、所定の期間における、出力部が出力 する電圧の変化量に基づ!/、て、それぞれの被測定トランジスタのゲートリーク電流を 算出するステップとを有してよ!、。
[0033] 本発明の第 7の形態においては、ウェハに設けられた複数の被測定トランジスタの 閾値電圧のノ ラツキを表示する表示装置であって、それぞれの被測定トランジスタの 閾値電圧を測定する測定装置と、測定装置が測定した被測定トランジスタの閾値電 圧と、ウェハの面内におけるそれぞれの被測定トランジスタの位置とを対応づけて格 納する格納部と、ウェハの面内と対応する表示面に、それぞれの被測定トランジスタ の位置と対応する座標に、それぞれの被測定トランジスタの閾値電圧の電圧値に応 じた特性情報を表示する表示部とを備える表示装置を提供する。
[0034] 表示部は、それぞれの被測定トランジスタと対応する表示面の座標に、それぞれの 閾値電圧の電圧値に応じた明度を有する特性情報を表示してよい。表示部は、それ ぞれの被測定トランジスタと対応する表示面の座標に、それぞれのリーク電流の電流 値に応じた色相を有する特性情報を表示してょ ヽ。 [0035] 本発明の第 8の形態においては、ウェハに設けられた複数の被測定トランジスタのリ ーク電流のバラツキを表示する表示装置であって、それぞれの被測定トランジスタの リーク電流を測定する測定装置と、測定部が測定した被測定トランジスタのリーク電 流と、ウェハの面内におけるそれぞれの被測定トランジスタの位置とを対応づけて格 納する格納部と、ウェハの面内と対応する表示面に、それぞれの被測定トランジスタ の位置と対応する座標に、それぞれの被測定トランジスタのリーク電流の電流値に応 じた特性情報を表示する表示部とを備える表示装置を提供する。
[0036] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又発明となりうる。
発明の効果
[0037] 本発明によれば、ウェハ面内に設けられた多数の被測定トランジスタにおける閾値 電圧、電流電圧特性、リーク電流のバラツキを、高精度かつ短時間に測定することが できる。また、ウェハ面内における特性のバラツキの分布を表示し、欠陥箇所の特定 と原因の解析を容易に行うことができる。
図面の簡単な説明
[0038] [図 1]本発明の実施形態に係る測定装置 100の構成を示す図である。
[図 2]ウェハ 500の表面の一例を示す図である。
[図 3]テスト用回路 300の回路レイアウトの一例を示す図である。
[図 4]領域 330における回路構成の一例を示す図である。
[図 5]それぞれの被測定トランジスタ 314の閾値電圧を測定する場合の、測定装置 1 00の動作の一例を示すフローチャートである。
[図 6]被測定トランジスタ 314の閾値電圧のバラツキの一例を示す図である。
[図 7]表示装置 18の表示部が表示する閾値電圧のバラツキを示す図である。
[図 8]それぞれの被測定トランジスタ 314の電流電圧特性を測定する場合の、測定装 置 100の動作の一例を示すフローチャートである。
[図 9]それぞれのセル 310の PN接合リーク電流を測定する場合の、測定装置 100の 動作の一例を示すフローチャートである。
[図 10]ゲートリーク電流測定領域 370に配置される一つのセル 310の回路構成の一 例を示す図である。
[図 11]被測定トランジスタ 372のゲートリーク電流を測定する場合の、測定装置 100 の動作の一例を示すフローチャートである。
[図 12]ゲートリーク電流測定領域 370における回路構成の他の例を示す図である。 図
[図 13]表示装置 18の表示部が表示するゲートリーク電流のバラツキを示す図である
[図 14]ウェハ 500上に複数の電子デバイス 510を形成するデバイス製造方法の一例 を示すフローチャートである。
符号の説明
[0039] 10·· 'テストヘッド、 12· · 'ADCゝ 14· · '制御部、 16·· '特性測定部、 18·· '表示装 置、 100· · '測定装置、 300· · 'テスト用回路、 302· · '行方向選択部、 304·· '列方 向選択部、 306·· '行方向選択トランジスタ、 310·· 'セル、 312· · 'スィッチ用トラン ジスタ、 314· · '被測定トランジスタ、 316· · '列方向トランジスタ、 318· · '電流源、 32 0···出力部、 330···領域、 370···ゲートリーク電流測定領域、 371···ゲート電圧 制御部、 372· · '被測定トランジスタ、 374·· '第 1のスィッチ、 376· · '第 2のスィッチ 、 378、 380· ··リセット用トランジスタ、 382· · '電圧印加部、 384· · 'NMOSトランジ スタ、 386· ''PMOSトランジスタ、 388···積分容量、 390· ··出力用トランジスタ、 3 92···列方向トランジスタ、 394···ストレス印加部、 395、 397· · 'トランジスタ、 396· • '列方向選択トランジスタ、 500· "ウェハ、 510· · '電子デバイス
発明を実施するための最良の形態
[0040] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0041] 図 1は、本発明の実施形態に係る測定装置 100の構成を示す図である。測定装置 100は、複数の電子デバイスが形成されるウェハ 500の電気的特性を測定する装置 であって、テストヘッド 10、 ADC12、制御部 14、特性測定部 16、及び表示装置 18 を備える。 [0042] テストヘッド 10は、ウェハ 500に設けられるテスト用回路と電気的に接続され、当該 テスト用回路と信号の授受を行う。制御部 14は、テストヘッド 10を介して、ウェハ 500 のテスト用回路を制御する。 ADC12は、テストヘッド 10を介して、ウエノ、 500のテスト 用回路が出力する信号を、デジタルデータに変換する。
[0043] 特性測定部 16は、 ADC12が出力するデジタルデータに基づいて、ウェハ 500の テスト用回路の電気的特性を測定する。例えば、特性測定部 16は、当該テスト用回 路に含まれるそれぞれの被試験トランジスタの閾値電圧、電流電圧特性、リーク電流 等を測定する。
[0044] 表示装置 18は、各被試験トランジスタの電気的特性を表示する。例えば、表示装 置 18は、各被試験トランジスタの閾値電圧の電圧値に応じた特性情報を、表示装置 18の表示面にぉ 、て各被試験トランジスタに対応する座標に表示する。
[0045] 図 2は、ウェハ 500の表面の一例を示す図である。ウェハ 500の表面には、複数の 電子デバイス 510と、テスト用回路 300が形成される。電子デバイス 510は、実動作 デバイスとして出荷されるべきデバイスである。テスト用回路 300は、電子デバイス 51 0毎に、電子デバイス 510の内部に設けられてよい。また他の例では、ウェハ 500の 表面に、複数のテスト用回路 300のみを形成してもよい。また更なる他の例では、図 2 に示すように、各電子デバイス 510の境界毎に設けられて 、てもよ 、。
[0046] 図 3は、テスト用回路 300の回路レイアウトの一例を示す図である。テスト用回路 30 0は、同一又は複数のプロセスルール、デバイスサイズで形成した複数の被測定トラ ンジスタが設けられる領域 330と、ゲートリーク電流測定領域 370を有する。領域 330 に複数のプロセスルールやデバイスサイズの被測定トランジスタを設ける場合には、 領域 330は水平方向に複数に分割され、分割領域毎に異なるプロセスルールゃデ バイスサイズで被測定トランジスタが形成される。
[0047] 図 4は、領域 330における回路構成の一例を示す図である。領域 330において、テ スト用回路 300は、行方向選択部 302、列方向選択部 304、複数の行方向選択トラ ンジスタ（306— 1、 306— 2、以下 306と総称する）、複数の電流源（318— 1、 318 —2、以下 318と総称する）、出力部 320、及び複数のセル（310— 1〜310— 4、以 下 310と総称する）を有する。行方向選択トランジスタ 306及び電流源 318は、行方 向に沿って設けられるセル 310群毎に設けられる。
[0048] 複数のセル 310は、ウェハ 500の面内において行列のマトリックスをなす行方向及 び列方向に沿って、それぞれが並列に設けられる。本例においては、行方向及び列 方向に 2つずつのセル 310を設けた回路を示す力 行方向及び列方向に更に多数 のセル 310を設けることができる。また、複数のセル 310は、図 3において説明した複 数の分割領域に渡って設けられる。例えば、各分割領域は、行方向に 128列、列方 向に 512行のセル 310を有する。この場合、セル 310に含まれる素子のプロセスルー ルゃデバイスサイズは、分割領域毎に異なる。
[0049] 各セル 310は、被測定トランジスタ 314、スィッチ用トランジスタ 312、及び列方向選 択トランジスタ 316を有する。各セル 310のトランジスタは、電子デバイス 510が有す る実動作トランジスタと同一のプロセスにより形成される MOSトランジスタであってよ い。
[0050] 各セル 310の被測定トランジスタ 314は、互いに電気的に並列に設けられる。それ ぞれの被測定トランジスタ 314のソース端子には、予め定められた電圧 V が与えら
DD
れる。被測定トランジスタ 314のゥエル電圧を与える端子は図示していないが、ゥエル 電圧端子は接地電位に接続してよぐまたゥエル電圧をトランジスタ毎に独立に制御 できるようにして、被測定トランジスタ 314のゥエル電圧端子とソース端子とを接続して もよい。また、被測定トランジスタ 314は、 NMOSトランジスタ又は PMOSトランジスタ のいずれであってもよい。図 4に示す電圧 V 、電圧 V、電圧 φ、電圧 V は、図 1
DD G j REF に示した制御部 14がテスト用回路 300に供給してょ 、。
[0051] 各セル 310のスィッチ用トランジスタ 312は、各セルの被測定トランジスタ 314と対 応して設けられ、予め定められたゲート電圧を、それぞれ対応する被測定トランジス タ 314のゲート端子に印加するゲート電圧制御部として機能する。本例において、ス イッチ用トランジスタ 312のソース端子には予め定められた電圧 Vが与えられ、ゲー
G
ト端子にはスィッチ用トランジスタ 312の動作を制御する電圧 φが与えられ、ソース 端子は被測定トランジスタ 314のゲート端子に接続される。つまり、スィッチ用トランジ スタ 312は、電圧 φによってオン状態に制御された場合、電圧 Vと略等しい電圧を
j G
被測定トランジスタ 314のゲート端子に印加し、オフ状態に制御された場合、初期電 圧が略 Vの浮遊状態の電圧を被測定トランジスタ 314のゲート端子に印加する。
G
[0052] 図 4では、電圧 φを全セル 310—括に印加する例を示した力 他の例においては、 PN接合リーク電流測定時のリーク時間を全セル同一にするために、電圧 φを列方 向選択部 304から、行方向に並ぶセル 310毎にパルス信号として順次印加してもよ い。
[0053] 各セル 310の列方向選択トランジスタ 316は、各セルの被測定トランジスタと対応し て設けられる。本例においてそれぞれの列方向選択トランジスタ 316のソース端子は 、被測定トランジスタ 314のドレイン端子に接続される。また、列方向選択トランジスタ 316のドレイン端子は、対応する行方向選択トランジスタ 306のドレイン端子に接続さ れる。つまり、それぞれの行方向選択トランジスタ 306のドレイン端子は、対応する複 数の列方向選択トランジスタ 316のドレイン端子と接続される。
[0054] 列方向選択部 304は、列方向に沿って設けられる複数のセル 310群 (本例におい ては、セル群（310— 1、 310— 2)及びセル群（310— 3、 310— 4) )を順次選択する 。また、行方向選択部 302は、行方向に沿って設けられる複数のセル 310群 (本例に おいては、セル群（310— 1、 310— 3)及びセル群（310— 2、 310— 4) )を順次選択 する。このような構成により、列方向選択部 304及び行方向選択部 302は、各セル 3 10を順次選択する。
[0055] 本例において、列方向選択部 304は、制御部 14から与えられる選択信号に応じた 列方向の位置毎に、各列方向のセル群に設けられた列方向選択トランジスタ 316を 順次オン状態に制御する。また、行方向選択部 302は、制御部 14から与えられる選 択信号に応じた行方向の位置毎に、各行方向のセル群に対応して設けられた行方 向選択トランジスタ 306を順次オン状態に制御する。制御部 14は、各セル 310を順 次選択する選択信号を、列方向選択部 304及び行方向選択部 302に供給する。ま た、行方向選択部 302及び列方向選択部 304は、与えられる選択信号を、選択すベ きセル 310の位置を示す位置信号に変換するデコーダやシフトレジスタ等の回路で あってよい。ここで、位置信号とは、選択信号に応じて選択すべきセル 310に対応す る行方向選択トランジスタ 306及び列方向選択トランジスタ 316をオン状態に制御す る信号である。 [0056] このような構成により、各セル 310に設けられた被測定トランジスタ 314を順次選択 する。そして、順次選択された被測定トランジスタ 314のソース電圧が出力部 320に 順次与えられる。出力部 320は、与えられるソース電圧をテストヘッド 10に順次出力 する。出力部 320は、例えばボルテージフォロワバッファである。測定装置 100は、そ れぞれの被測定トランジスタ 314のソース電圧に基づいて、被測定トランジスタ 314 の閾値電圧、電流電圧特性、低周波雑音、 PN接合リーク電流等の電気的特性を測 定する。
[0057] また、各電流源 318は、予め定められた電圧 V をゲート端子に受け取る MOSト
REF
ランジスタである。各電流源 318のソース端子は、対応する複数の列方向選択トラン ジスタ 316のドレイン端子に接続される。つまり、各電流源 318は、行方向において 略同一の位置に設けられる複数の被測定トランジスタ 314に対して共通に設けられ、 対応する被測定トランジスタ 314に流れるソースドレイン間電流を規定する。
[0058] 図 3に示した回路構成によれば、それぞれのテスト用回路 300において、複数の被 測定トランジスタ 314を電気的に順次選択し、選択した被測定トランジスタ 314のソー ス電圧を順次出力することができるので、それぞれの被測定トランジスタ 314のソース 電圧を短時間に高速に測定することができる。このため、多数の被測定トランジスタ 3 14をウェハ 500に設けた場合であっても、短時間で全ての被測定トランジスタ 314に ついて測定することができる。本例においては、ウェハ 500の面内に、 1万〜 1000万 個程度の被測定トランジスタ 314を設けてよい。多数の被測定トランジスタ 314につ いて測定を行うことにより、被測定トランジスタ 314の特性のバラツキを精度よく算出 することができる。
[0059] 図 5は、それぞれの被測定トランジスタ 314の閾値電圧を測定する場合の、測定装 置 100の動作の一例を示すフローチャートである。まず、制御部 14は、テスト用回路 300に、図 4において説明した電圧 V 、電圧 V、電圧 φ、電圧 V を供給する（S
DD G j REF
440)。このとき、制御部 14は、一定の電圧 V を各電流源 318に供給し、各電流源
REF
318に同一の定電流を生成させる電流制御部として機能する。また、制御部 14は、 被測定トランジスタ 314をオン状態に制御するゲート電圧 Vを供給し、それぞれのス
G
イッチ用トランジスタ 312をオン状態に制御する電圧 φを供給する。このような制御に より、制御部 14は、それぞれの被測定トランジスタ 314のゲート端子に、当該被測定 トランジスタ 314をオン状態に制御するゲート電圧が印カロさせるゲート制御部として機 能する。
[0060] 次に、制御部 14は、閾値電圧を測定するべき被測定トランジスタ 314を選択する選 択信号を、行方向選択部 302及び列方向選択部 304に供給する（S442)。そして、 ADC12は、出力部 320の出力電圧を測定する（S444)。 ADC12は、当該出力電 圧を測定した旨を、制御部 14に通知してよい。制御部 14は、当該通知を受けた場合 に、次の被測定トランジスタ 314を選択してよい。
[0061] 次に、特性測定部 16は、当該被測定トランジスタ 314に印加されるゲート電圧 V、
G
及び出力部 320の出力電圧に基づいて、それぞれの被測定トランジスタ 314の閾値 電圧を算出する（S446)。被測定トランジスタ 314の閾値電圧は、例えばゲート電圧 Vと出力電圧との差分、即ち被測定トランジスタ 314におけるゲートソース間電圧を
G
算出することにより得ることができる。
[0062] 次に、制御部 14は、全ての被測定トランジスタ 314について閾値電圧を測定したか 否かを判定し (S448)、まだ測定していない被測定トランジスタ 314がある場合には、 次の被測定トランジスタ 314を選択し、 S444及び S446の処理を繰り返す。全ての被 測定トランジスタ 314について閾値電圧を測定した場合、特性測定部 16は、閾値電 圧のバラツキを算出する（S450)。そして、表示装置 18は、特性測定部 16が算出し た閾値電圧のバラツキを表示する（S452)。
[0063] このような動作により、複数の被測定トランジスタ 314の閾値電圧のバラツキを効率 よく測定することができる。また、プロセスルール毎に、被測定トランジスタ 314の閾値 電圧のバラツキを測定することができる。また、ウェハ 500に設けられた複数のテスト 用回路 300に対して測定を行うことにより、ウェハ 500の表面における閾値電圧のバ ラツキの分布を測定することができる。
[0064] 図 6は、被測定トランジスタ 314の閾値電圧のバラツキの一例を示す図である。図 6 において、横軸は閾値電圧を示し、縦軸は各閾値電圧が現れる頻度を示す。また、 図 6においては、閾値電圧の分布を、被測定トランジスタ 314のデバイスサイズ毎に 示す。デバイスサイズが異なる被測定トランジスタ 314は、ゲート長等が異なるため、 閾電圧は変化する。このため、各デバイスサイズについての閾値電圧の分布は、ピ ーク値がそれぞれ異なる。
[0065] 図 6に示すように、測定装置 100によれば、各デバイスサイズで形成した被測定トラ ンジスタ 314の閾値電圧のバラツキを精度よく測定することができるので、各デバイス サイズで実動作回路を設計する場合に、設計マージンを低減することができる。この ため、実動作回路の面積効率を向上させ、設計コストを低減することができる。
[0066] また、実動作回路であるそれぞれの電子デバイス 510の内部にテスト用回路 300を 設けた場合、テスト用回路 300に含まれる被測定トランジスタ 314の特性のバラツキ を測定することにより、電子デバイス 510に含まれる実動作トランジスタの特性のバラ ツキを推定することができる。このため、被測定トランジスタ 314の特性のバラツキに 基づいて、電子デバイス 510の良否を効率よく判定することができる。
[0067] 図 7は、表示装置 18の表示部が表示する閾値電圧のバラツキを示す図である。表 示装置 18は、測定装置 100が測定したそれぞれの被測定トランジスタ 314の閾値電 圧と、ウェハ 500の面内におけるそれぞれの被測定トランジスタ 314の位置とを対応 づけて格納する格納部と、閾値電圧のバラツキを表示する表示部とを有する。格納 部は、特性測定部 16から閾値電圧を受け取り、制御部 14から当該閾値電圧に対応 する被測定トランジスタ 314の位置情報を受け取ってよい。制御部 14は、テスト用回 路 300に与える選択信号を、被測定トランジスタ 314の位置情報として格納部に与え てよい。
[0068] 図 7に示すように、表示部は、図 3において説明した領域 330を表示する。また、表 示部は、ウェハ 500の面内と対応する表示面において、それぞれの被測定トランジス タ 314の位置と対応する座標に、それぞれの被測定トランジスタ 314の閾値電圧の 電圧値に応じた特性情報を表示する。
[0069] ここで、特性情報は、それぞれの被測定トランジスタ 314と対応する表示面の座標 に、それぞれの閾値電圧の電圧値に応じた明度を有するドットを表示するものであつ てよい。また、特性情報は、それぞれの被測定トランジスタ 314と対応する表示面の 座標に、それぞれの閾値電圧の電圧値に応じた色相を有するドットを表示するもの であってもよい。 [0070] このように、被測定トランジスタ 314の閾値電圧のバラツキを、それぞれの被測定ト ランジスタ 314の位置に応じて表示することにより、回路上における閾値電圧のバラ ツキの分布を可視化することができる。これにより、行欠陥や点欠陥等を容易に発見 することができる。
[0071] 図 8は、それぞれの被測定トランジスタ 314の電流電圧特性を測定する場合の、測 定装置 100の動作の一例を示すフローチャートである。まず、制御部 14は、テスト用 回路 300に、図 4において説明した電圧 V 、電圧 V、電圧 φ、電圧 V を供給す
DD G j REF
る（S400)。このとき、制御部 14は、一定の電圧 V を各電流源 318に供給し、各電
REF
流源 318に同一の定電流を生成させる。また、制御部 14は、被測定トランジスタ 314 をオン状態に制御するゲート電圧 Vを供給し、それぞれのスィッチ用トランジスタ 31
G
2をオン状態に制御する電圧 φを供給する。
[0072] 次に、制御部 14は、電流電圧特性を測定するべき被測定トランジスタ 314を選択 する選択信号を、行方向選択部 302及び列方向選択部 304に供給する（S402)。そ して、制御部 14は、所定の範囲内において、所定の分解能で V を変化させる（S4
REF
06〜S408)。このとき、 ADC12は、それぞれの V 毎に、出力部 320の出力電圧
REF
を測定する（S404)。つまり、測定装置 100は、電流源 318が生成するソースドレイン 間電流を順次変化させ、ソースドレイン間電流毎に、被測定トランジスタ 314のソース 電圧を測定する。これにより、被測定トランジスタ 314の電流電圧特性を測定すること ができる。
[0073] そして、全ての被測定トランジスタ 314について、電流電圧特性を測定したか否か を判定する（S410)。測定していない被測定トランジスタ 314が有る場合、 S400〜S 410の処理を繰り返す。このとき、 S402において次の被測定トランジスタ 314を選択 する。
[0074] 全ての被測定トランジスタ 314につ ヽて、電流電圧特性を測定した場合、特性測定 部 16は、電流電圧特性のバラツキを算出する（S412)。例えば、特性測定部 16は、 各電流電圧特性の相互コンダクタンス gmを算出し、当該相互コンダクタンス gmのバ ラツキを算出する。また、サブスレツショルド領域の電流電圧特性から、傾きスイング やシリコンゲート絶縁膜界面準位密度を算出し、バラツキを算出する。そして、表示 装置 18は、特性測定部 16が算出した特性のバラツキを表示する（S414)。表示装 置 18の動作は、図 7において説明した場合と同様である。図 7においては、閾値電 圧の電圧値に応じた特性情報を表示した力 本例における表示装置 18は、電流電 圧特性の相互コンダクタンス gm等に応じた特性情報を表示する。このような動作によ り、電流電圧特性のバラツキを容易に把握することができる。
[0075] 図 9は、それぞれのセル 310の PN接合リーク電流を測定する場合の、測定装置 10 0の動作の一例を示すフローチャートである。それぞれのスィッチ用トランジスタ 312 は、対応する被測定トランジスタ 314のゲート端子と接続される PN接合を有する。本 例においては、当該 PN接合におけるリーク電流を測定する。
[0076] まず、制御部 14は、テスト用回路 300に、図 4において説明した電圧 V 、電圧 V
DD G
、電圧 φ、電圧 V を供給する（S460)。このとき、制御部 14は、一定の電圧 V を j REF REF 各電流源 318に供給し、各電流源 318に同一の定電流を生成させる。また、制御部 14は、被測定トランジスタ 314をオン状態に制御するゲート電圧 Vを供給し、それぞ
G
れのスィッチ用トランジスタ 312をオン状態に制御する電圧 φを供給する。また、列 方向選択部 304から行方向に並ぶセル 310毎にパルス信号を順次供給することで、 全セルのリーク電流測定時間を同一にすることができる。
[0077] 次に、制御部 14は、 PNリーク電流を測定するべき被測定トランジスタ 314を選択す る選択信号を、行方向選択部 302及び列方向選択部 304に供給する（S462)。そし て、制御部 14は、選択した被測定トランジスタ 314に対応するスィッチ用トランジスタ 312をオフ状態に制御する（S464)。つまり、制御部 14は、それぞれのスィッチ用トラ ンジスタ 312に、対応する被測定トランジスタ 314をオン状態とするゲート電圧と、被 測定トランジスタ 314をオフ状態とするゲート電圧とを、被測定トランジスタ 314に順 次印加させる。
[0078] 次に、特性測定部 16は、当該被測定トランジスタ 314に対して、オン状態時のソー ス電圧と、オン状態力 オフ状態に切り替わって力 所定の時間経過した後のソース 電圧とを測定する（S466)。本例では、特性測定部 16は、当該所定時間における出 力部 320の出力電圧の変化を測定する。
[0079] 次に、特性測定部 16は、ソース電圧の変化に基づいて、 PN接合におけるリーク電 流を算出する（S468)。スィッチ用トランジスタ 312がオン状態のとき、被測定トランジ スタ 314のゲート容量には、ゲート電圧に応じた電荷が蓄積されている。そして、スィ ツチ用トランジスタ 312がオフ状態に切り替わったとき、ゲート容量の電荷は、 PN接 合におけるリーク電流により放電される。このため、 PN接合リーク電流の大きさは、所 定時間における被測定トランジスタ 314のソース電圧の変化量により定まる。
[0080] 次に、全ての被測定トランジスタ 314について、 PN接合リーク電流を測定したか否 かを判定する（S470)。測定していない被測定トランジスタ 314が有る場合、 S462〜 S470の処理を繰り返す。このとき、 S462において次の被測定トランジスタ 314を選 択する。
[0081] 全ての被測定トランジスタ 314について、 PN接合リーク電流を測定した場合、特性 測定部 16は、 PN接合リーク電流のバラツキを算出する（S472)。そして、表示装置 1 8は、特性測定部 16が算出した特性のバラツキを表示する（S474)。表示装置 18の 動作は、図 7において説明した場合と同様である。図 7においては、閾値電圧の電圧 値に応じた特性情報を表示したが、本例における表示装置 18は、 PN接合リーク電 流の電流値に応じた特性情報を表示する。このような動作により、 PN接合リーク電流 のバラツキを容易に把握することができる。
[0082] 図 10は、ゲートリーク電流測定領域 370に配置される一つのセル 310の回路構成 の一例を示す図である。本例における回路は、被測定トランジスタ 372に電気的スト レスを印加し、被測定トランジスタ 372のゲート絶縁膜に一定の電界を印力!]した状態 における、被測定トランジスタ 372のゲートリーク電流により、積分容量 388を充放電 する。そして、測定装置 100は、所定の時間における積分容量 388の電圧値の変化 に基づいて、それぞれの被測定トランジスタ 372のゲートリーク電流を算出する。
[0083] ゲートリーク電流測定領域 370の回路構成は、領域 330の回路構成に対し、各セ ル 310の構成が異なる。図 10においては、ゲートリーク電流測定領域 370における 各セル 310の構成を示し、行方向選択部 302、列方向選択部 304、複数の行方向 選択トランジスタ（306— 1、 306— 2、以下 306と総称する）、複数の電流源（318— 1、 318— 2、以下 318と総称する）、及び出力部 320については、図 4と同様である ため省略する。 [0084] 各セル 310は、ストレス印加部 394、被測定トランジスタ 372、ゲート電圧制御部 37 1、第 1のスィッチ 374、第 2のスィッチ 376、電圧印加部 382、積分容量 388、列方 向選択トランジスタ 392、リセット用トランジスタ 378、 380、及び出力用トランジスタ 39 0を有する。
[0085] ストレス印加部 394は、第 1のスィッチ 374を介して、被測定トランジスタ 372のゲー ト絶縁膜に電気的ストレスを印加する。例えば、被測定トランジスタ 372を FLASHメ モリの記憶セルとして見た場合に、ストレス印加部 394は、被測定トランジスタ 372〖こ 対してデータの書き込み、データの消去を行わせるための電圧を印加する。
[0086] ストレス印加部 394がストレスを印加する場合、第 1のスィッチ 374は、被測定トラン ジスタ 372のソース端子及びドレイン端子をストレス印加部 394にそれぞれ接続し、 第 2のスィッチ 376は、オフ状態となる。このような制御により、被測定トランジスタ 372 の各端子に所望の電圧を印加し、ストレスを印加することができる。
[0087] 本例において、ストレス印加部 394は以下の 4種のストレスを、被測定トランジスタ 3 14に対して独立に、又は順次に印加する。
、 1 ) FN (Fowler― Nordheim) Gate mj ection
(2) FN Substrate injection
、3) Hot Electron injection
(4) Source Erase
[0088] 上記の（1)〜 (4)は、被測定トランジスタ 372にデータを書き込み、又は被測定トラ ンジスタ 372のデータを消去することにより、被測定トランジスタ 372にストレスを印加 する手法である。ここで、ストレス印加部 394は、実動作時において、被測定トランジ スタ 372にデータを書き込み、又は被測定トランジスタ 372のデータを消去する場合 に印加するべき電圧を、被測定トランジスタ 372の各端子に印加してよぐまたは実 動作時に印加するべき電圧より大きい電圧を、被測定トランジスタ 372の各端子に印 カロしてちょい。
[0089] また、各セル 310には、制御部 14から、リセット信号 φ 、制御電圧 V 、V 、V
RES RN RP Rl
、V 、V 、及びゲート電圧 Vが与えられる。ゲート電圧制御部 371は、制御部 14
R2 DD G
力も与えられる所定のゲート電圧 Vを、被測定トランジスタ 372のゲート端子に印加 する。
[0090] 第 2のスィッチ 376は、被測定トランジスタのソース端子及びドレイン端子を、電圧 印加部 382を介して積分容量に接続するか否かを切り替える。電圧印加部 382は、 被測定トランジスタ 372のソース端子及びドレイン端子に対して、第 2のスィッチ 376 を介して一定の電圧を印加する。第 2のスィッチ 376がオン状態の場合、電圧印加部 382が生成する電圧が、被測定トランジスタ 372のソース端子及びドレイン端子に印 カロされる。つまり、電圧印加部 382は、一定の電圧を被測定トランジスタ 372のソース 端子及びドレイン端子に印加することにより、被測定トランジスタ 372のゲート絶縁膜 に印加される電界を略一定に制御する。
[0091] 電圧印カロ部 382は、 NMOSトランジスタ 384及び PMOSトランジスタ 386を有する 。 NMOSトランジスタ 384は、被測定トランジスタ 372のソース端子及びドレイン端子 に印加するべき電圧に応じたゲート電圧 V が与えられ、ソース端子が第 2のスイツ
RN
チ 376を介して被測定トランジスタ 372のソース端子及びドレイン端子に接続され、ド レイン端子が積分容量 388に接続される。また、 PMOSトランジスタ 386は、 NMOS トランジスタ 384と並列に設けられ、被測定トランジスタ 372のソース端子及びドレイン 端子に印加するべき電圧に応じたゲート電圧 V が与えられ、ドレイン端子が第 2の
RP
スィッチ 376を介して被測定トランジスタ 372のソース端子及びドレイン端子に接続さ れ、ソース端子が積分容量 388に接続される。 NMOSトランジスタ 384及び PMOSト ランジスタ 386は、積分容量 388にゲートリーク電流が積分されて電位が変化しても、 被測定トランジスタ 372のゲート'ソース又はゲート'ドレイン間に印加される電圧を略 一定に保つ働きをする。
[0092] このような構成により、被測定トランジスタ 372が P型又は N型のいずれであっても、 被測定トランジスタ 372のゲート絶縁膜に一定の電界を印加することができ、また被 測定トランジスタ 372のゲートリーク電流により積分容量 388を充放電させることがで きる。
[0093] 積分容量 388は、被測定トランジスタ 372のソース端子及びドレイン端子から出力さ れるゲートリーク電流により充放電される。つまり、積分容量 388は、当該ゲートリーク 電流を積分し、電圧値に変換する。また、リセット用トランジスタ 378、 380は、ゲート 端子にリセット信号 φ を受け取った場合に、積分容量 388における電圧値を所定
RES
の電圧 V に初期化する。
R1
[0094] 出力用トランジスタ 390は、ゲート端子に積分容量 388における電圧を受け取り、当 該電圧に応じたソース電圧を出力する。列方向選択トランジスタ 392は、列方向選択 部 (VSR) 304からの信号に応じて、出力用トランジスタ 390のソース電圧を、行方向 選択トランジスタ 306に出力する。
[0095] 図 11は、被測定トランジスタ 372のゲートリーク電流を測定する場合の、測定装置 1 00の動作の一例を示すフローチャートである。それぞれの被測定トランジスタ 372の ゲートリーク電流を測定する前に、まず制御部 14は、各セル 310の被測定トランジス タ 372に、電気的ストレスを印加する。
[0096] このとき、制御部 14は、第 1のスィッチ 374をオン状態に制御し、第 2のスィッチ 376 をオフ状態に制御する。そして、制御部 14は、各セル 310のストレス印加部 394を制 御し、被測定トランジスタ 372にストレスを印加させる。また、制御部 14は、図 10にお いて説明した（1)〜 (4)のストレスを独立に、又は順次に被測定トランジスタ 372に印 カロさせてよい。また、制御部 14は、各セル 310の被測定トランジスタ 372に対して、略 同時にストレスを印加する。
[0097] 以上の動作を行った後、制御部 14は、それぞれの被測定トランジスタ 372を順次 選択肢、選択した被測定トランジスタ 372のゲートリーク電流を測定するが、被測定ト ランジスタ 372の選択動作は、図 5及び図 8において説明した選択動作と同一である ため、その説明を省略する。本例においては、一つの被測定トランジスタ 372のゲー トリーク電流を測定する動作について説明する。
[0098] まず、制御部 14は、第 1のスィッチ 374をオフ状態に制御し、第 2のスィッチ 376を オン状態に制御する。そして、制御部 14は、被測定トランジスタ 372のゲート端子に 、略 0Vのゲート電圧を印加する（S416)。このとき、被測定トランジスタ 372にゲートリ ーク電流は生じない。
[0099] 次に、制御部 14は、積分容量 388の電圧を、所定の初期電圧値に設定する。この とき、制御部 14は、リセット用トランジスタ 380を制御して、積分容量 388に初期電圧 V を設定する。当該設定は、リセット用トランジスタ 378、 380をオン状態に制御する リセット信号 Φ
RESを供給することにより行う。
[0100] 次に、特性測定部 16は、積分容量 388の電圧を初期電圧値に設定してから、所定 の時間における、積分容量 388の電圧値の変化を読み出す (S418)。このとき、制御 部 14は、行方向選択部 302及び列方向選択部 304に、当該セル 310を選択させる 。また、特性測定部 16は、出力部 320が出力する電圧を、積分容量 388の電圧とし て受け取る。
[0101] 次に、特性測定部 16は、当該所定の期間における、出力部 320が出力する電圧 の変化量に基づいて、セル 310のバックグラウンド電流の電流値 (第 1の電流値)を 算出する（S420)。このとき、被測定トランジスタ 372には、ゲートリーク電流が生じて いないので、積分容量 388は、ノ ックグラウンド電流により充放電される。このため、 所定の期間における積分容量 388の電圧変化に基づいて、バックグラウンド電流を 柳』定することができる。
[0102] 次に、制御部 14は、被測定トランジスタ 372のゲート端子に、正又は負のゲート電 圧を印加する（S422)。このとき、電圧 V 、 V を制御し、被測定トランジスタ 372の
RN RP
ゲート'ソース又はゲート'ドレイン間に印加される電圧を、略一定に保つ。このとき、 被測定トランジスタ 372には、ゲート電圧に応じたゲートリーク電流が生じる。
[0103] 次に、制御部 14は、積分容量 388の電圧を、所定の初期電圧値に設定する。そし て、特性測定部 16は、積分容量 388の電圧を初期電圧値に設定してから、前述した 所定の期間における、積分容量 388の電圧値の変化を読み出す (S424)。
[0104] 次に、特性測定部 16は、当該所定の期間における、積分容量 388の電圧値の変 化量に基づいて、ノ ックグラウンド電流とゲートリーク電流との和を示す第 2の電流値 を算出する（S426)。このとき、積分容量 388は、バックグラウンド電流とゲートリーク 電流との和の電流により充放電される。このため、所定の期間における積分容量 388 の電圧変化に基づいて、ノ ックグラウンド電流とゲートリーク電流との和の電流を測定 することができる。
[0105] 次に、特性測定部 16は、算出した第 2の電流値から、第 1の電流値を減算すること により、ゲートリーク電流の電流値を算出する（S428)。このような制御により、ノ ック グラウンド電流の影響を排除して、被測定トランジスタ 372のゲートリーク電流を精度 よく測定することができる。また、ゲート一リーク電流を積分して測定するため、微小な ゲートリーク電流を測定することができる。
[0106] 図 12は、ゲートリーク電流測定領域 370における回路構成の他の例を示す図であ る。図 12においても、図 10と同様に、ゲートリーク電流測定領域 370における各セル 310の構成を示す。各セル 310には、制御部 14から、電圧 V 、 V 、 V、信号 φ
DD SE G SE
、 φ 、 φ 、 φ が与えられ、列方向選択部 (VSR) 304から選択信号を変換した位
S D HE
置信号が与えられる。
[0107] 各セル 310は、被測定トランジスタ 372、ストレス印加部 394、及び列方向選択トラ ンジスタ 396を有する。ストレス印加部 394には、電圧 V 、 V が与えられ、信号 φ
SE DD S
、 φ 、 φ 、 φ が与えられる。ストレス印加部 394は、被測定トランジスタ 372のソ
E S D HE
ース端子及びドレイン端子に接続され、与えられる信号に応じて、被測定トランジスタ
372のソース端子及びドレイン端子に電圧を印加する。
[0108] 本例において、ストレス印加部 394は、被測定トランジスタ 372のソース端子に接続 されるソース側ストレス印加部 394— 1と、被測定トランジスタ 372のドレイン端子側に 接続されるドレイン側ストレス印加部 394— 2とを有する。
[0109] ソース側ストレス印加部 394— 1は、電圧 V が与えられるバスラインと、接地電位と
SE
の間に直列に設けられた 2つのトランジスタ（395— 1、 395— 2)を有する。また、 2つ のトランジスタ（395— 1、 395— 2)を接続するソースドレイン接続点力 被測定トラン ジスタ 372のソース端子に接続される。また、ノ スライン側のトランジスタ 395— 1のゲ ート端子には、信号 φ が与えられる。また、接地電位側のトランジスタ 395— 2のゲ
SE
ート端子には、信号 Φ
Sが与えられる。
[0110] ドレイン側ストレス印加部 394— 2は、電圧 V が与えられるバスラインと、接地電位
DD
との間に直列に設けられた 2つのトランジスタ（397— 1、 397— 2)を有する。また、 2 つのトランジスタ（397— 1、 397— 2)を接続するソースドレイン接続点力 被測定トラ ンジスタ 372のドレイン端子に接続される。また、ノ スライン側のトランジスタ 397— 1 のゲート端子には、信号 φ が与えられる。また、接地電位側のトランジスタ 397— 2
HE
のゲート端子には、信号 Φ
Dが与えられる。
[0111] 制御部 14は、信号 φ 、信号 φ 、信号 φ 、信号 φ を、ストレス因果部 394に印
SE S D HE 加する。ストレス印加部 394は、与えられる信号に応じて、図 10において説明した（1 ；)〜（4)のストレスを、被測定トランジスタ 372に印加する。例えば、（4) Source Era seのストレスを被測定トランジスタ 372に印加する場合、制御部 14は、 Hレベルを示 す信号 Φ を、ストレス印加部 394に供給する。
S
[0112] また、制御部 14は、（2) FN Substrate injectionのストレスを印加する場合、 H レベルを示す信号 φ を供給してよい。また、制御部 14は、（3) Hot Electron inj
SE
ectionのストレスを印加する場合、 Hレベルを示す信号 φ を供給してょ ヽ。また、
HE
制御部 14は、（1) FN Gate injectionのストレスを印加する場合、 Hレベルとなる 信号 Φ を印加してよい。
D
[0113] このように、制御部 14力 印加するべきストレスに応じて信号 φ 、信号 φ 、信号
SE S
Φ 、信号 φ を制御することにより、被測定トランジスタ 372のソース端子及びドレイ
D HE
ン端子に、印加するべきストレスに応じた電圧をそれぞれ印加することができる。
[0114] 測定装置 100は、ストレス印加部 394に上述したストレスを順次印加させた後に、被 測定トランジスタ 372のゲートリーク電流を測定する。このとき、被測定トランジスタ 37 2のゲート端子には、所定のゲート電圧 Vが印加される。そして、列方向選択部 304
G
は、列方向選択トランジスタ 396をオン状態に制御する。
[0115] 列方向選択トランジスタ 396は、被測定トランジスタ 372のソース端子に接続され、 ソース電流を通過させるか否かを切り替えるトランジスタと、ドレイン端子に接続され、 ドレイン電流を通過させる力否かを切り替えるトランジスタとを有する。このような構成 により、被測定トランジスタ 372が P型又は N型のいずれであっても、ゲートリーク電流 を通過させることができる。
[0116] また、各セル 310が図 12に示した構成を有する場合、出力部 320にはゲートリーク 電流が与えられる。本例において、出力部 320は、電流値を出力する機能を有する 。また、特性測定部 16は、出力部 320が出力した電流値に基づいて、被測定トラン ジスタ 372のゲートリーク電流特性を検出する。このような構成によっても、それぞれ の被測定トランジスタ 372のゲートリーク電流を測定し、ゲートリーク電流のバラツキを 算出することができる。
[0117] 図 13は、表示装置 18の表示部が表示するゲートリーク電流のバラツキを示す図で ある。表示装置 18は、測定装置 100が測定したそれぞれの被測定トランジスタ 372 のゲートリーク電流と、ウェハ 500の面内におけるそれぞれの被測定トランジスタ 372 の位置とを対応づけて格納する格納部と、ゲートリーク電流のバラツキを表示する表 示部とを有する。格納部は、特性測定部 16からゲートリーク電流を受け取り、制御部 14から当該ゲートリーク電流に対応する被測定トランジスタ 372の位置情報を受け取 つてよい。制御部 14は、テスト用回路 300に与える選択信号を、被測定トランジスタ 3 72の位置情報として格納部に与えてょ 、。
[0118] 図 13に示すように、表示部は、図 3において説明したウェハ 500に設けられるそれ ぞれのテスト用回路 300のゲートリーク電流測定領域 370を表示する。本例において 、それぞれのテスト用回路 300は、それぞれの電子デバイス 510の内部に設けられる 。表示部は、ウェハ 500の面内と対応する表示面において、それぞれのゲートリーク 電流測定領域 370の位置と対応する座標に、それぞれのゲートリーク電流測定領域 370を表示する。また、表示部は、それぞれの被測定トランジスタ 372の位置と対応 する座標に、それぞれの被測定トランジスタ 372のゲートリーク電流の電流値に応じ た特性情報を表示する。
[0119] ここで、特性情報は、それぞれの被測定トランジスタ 372と対応する表示面の座標 に、それぞれのゲートリーク電流の電流値に応じた明度を有するドットを表示するもの であってよい。また、特性情報は、それぞれの被測定トランジスタ 372と対応する表示 面の座標に、それぞれのゲートリーク電流の電流値に応じた色相を有するドットを表 示するものであってもよ 、。
[0120] このように、被測定トランジスタ 372の閾値電圧のバラツキを、それぞれの被測定ト ランジスタ 372の位置に応じて表示することにより、回路上におけるゲートリーク電流 のバラツキの分布を可視化することができる。また、ウェハ 500の面内におけるゲート リーク電流のバラツキを表示することにより、不良デバイスの抽出、バラツキ要因の解 析等を容易にすることができる。
[0121] 例えば、図 13において、 Aで示すように、被測定トランジスタ 372のゲートリーク電 流力 ゲートリーク電流測定領域 370の全体にわたって大きい場合、当該ゲートリー ク電流測定領域 370が設けられた電子デバイス 510の全体が不良であると推定する ことができる。また、図 13において Bで示すように、複数のゲートリーク電流測定領域 370にわたつて、所定の形状に沿ってゲートリーク電流が大きい領域と小さい領域と があらわれる場合、ウェハ 500に素子を形成する洗浄工程等において、洗浄処理の 不均一性が生じて 、ることが推定できる。
[0122] 図 14は、ウェハ 500上に複数の電子デバイス 510を形成するデバイス製造方法の 一例を示すフローチャートである。まず、ウエノ、 500上に、複数の電子デバイス 510を 形成する（S600)。また、ウェハ 500上に、複数のテスト用回路 300を形成する（S60 2)。 S600及び S602においては、同一のプロセスで電子デバイス 510とテスト用回 路 300を形成する。また、テスト用回路 300は、それぞれの電子デバイス 510の内部 に形成される。
[0123] また、 S602では、図 4、 10、又は 12において説明したテスト用回路 300を形成する 。例えば、図 4において説明したテスト用回路 300を形成する場合、 S602は、それぞ れのテスト用回路 300に対して、複数の被測定トランジスタ 314、選択部（302、 304 )、及び出力部 320等の図 4に示した各素子を形成するステップを有する。
[0124] そして、テスト用回路 300の電気的特性を測定する（S604)。 S604では、図 5、 8、 9、又は 11において説明したように、それぞれのテスト用回路 300に設けられる被測 定トランジスタの閾値電圧、電流電圧特性、 PN接合リーク電流、ゲートリーク電流等 のバラツキを測定する。そして、各テスト用回路 300における上述した特性のバラツキ に基づ!/ヽて、対応する電子デバイス 510の良否を判定する。
[0125] このような方法により、電子デバイス 510の実動作素子を動作させずに、電子デバ イス 510の良否を判定することができる。また、図 13において説明したように、ウェハ 500上における各素子の特性のバラツキを、各素子の位置に応じて表示することに より、不良の解析を容易に行うことができる。また、当該解析結果を、電子デバイス 51 0の設計にフィードバックすることができる。
[0126] 以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施 形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良をカロ えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含 まれ得ることが、請求の範囲の記載から明らかである。 産業上の利用可能性
以上から明らかなように、本発明によれば、ウェハ面内に設けられた多数の被測定 トランジスタにおける閾値電圧、電流電圧特性、リーク電流のバラツキを、高精度かつ 短時間に測定することができる。また、ウェハ面内における特性のバラツキの分布を 表示し、欠陥箇所の特定と原因の解析を容易に行うことができる。

Claims

請求の範囲
[1] 電気的に並列に設けられた複数の被測定トランジスタと、
それぞれの被測定トランジスタを順次選択する選択部と、
前記選択部が順次選択した前記被測定トランジスタのソース電圧を順次出力する 出力部と
を有するテスト用回路。
[2] 前記テスト用回路は、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのソースドレイン間電流を規定する複数の電流源と、
前記複数の被測定トランジスタと対応して設けられ、予め定められたゲート電圧を、 それぞれ対応する前記被測定トランジスタのゲート端子に印加する複数のゲート電 圧制御部と
を更に備え、
前記出力部は、前記選択部が順次選択した前記被測定トランジスタのソース電圧 を順次出力する
請求項 1に記載のテスト用回路。
[3] さらに複数の被測定トランジスタが各列に電気的に並列に設けられて、前記被測定 トランジスタが行列のマトリクスを構成し、
前記選択部は、
前記行方向における前記被測定トランジスタの位置を選択する行方向選択部と、 前記列方向における前記被測定トランジスタの位置を選択する列方向選択部と を有する
請求項 1に記載のテスト用回路。
[4] 前記行方向選択部及び前記列方向選択部は、与えられる選択信号を、前記被測 定トランジスタの位置を示す位置信号に変換する回路をそれぞれ有する
請求項 3に記載のテスト用回路。
[5] 前記テスト用回路は、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タの前記ソース電圧を、ドレイン端子に受け取る複数の列方向選択トランジスタと、 前記被測定トランジスタが設けられる前記行方向の位置毎に設けられ、それぞれの 前記行方向の位置に設けられた前記列方向選択トランジスタのソース電圧を前記特 性測定部に供給する力否かを選択する複数の行方向選択トランジスタと
を更に備え、
前記列方向選択部は、前記列方向の位置毎に、複数の前記列方向選択トランジス タを順次オン状態に制御し、
前記行方向選択部は、前記複数の行方向選択トランジスタを順次オン状態に制御 する
請求項 3に記載のテスト用回路。
[6] 前記電流源は、前記列方向に設けられる複数の前記被測定トランジスタに対して 共通に設けられる
請求項 3にテスト用回路。
[7] 前記複数の被測定トランジスタは、前記行方向における位置毎に予め定められた プロセスルール又はデバイスサイズで形成される
請求項 3に記載のテスト用回路。
[8] 前記テスト用回路のそれぞれの前記ゲート電圧制御部は、前記被測定トランジスタ のゲート端子と接続される PN接合を有するスィッチ用トランジスタを有し、
前記スィッチ用トランジスタは、前記被測定トランジスタをオン状態とする前記ゲート 電圧と、前記被測定トランジスタをオフ状態とする前記ゲート電圧とを、前記被測定ト ランジスタに印加する
請求項 2に記載のテスト用回路。
[9] 請求項 1から 8の 、ずれかに記載の前記テスト用回路を、各半導体回路間の境界 に設けたウェハ。
[10] 複数の半導体回路に対応して請求項 1から 8のいずれかに記載の前記テスト用回 路を複数備え、
それぞれの前記テスト用回路は、対応する前記半導体回路の内部に設けられるゥ エノ、。
[11] 請求項 2に記載の前記テスト用回路における電気的特性を測定する測定装置であ つて、
それぞれの前記ゲート電圧制御部に、対応する前記被測定トランジスタをオン状態 に制御する前記ゲート電圧を、対応する前記被測定トランジスタのゲート端子に印加 させるゲート制御部と、
それぞれの前記被測定トランジスタの前記ゲート電圧、及び前記出力部が出力す るそれぞれの前記ソース電圧に基づ 、て、それぞれの前記被測定トランジスタの閾 値電圧を算出する特性測定部と
を備える測定装置。
[12] それぞれの前記電流源に、略同一の前記ソースドレイン間電流を生成させる電流 制御部を更に備え、
前記特性測定部は、それぞれの前記被測定トランジスタの前記閾値電圧のバラッ キを算出する請求項 11に記載の測定装置。
[13] それぞれの前記電流源が生成する前記ソースドレイン間電流を順次変化させる電 流制御部を更に備え、
前記特性測定部は、それぞれの前記被測定トランジスタに対して、前記電流制御 部が順次変化させる前記ソースドレイン間電流毎に前記ソース電圧を測定し、それぞ れの前記被測定トランジスタの電流電圧特性を算出する
請求項 11に記載の測定装置。
[14] 請求項 8に記載の前記テスト用回路における電気的特性を測定する測定装置であ つて、
それぞれの前記スィッチ用トランジスタに、対応する前記被測定トランジスタをオン 状態とする前記ゲート電圧と、前記被測定トランジスタをオフ状態とする前記ゲート電 圧とを、前記被測定トランジスタに順次印加させるゲート制御部と、
それぞれの前記被測定トランジスタに対して、オン状態時の前記ソース電圧と、ォ ン状態力 オフ状態に切り替わって力 所定の時間経過した後の前記ソース電圧と を測定し、前記ソース電圧の変化に基づいて、前記 PN接合におけるリーク電流を算 出する特性測定部と を備える測定装置。
[15] 電気的に並列に設けられた複数の被測定トランジスタと、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのゲート端子に所定のゲート電圧を印加する複数のゲート電圧制御部と、 前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのソース端子及びドレイン端子に電圧を印加し、前記被測定トランジスタのゲート絶 縁膜に印加される電圧を略一定に制御する複数の電圧印加部と、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タの前記ソース端子及び前記ドレイン端子力 出力されるゲートリーク電流を積分す る積分容量と、
それぞれの前記被測定トランジスタを順次選択する選択部と、
前記選択部が順次選択する前記被測定トランジスタに対応する前記積分容量の電 圧を順次出力する出力部と
を有するテスト用回路。
[16] 前記テスト用回路は、
それぞれの前記被測定トランジスタの前記ゲート絶縁膜に電気的ストレスを印加す るストレス印加部と、
前記ストレス印加部が前記電気的ストレスを印加した後に、前記被測定トランジスタ の前記ソース端子及び前記ドレイン端子と、前記積分容量とを電気的に接続するス イッチ部と
を更に有する請求項 15に記載のテスト用回路。
[17] 前記電圧印加部は、
前記被測定トランジスタの前記ソース端子及び前記ドレイン端子に印加するべき電 圧に応じたゲート電圧が与えられ、ソース端子が前記スィッチ部を介して前記被測定 トランジスタのソース端子及びドレイン端子に接続され、ドレイン端子が前記積分容量 に接続される NMOSトランジスタと、
前記 NMOSトランジスタと並列に設けられ、前記被測定トランジスタの前記ソース 端子及び前記ドレイン端子に印加するべき電圧に応じたゲート電圧が与えられ、ドレ イン端子が前記スィッチ部を介して前記被測定トランジスタのソース端子及びドレイン 端子に接続され、ソース端子が前記積分容量に接続される PMOSトランジスタと を有する請求項 16に記載のテスト用回路。
[18] 前記スィッチ部は、
前記被測定トランジスタのソース端子及びドレイン端子を前記ストレス印加部に接続 する力否かを切り替える第 1のスィッチと、
前記被測定トランジスタのソース端子及びドレイン端子を前記積分容量に接続する か否かを切り替える第 2のスィッチと
を有する請求項 16に記載のテスト用回路。
[19] 請求項 15に記載の前記テスト用回路の特性を測定する測定装置であって、
前記ゲート電圧制御部に、前記被測定トランジスタのゲート端子に所定のゲート電 圧を印加させ、前記電圧印加部に、前記被測定トランジスタのゲート絶縁膜に印加さ れる電界を略一定に制御させる制御部と、
所定の期間における、前記出力部が出力する電圧の変化量に基づいて、それぞれ の前記被測定トランジスタのゲートリーク電流を算出する特性測定部と
を備える測定装置。
[20] 前記制御部は、前記ゲート電圧制御部に、略 OVの前記ゲート電圧と、正又は負の 電圧値の前記ゲート電圧とを順次前記被測定トランジスタに印カロさせ、
前記特性測定部は、
前記選択部が選択した前記被測定トランジスタに略 OVの前記ゲート電圧が印加し た状態で、所定の期間における前記出力部が出力する電圧の変化量に基づいて、 ノ ックグラウンド電流の第 1の電流値を算出し、
当該被測定トランジスタに正又は負の電圧値の前記ゲート電圧が印力 tlした状態で 、所定の期間における前記出力部が出力する電圧の変化量に基づいて、前記バック グラウンド電流と前記ゲートリーク電流との和の第 2の電流値を算出し、
前記第 1の電流値と前記第 2の電流値との差分に基づいて、当該被測定トランジス タの前記ゲートリーク電流の電流値を算出する
請求項 19に記載の測定装置。
[21] ウェハ上に前記複数の電子デバイスを形成するステップと、
前記ウェハ上に複数のテスト用回路を形成するステップと、
前記複数のテスト用回路の電気的特性を測定するステップと、
前記複数のテスト用回路が設けられた位置と、それぞれの前記テスト用回路の前記 電気的特性とに基づいて、それぞれの前記電子デバイスの良否を判定するステップ と
を備えるテスト用回路製造方法。
[22] 前記テスト用回路を形成するステップは、
電気的に並列に設けられた複数の被測定トランジスタを、それぞれの前記テスト用 回路について形成するステップと、
それぞれの被測定トランジスタを順次選択する選択部を、それぞれの前記テスト用 回路について形成するステップと、
前記選択部が順次選択した前記被測定トランジスタのソース電圧を順次出力する 出力部を、それぞれの前記テスト用回路につ!ヽて形成するステップと
を有する請求項 21に記載のテスト用回路製造方法。
[23] 前記テスト用回路を形成するステップは、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのソースドレイン間電流を規定する複数の電流源を、それぞれの前記テスト用回路 につ 、て形成するステップと、
前記複数の被測定トランジスタと対応して設けられ、予め定められたゲート電圧を、 それぞれ対応する前記被測定トランジスタのゲート端子に印加する複数のゲート電 圧制御部を、それぞれの前記テスト用回路につ!、て形成するステップと
を更に有する
請求項 22に記載のテスト用回路製造方法。
[24] 前記電気的特性を測定するステップは、
それぞれの前記テスト用回路につ 1、て、前記選択部が順次選択した前記被測定ト ランジスタのソース電圧を前記出力部に順次出力させるステップと、
それぞれの前記テスト用回路について、それぞれの前記ゲート電圧制御部に、対 応する前記被測定トランジスタをオン状態に制御する前記ゲート電圧を、対応する前 記被測定トランジスタのゲート端子に印加させるステップと、
それぞれの前記テスト用回路につ 、て、それぞれの前記被測定トランジスタの前記 ゲート電圧、及び前記出力部が出力するそれぞれの前記ソース電圧に基づいて、そ れぞれの前記被測定トランジスタの閾値電圧を算出するステップと
を有する請求項 23に記載のテスト用回路製造方法。
[25] 前記テスト用回路を形成するステップは、
電気的に並列に設けられた複数の被測定トランジスタを、それぞれの前記テスト用 回路について形成するステップと、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのゲート端子に所定のゲート電圧を印加する複数のゲート電圧制御部を、それぞ れの前記テスト用回路に形成するステップと、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タのソース端子及びドレイン端子に電圧を印加し、前記被測定トランジスタのゲート絶 縁膜に印加される電圧を略一定に制御する複数の電圧印加部を、それぞれの前記 テスト用回路につ 、て形成するステップと、
前記複数の被測定トランジスタと対応して設けられ、対応する前記被測定トランジス タの前記ソース端子及び前記ドレイン端子力 出力されるゲートリーク電流を積分す る複数の積分容量を、それぞれの前記テスト用回路につ!、て形成するステップと、 それぞれの前記被測定トランジスタを順次選択する選択部を、それぞれの前記テス ト用回路につ ヽて形成するステップと、
前記選択部が順次選択する前記被測定トランジスタに対応する前記積分容量の電 圧を順次出力する出力部を、それぞれの前記テスト用回路について形成するステツ プと
を有する請求項 21に記載のテスト用回路製造方法。
[26] 前記電気的特性を測定するステップは、
それぞれの前記テスト用回路について、前記ゲート電圧制御部に、前記被測定トラ ンジスタのゲート端子に所定のゲート電圧を印加させ、前記電圧印加部に、前記被 測定トランジスタのゲート絶縁膜に印加される電圧を略一定に制御させるステップと、 それぞれの前記テスト用回路について、所定の期間における、前記出力部が出力 する電圧の変化量に基づ!/、て、それぞれの前記被測定トランジスタのゲートリーク電 流を算出するステップと
を有する請求項 25に記載のテスト用回路製造方法。
[27] 基板に設けられた複数の被測定トランジスタの閾値電圧のバラツキを表示する表示 装置であって、
それぞれの前記被測定トランジスタの閾値電圧を測定する測定装置と、 前記測定装置が測定した前記被測定トランジスタの閾値電圧と、前記ウェハの面内 におけるそれぞれの前記被測定トランジスタの位置とを対応づけて格納する格納部 と、
前記基板の面内と対応する表示面に、それぞれの前記被測定トランジスタの前記 位置と対応させて、それぞれの前記被測定トランジスタの閾値電圧の電圧値に応じ た特性情報を表示する表示部と
を備える表示装置。
[28] 前記表示部は、それぞれの前記被測定トランジスタの前記特性情報を、色または 明るさによって表示する
請求項 27に記載の表示装置。
[29] 前記表示部は、それぞれの前記被測定トランジスタの位置と対応させて、それぞれ の前記被測定トランジスタのリーク電流の電流値情報を更に表示する
請求項 27に記載の表示装置。
[30] 基板に設けられた複数の被測定トランジスタのリーク電流のバラツキを表示する表 示装置であって、
それぞれの前記被測定トランジスタのリーク電流を測定する測定装置と、 前記測定部が測定した前記被測定トランジスタのリーク電流と、前記基板の面内に おけるそれぞれの前記被測定トランジスタの位置とを対応づけて格納する格納部と、 前記基板の面内と対応する表示面に、それぞれの前記被測定トランジスタの前記 位置と対応させて、それぞれの前記被測定トランジスタのリーク電流の電流値に応じ た特性情報を表示する表示部と
を備える表示装置。
[31] 請求項 2に記載の前記テスト用回路における電気的特性を測定する測定方法であ つて、
それぞれの前記ゲート電圧制御部に、対応する前記被測定トランジスタをオン状態 に制御する前記ゲート電圧を、対応する前記被測定トランジスタのゲート端子に印加 させるゲート制御ステップと、
それぞれの前記被測定トランジスタの前記ゲート電圧、及び前記出力部が出力す るそれぞれの前記ソース電圧に基づ 、て、それぞれの前記被測定トランジスタの閾 値電圧を算出する特性測定ステップと
を備える測定方法。
[32] それぞれの前記電流源に、略同一の前記ソースドレイン間電流を生成させる電流 制御ステップを更に備え、
前記特性測定ステップにお 、て、それぞれの前記被測定トランジスタの前記閾値 電圧のバラツキを算出する請求項 31に記載の測定方法。
[33] それぞれの前記電流源が生成する前記ソースドレイン間電流を順次変化させる電 流制御ステップを更に備え、
前記特性測定ステップにおいて、それぞれの前記被測定トランジスタに対して、前 記電流制御ステップで順次変化させる前記ソースドレイン間電流毎に前記ソース電 圧を測定し、それぞれの前記被測定トランジスタの電流電圧特性を算出する 請求項 31に記載の測定方法。
[34] 請求項 8に記載の前記テスト用回路における電気的特性を測定する測定方法であ つて、
それぞれの前記スィッチ用トランジスタに、対応する前記被測定トランジスタをオン 状態とする前記ゲート電圧と、前記被測定トランジスタをオフ状態とする前記ゲート電 圧とを、前記被測定トランジスタに順次印加させるゲート制御ステップと、
それぞれの前記被測定トランジスタに対して、オン状態時の前記ソース電圧と、ォ ン状態力 オフ状態に切り替わって力 所定の時間経過した後の前記ソース電圧と を測定し、前記ソース電圧の変化に基づいて、前記 PN接合におけるリーク電流を算 出する特性測定ステップと
を備える測定方法。
[35] 請求項 15に記載の前記テスト用回路の特性を測定する測定方法であって、
前記ゲート電圧制御部に、前記被測定トランジスタのゲート端子に所定のゲート電 圧を印加させ、前記電圧印加部に、前記被測定トランジスタのゲート絶縁膜に印加さ れる電界を略一定に制御させる制御ステップと、
所定の期間における、前記出力部が出力する電圧の変化量に基づいて、それぞれ の前記被測定トランジスタのゲートリーク電流を算出する特性測定ステップと を備える測定方法。
[36] 前記制御ステップにお 、て、前記ゲート電圧制御部に、略 OVの前記ゲート電圧と、 正又は負の電圧値の前記ゲート電圧とを順次前記被測定トランジスタに印カロさせ、 前記特性測定ステップは、
前記選択部が選択した前記被測定トランジスタに略 OVの前記ゲート電圧が印加し た状態で、所定の期間における前記出力部が出力する電圧の変化量に基づいて、 ノ ックグラウンド電流の第 1の電流値を算出するステップと、
当該被測定トランジスタに正又は負の電圧値の前記ゲート電圧が印力 tlした状態で 、所定の期間における前記出力部が出力する電圧の変化量に基づいて、前記バック グラウンド電流と前記ゲートリーク電流との和の第 2の電流値を算出するステップと、 前記第 1の電流値と前記第 2の電流値との差分に基づいて、当該被測定トランジス タの前記ゲートリーク電流の電流値を算出するステップと
を有する
請求項 35に記載の測定方法。
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