JPH10223707A - ウエハテスト方法及び装置 - Google Patents
ウエハテスト方法及び装置Info
- Publication number
- JPH10223707A JPH10223707A JP9041681A JP4168197A JPH10223707A JP H10223707 A JPH10223707 A JP H10223707A JP 9041681 A JP9041681 A JP 9041681A JP 4168197 A JP4168197 A JP 4168197A JP H10223707 A JPH10223707 A JP H10223707A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- light emission
- wafer
- map
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Investigating, Analyzing Materials By Fluorescence Or Luminescence (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 ウエハに作り込まれた半導体集積回路装置の
チップの異常がゲート酸化膜の破壊に起因する不良であ
るのか他の要因による不良であるのかを分離する。 【解決手段】 ウエハテスト装置１，６は、集積回路装
置チップが作り込まれたウエハ２が載置され、そのチッ
プの外部接続端子にプローブカード３の試験用プローブ
を接触させながら電気的特性を順次試験していく。電気
的特性を試験中のチップ表面からの発光を検出するため
に、光学系４，５が設けられている。データ処理装置７
は、その光学系４，５による発光検出値を発光のしきい
値と比較して二値化する。データ解析装置８は、データ
処理装置７による処理結果及びそのチップのウエハ２上
での位置信号に基づいて発光検出値が発光のしきい値を
越えたチップに関するウエハ上でのマップを作成する手
段、並びに電気的特性の測定値を電気的特性のしきい値
と比較した結果及びそのチップのウエハ２上での位置信
号に基づいて電気的特性測定値が電気的特性のしきい値
を越えたチップに関するウエハ上でのマップを作成する
手段とを備えている。
チップの異常がゲート酸化膜の破壊に起因する不良であ
るのか他の要因による不良であるのかを分離する。 【解決手段】 ウエハテスト装置１，６は、集積回路装
置チップが作り込まれたウエハ２が載置され、そのチッ
プの外部接続端子にプローブカード３の試験用プローブ
を接触させながら電気的特性を順次試験していく。電気
的特性を試験中のチップ表面からの発光を検出するため
に、光学系４，５が設けられている。データ処理装置７
は、その光学系４，５による発光検出値を発光のしきい
値と比較して二値化する。データ解析装置８は、データ
処理装置７による処理結果及びそのチップのウエハ２上
での位置信号に基づいて発光検出値が発光のしきい値を
越えたチップに関するウエハ上でのマップを作成する手
段、並びに電気的特性の測定値を電気的特性のしきい値
と比較した結果及びそのチップのウエハ２上での位置信
号に基づいて電気的特性測定値が電気的特性のしきい値
を越えたチップに関するウエハ上でのマップを作成する
手段とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明はウエハ内に作り込ま
れた集積回路装置のチップの外部接続端子に試験用プロ
ーグを接触させながらそのチップの電気的特性をチップ
ごとに順次試験していく方法とその装置に関するもので
ある。
れた集積回路装置のチップの外部接続端子に試験用プロ
ーグを接触させながらそのチップの電気的特性をチップ
ごとに順次試験していく方法とその装置に関するもので
ある。
【０００２】
【従来の技術】ウエハに半導体集積回路装置チップを作
り込んだのち、ウエハをチップごとに分離する前に、チ
ップごとにその外部接続端子に試験用プローブを接触さ
せながらそのチップの電気的特性を順次試験していくテ
ストが行われている。ＭＯＳ構造を有する半導体集積回
路装置においては、ゲート電極とソース／ドレインとの
間に電圧を印加して電源電流値を測定することにより電
気的特性が試験されている。その電源電流値が、異常で
あることを示す電気的特性のしきい値を越えた場合、そ
の原因としてはゲート酸化膜の破壊のほか、ゲート電極
の幅が設計値よりも細くなっていたり、基板の拡散領域
でのジャンクションの不良などが挙げられる。そのう
ち、ゲート酸化膜の破壊による電源電流値の増加が支配
的であることが一般に知られている。
り込んだのち、ウエハをチップごとに分離する前に、チ
ップごとにその外部接続端子に試験用プローブを接触さ
せながらそのチップの電気的特性を順次試験していくテ
ストが行われている。ＭＯＳ構造を有する半導体集積回
路装置においては、ゲート電極とソース／ドレインとの
間に電圧を印加して電源電流値を測定することにより電
気的特性が試験されている。その電源電流値が、異常で
あることを示す電気的特性のしきい値を越えた場合、そ
の原因としてはゲート酸化膜の破壊のほか、ゲート電極
の幅が設計値よりも細くなっていたり、基板の拡散領域
でのジャンクションの不良などが挙げられる。そのう
ち、ゲート酸化膜の破壊による電源電流値の増加が支配
的であることが一般に知られている。
【０００３】電源電流値の測定及び不良品の除去は、ウ
エハテスターを用いて実施されているが、ゲート酸化膜
の破壊に起因する不良と他の要因によって発生する不良
とが分離されていない。そのため、電源電流値の増加が
検出されてもその原因が特定されないため、製造プロセ
スにフィードバックすることができず、歩留まり向上に
は寄与していない。一方で、電気的特性を測定中のチッ
プ表面からの発光を同時に検出することも行われてい
る。また、ウエハテストではチップ単位で良品か不良品
かの判定がなされているが、チップ内でどの箇所が不良
であるかについての情報は得られない。そのため、回路
パターンの設計に問題があってもそれを見つけ出すこと
ができない。
エハテスターを用いて実施されているが、ゲート酸化膜
の破壊に起因する不良と他の要因によって発生する不良
とが分離されていない。そのため、電源電流値の増加が
検出されてもその原因が特定されないため、製造プロセ
スにフィードバックすることができず、歩留まり向上に
は寄与していない。一方で、電気的特性を測定中のチッ
プ表面からの発光を同時に検出することも行われてい
る。また、ウエハテストではチップ単位で良品か不良品
かの判定がなされているが、チップ内でどの箇所が不良
であるかについての情報は得られない。そのため、回路
パターンの設計に問題があってもそれを見つけ出すこと
ができない。
【０００４】
【発明が解決しようとする課題】本発明の第１の目的
は、ウエハに作り込まれた半導体集積回路装置のチップ
の電気的特性が異常であった場合に、その異常がゲート
酸化膜の破壊に起因する不良であるのか他の要因による
不良であるのかを分離し、製造プロセスにフィードバッ
クできるようにすることである。本発明の第２の目的
は、チップ内での不良箇所を見つけることである。
は、ウエハに作り込まれた半導体集積回路装置のチップ
の電気的特性が異常であった場合に、その異常がゲート
酸化膜の破壊に起因する不良であるのか他の要因による
不良であるのかを分離し、製造プロセスにフィードバッ
クできるようにすることである。本発明の第２の目的
は、チップ内での不良箇所を見つけることである。
【０００５】
【課題を解決するための手段】本発明のウエハテスト方
法の第１の局面は、第１の目的を達成するために、ウエ
ハ内に作り込まれた集積回路装置のチップの外部接続端
子に試験用プローグを接触させながらそのチップの電気
的特性をチップごとに順次試験していくとともに、チッ
プ表面からの発光を同時に検出していき、電気的特性が
電気的特性のしきい値を越えたチップに関するウエハ上
でのマップと、発光が発光のしきい値を越えたチップに
関するウエハ上でのマップとをそれぞれ作成する。
法の第１の局面は、第１の目的を達成するために、ウエ
ハ内に作り込まれた集積回路装置のチップの外部接続端
子に試験用プローグを接触させながらそのチップの電気
的特性をチップごとに順次試験していくとともに、チッ
プ表面からの発光を同時に検出していき、電気的特性が
電気的特性のしきい値を越えたチップに関するウエハ上
でのマップと、発光が発光のしきい値を越えたチップに
関するウエハ上でのマップとをそれぞれ作成する。
【０００６】発光が発光のしきい値を越えたチップでは
ゲート酸化膜の破壊が起こっているので、電気的特性に
関するマップデータと発光に関するマップデータとの差
を求め、発光はしきい値を越えず、電気的特性がしきい
値を越えたチップに関するマップを作成すれば、そのマ
ップはゲート酸化膜の破壊以外の要因による不良の起こ
っているチップを示すことになる。
ゲート酸化膜の破壊が起こっているので、電気的特性に
関するマップデータと発光に関するマップデータとの差
を求め、発光はしきい値を越えず、電気的特性がしきい
値を越えたチップに関するマップを作成すれば、そのマ
ップはゲート酸化膜の破壊以外の要因による不良の起こ
っているチップを示すことになる。
【０００７】本発明のウエハテスト方法の第２の局面
は、第２の目的を達成するために、ウエハ内に作り込ま
れた集積回路装置のチップの表面からの発光を二次元的
にとらえ、チップ内を複数に分割した各部分について発
光が発光のしきい値を越えたもののマップを作成する。
は、第２の目的を達成するために、ウエハ内に作り込ま
れた集積回路装置のチップの表面からの発光を二次元的
にとらえ、チップ内を複数に分割した各部分について発
光が発光のしきい値を越えたもののマップを作成する。
【０００８】本発明のウエハテスト方法の第１の局面を
実現する本発明のウエハテスト装置は、図１に示される
ように、集積回路装置チップが作り込まれたウエハ２が
載置され、そのチップの外部接続端子にプローブカード
３の試験用プローブを接触させながら電気的特性を順次
試験していくウエハテスト装置１，６において、電気的
特性を試験中のチップ表面からの発光を検出する光学系
４，５と、その光学系４，５による発光検出値を発光の
しきい値と比較して二値化するデータ処理装置７と、デ
ータ処理装置７による処理結果及びそのチップのウエハ
２上での位置信号に基づいて発光検出値が発光のしきい
値を越えたチップに関するウエハ上でのマップを作成す
る手段、並びに電気的特性の測定値を電気的特性のしき
い値と比較した結果及びそのチップのウエハ２上での位
置信号に基づいて電気的特性測定値が電気的特性のしき
い値を越えたチップに関するウエハ上でのマップを作成
する手段とを備えたデータ解析装置８とを備えている。
実現する本発明のウエハテスト装置は、図１に示される
ように、集積回路装置チップが作り込まれたウエハ２が
載置され、そのチップの外部接続端子にプローブカード
３の試験用プローブを接触させながら電気的特性を順次
試験していくウエハテスト装置１，６において、電気的
特性を試験中のチップ表面からの発光を検出する光学系
４，５と、その光学系４，５による発光検出値を発光の
しきい値と比較して二値化するデータ処理装置７と、デ
ータ処理装置７による処理結果及びそのチップのウエハ
２上での位置信号に基づいて発光検出値が発光のしきい
値を越えたチップに関するウエハ上でのマップを作成す
る手段、並びに電気的特性の測定値を電気的特性のしき
い値と比較した結果及びそのチップのウエハ２上での位
置信号に基づいて電気的特性測定値が電気的特性のしき
い値を越えたチップに関するウエハ上でのマップを作成
する手段とを備えたデータ解析装置８とを備えている。
【０００９】データ解析装置８は、発光検出値に関する
マップを作成する手段のデータと、電気的特性測定値に
関するマップを作成する手段のデータとの差に基づい
て、発光検出値は発光のしきい値を越えず、電気的特性
測定値が電気的特性のしきい値を越えたチップに関する
マップを作成する手段をさらに備えていることが好まし
い。
マップを作成する手段のデータと、電気的特性測定値に
関するマップを作成する手段のデータとの差に基づい
て、発光検出値は発光のしきい値を越えず、電気的特性
測定値が電気的特性のしきい値を越えたチップに関する
マップを作成する手段をさらに備えていることが好まし
い。
【００１０】本発明のウエハテスト方法の第２の局面を
実現する本発明のウエハテスト装置は、図２に示される
ように、集積回路装置チップが作り込まれたウエハ２が
載置され、そのチップの外部接続端子にプローブカード
３の試験用プローブを接触させながら電気的特性を順次
試験していくウエハテスト装置１，６において、電気的
特性を試験中のチップ表面からの発光を二次元的に検出
する光学系４，５ａと、その光学系４，５ａにより検出
された像を複数の部分に分割し、各部分の発光検出値を
発光のしきい値と比較して二値化する画像処理装置３０
と、画像処理装置３０の処理結果に基づいて発光検出値
が発光のしきい値を越えた部分についてのチップ上での
マップを作成するデータ解析装置３１とを備えている。
実現する本発明のウエハテスト装置は、図２に示される
ように、集積回路装置チップが作り込まれたウエハ２が
載置され、そのチップの外部接続端子にプローブカード
３の試験用プローブを接触させながら電気的特性を順次
試験していくウエハテスト装置１，６において、電気的
特性を試験中のチップ表面からの発光を二次元的に検出
する光学系４，５ａと、その光学系４，５ａにより検出
された像を複数の部分に分割し、各部分の発光検出値を
発光のしきい値と比較して二値化する画像処理装置３０
と、画像処理装置３０の処理結果に基づいて発光検出値
が発光のしきい値を越えた部分についてのチップ上での
マップを作成するデータ解析装置３１とを備えている。
【００１１】
【実施例】図３は図１のウエハテスト装置を具体的に示
した一実施例であり、データ処理装置７とデータ解析装
置８が具体化されている。１は集積回路装置チップが作
り込まれたウエハ２を載置し、その電気的特性を試験す
る装置（プローバ）であり、試験用プローブを備えたプ
ローブカード３を備えている。プローバ１において試験
中のチップの位置を示す位置情報はプローバ１により検
出され、プローブカード３の試験用プローブにより取り
込まれた信号からそのチップの電気的特性がテスター６
により検出される。
した一実施例であり、データ処理装置７とデータ解析装
置８が具体化されている。１は集積回路装置チップが作
り込まれたウエハ２を載置し、その電気的特性を試験す
る装置（プローバ）であり、試験用プローブを備えたプ
ローブカード３を備えている。プローバ１において試験
中のチップの位置を示す位置情報はプローバ１により検
出され、プローブカード３の試験用プローブにより取り
込まれた信号からそのチップの電気的特性がテスター６
により検出される。
【００１２】プローバ１の上方にはプローブカード３に
より試験中のチップからの発光を集光するための集光光
学系４が設けられ、その集光光学系４により集光された
光を検出するために集光光学系４の上方に光電子増倍管
５が設けられている。光電子増倍管５により検出された
チップごとの発光強度信号は、増幅器１０により増幅さ
れ、Ａ／Ｄ変換器１２によりデジタル信号に変換されて
コンパレータ１４に取り込まれる。コンパレータ１４で
は発光強度の異常値を示すしきい値Ａと比較される。
より試験中のチップからの発光を集光するための集光光
学系４が設けられ、その集光光学系４により集光された
光を検出するために集光光学系４の上方に光電子増倍管
５が設けられている。光電子増倍管５により検出された
チップごとの発光強度信号は、増幅器１０により増幅さ
れ、Ａ／Ｄ変換器１２によりデジタル信号に変換されて
コンパレータ１４に取り込まれる。コンパレータ１４で
は発光強度の異常値を示すしきい値Ａと比較される。
【００１３】チップの座標はプローバ１によるウエハ位
置情報により定められ、コンパレータ１４で発光強度信
号がしきい値を越えたチップについてマップを作成する
ために、マップメモリ１６が設けられている。マップメ
モリ１６はウエハ内の各チップに対応するメモリであ
り、チップの発光信号強度がしきい値を越えた場合に該
当する座標のメモリがインクリメントされる。マップメ
モリ１６では複数のウエハについての同一座標のチップ
の重ねあわせが行われる。
置情報により定められ、コンパレータ１４で発光強度信
号がしきい値を越えたチップについてマップを作成する
ために、マップメモリ１６が設けられている。マップメ
モリ１６はウエハ内の各チップに対応するメモリであ
り、チップの発光信号強度がしきい値を越えた場合に該
当する座標のメモリがインクリメントされる。マップメ
モリ１６では複数のウエハについての同一座標のチップ
の重ねあわせが行われる。
【００１４】テスター６による電気的特性の測定値であ
る電源電流値はコンパレータ１８に取り込まれる。コン
パレータ１８では電源電流値の異常値を示すしきい値Ｂ
と比較され、電源電流値がしきい値を越えた場合にマッ
プメモリ２０の該当する座標のメモリがインクリメント
される。この場合もチップの座標はプローバ１によるウ
エハ位置信号により定められる。
る電源電流値はコンパレータ１８に取り込まれる。コン
パレータ１８では電源電流値の異常値を示すしきい値Ｂ
と比較され、電源電流値がしきい値を越えた場合にマッ
プメモリ２０の該当する座標のメモリがインクリメント
される。この場合もチップの座標はプローバ１によるウ
エハ位置信号により定められる。
【００１５】マップメモリ１６は発光信号についての重
ねあわせデータ収納のためのメモリであり、マップメモ
リ２０は電源電流値についての重ねあわせデータ収集の
ためのメモリである。マップメモリ２２はマップメモリ
１６とマップメモリ２０の差をとったものであり、ゲー
ト酸化膜の破壊に起因するゲートリーク以外の電源電流
値異常のウエハ面内分布を示すものである。図１と図３
を比較すると、増幅器１０、Ａ／Ｄ変換器１２及びコン
パレータ１４がデータ処理装置７に対応し、コンパレー
タ１８、及びマップメモリ１６，２０，２２がデータ解
析装置８に対応する。
ねあわせデータ収納のためのメモリであり、マップメモ
リ２０は電源電流値についての重ねあわせデータ収集の
ためのメモリである。マップメモリ２２はマップメモリ
１６とマップメモリ２０の差をとったものであり、ゲー
ト酸化膜の破壊に起因するゲートリーク以外の電源電流
値異常のウエハ面内分布を示すものである。図１と図３
を比較すると、増幅器１０、Ａ／Ｄ変換器１２及びコン
パレータ１４がデータ処理装置７に対応し、コンパレー
タ１８、及びマップメモリ１６，２０，２２がデータ解
析装置８に対応する。
【００１６】図４（Ａ)，(Ｂ）はそれぞれマップメモリ
１６，２０によりデータ収集された結果の一例を表わし
たものである。（Ａ）は５０枚のウエハについて発光マ
ップを重ねあわせたものであり、数字は５０枚中の何枚
でその位置のチップが発光したかを示している。一方、
（Ｂ）はテスター６のデータから電源電流値の規格外の
マップを同じ５０枚のウエハについて重ねあわせた結果
である。
１６，２０によりデータ収集された結果の一例を表わし
たものである。（Ａ）は５０枚のウエハについて発光マ
ップを重ねあわせたものであり、数字は５０枚中の何枚
でその位置のチップが発光したかを示している。一方、
（Ｂ）はテスター６のデータから電源電流値の規格外の
マップを同じ５０枚のウエハについて重ねあわせた結果
である。
【００１７】図４（Ａ)，(Ｂ）の比較から、発光が見ら
れるチップは必ず電源電流値が高い、すなわちリークが
発生しているが、リークが発生しているチップは必ずし
も発光が見られるとは限らないことが判る。発光がゲー
ト酸化膜の破壊によって発生することは知られている
が、図４の結果からゲート酸化膜破壊と、他のモードの
リークを分離することができる。すなわち、図４（Ａ）
はゲート酸化膜破壊の分布を示すものであり、図４
（Ｂ）から（Ａ）を引いた結果のマップを作成すると、
それはゲート酸化膜破壊以外のモードによるリークのマ
ップを示したものである。
れるチップは必ず電源電流値が高い、すなわちリークが
発生しているが、リークが発生しているチップは必ずし
も発光が見られるとは限らないことが判る。発光がゲー
ト酸化膜の破壊によって発生することは知られている
が、図４の結果からゲート酸化膜破壊と、他のモードの
リークを分離することができる。すなわち、図４（Ａ）
はゲート酸化膜破壊の分布を示すものであり、図４
（Ｂ）から（Ａ）を引いた結果のマップを作成すると、
それはゲート酸化膜破壊以外のモードによるリークのマ
ップを示したものである。
【００１８】テスターによる図４（Ｂ）の電気的特性の
マップのみでは不明確であったウエハ面内分布が、発光
マップを作成することにより明確になる。すなわち、図
４（Ａ）からゲート酸化膜破壊に基づく不良がウエハの
同心円上に分布していることから、ウエハ自体の物性に
依存することが推定される。
マップのみでは不明確であったウエハ面内分布が、発光
マップを作成することにより明確になる。すなわち、図
４（Ａ）からゲート酸化膜破壊に基づく不良がウエハの
同心円上に分布していることから、ウエハ自体の物性に
依存することが推定される。
【００１９】図５は図２のウエハテスト装置を具体的に
示した他の実施例であり、画像処理装置３０とデータ解
析装置３１が具体化されている。符号１から４は図３の
実施例のものと同じであるので説明を省略する。５ａは
二次元撮像素子であり、撮像管又はＣＣＤなどの固体撮
像素子である。撮像素子５ａは電気的特性を試験中のチ
ップ上の発光画像を収集する。撮像素子５ａによる発光
強度信号は増幅器１０ａにより増幅された後、Ａ／Ｄ変
換器１２ａによりデジタル信号に変換されて画像メモリ
３２に取り込まれる。画像メモリ３２は撮像素子５ａの
画素数に対応したエリアの発光強度を格納する。エリア
分割器３４は画像メモリ３２に取り込まれた画像を決め
られた数のセグメントに分割する。例えば撮像素子５ａ
による８００×６００の画素を２００×２００セグメン
トに分割する。コンパレータ３６は分割された各セグメ
ント内の画素の発光強度の合計を設定されたしきい値と
比較し、しきい値を越えたか否かを各セグメントについ
てしきい値と比較して二値化マップに変換する。その情
報は個別マップメモリ３８に格納され、個別チップ情報
として出力される。
示した他の実施例であり、画像処理装置３０とデータ解
析装置３１が具体化されている。符号１から４は図３の
実施例のものと同じであるので説明を省略する。５ａは
二次元撮像素子であり、撮像管又はＣＣＤなどの固体撮
像素子である。撮像素子５ａは電気的特性を試験中のチ
ップ上の発光画像を収集する。撮像素子５ａによる発光
強度信号は増幅器１０ａにより増幅された後、Ａ／Ｄ変
換器１２ａによりデジタル信号に変換されて画像メモリ
３２に取り込まれる。画像メモリ３２は撮像素子５ａの
画素数に対応したエリアの発光強度を格納する。エリア
分割器３４は画像メモリ３２に取り込まれた画像を決め
られた数のセグメントに分割する。例えば撮像素子５ａ
による８００×６００の画素を２００×２００セグメン
トに分割する。コンパレータ３６は分割された各セグメ
ント内の画素の発光強度の合計を設定されたしきい値と
比較し、しきい値を越えたか否かを各セグメントについ
てしきい値と比較して二値化マップに変換する。その情
報は個別マップメモリ３８に格納され、個別チップ情報
として出力される。
【００２０】また、個別マップメモリ３８に格納された
情報は、複数のチップについて積算され、集合チップ情
報として集合マップメモリ４０に蓄積される。チップ毎
の積算に当たっては、テスター６からのテスト完了信号
が積算タイミング信号として用いられ、そのテスト完了
信号のタイミングで集合マップメモリ４０の該当するセ
グメントの値がをインクリメントされる。集合マップメ
モリ４０の情報は集合チップ情報として出力される。図
２と図５を比較すると、増幅器１０ａ、Ａ／Ｄ変換器１
２ａ、画像メモリ３２、エリア分割器３４及びコンパレ
ータ３６が画像処理装置３０に対応し、個別マップメモ
リ３８及び集合マップメモリ４０がデータ解析装置３１
に対応する。
情報は、複数のチップについて積算され、集合チップ情
報として集合マップメモリ４０に蓄積される。チップ毎
の積算に当たっては、テスター６からのテスト完了信号
が積算タイミング信号として用いられ、そのテスト完了
信号のタイミングで集合マップメモリ４０の該当するセ
グメントの値がをインクリメントされる。集合マップメ
モリ４０の情報は集合チップ情報として出力される。図
２と図５を比較すると、増幅器１０ａ、Ａ／Ｄ変換器１
２ａ、画像メモリ３２、エリア分割器３４及びコンパレ
ータ３６が画像処理装置３０に対応し、個別マップメモ
リ３８及び集合マップメモリ４０がデータ解析装置３１
に対応する。
【００２１】図６は集合マップメモリ４０に蓄積された
集合チップ情報の一例を表わしたものである。この例で
はチップを２０×２０のセグメントに分割し、各セグメ
ントの発光画素数を２０００個のチップについて積算し
た結果である。チップ内の特定の部分に発光が極在化し
ており、その部分に形成されている素子でゲート酸化膜
破壊が起こっていることが判る。この結果を回路設計に
フィードバックし、歩留まりを向上させることができ
る。
集合チップ情報の一例を表わしたものである。この例で
はチップを２０×２０のセグメントに分割し、各セグメ
ントの発光画素数を２０００個のチップについて積算し
た結果である。チップ内の特定の部分に発光が極在化し
ており、その部分に形成されている素子でゲート酸化膜
破壊が起こっていることが判る。この結果を回路設計に
フィードバックし、歩留まりを向上させることができ
る。
【００２２】
【発明の効果】本発明では、チップの電気的特性をチッ
プごとに順次試験していくとともに、チップ表面からの
発光を同時に検出していき、電気的特性が電気的特性の
しきい値を越えたチップに関するウエハ上でのマップ
と、発光が発光のしきい値を越えたチップに関するウエ
ハ上でのマップとをそれぞれ作成するようにしたので、
ウエハ面内の発光情報と電気的試験結果とを組み合わせ
ることにより、不良がゲート酸化膜の破壊によるもので
あるのかそれ以外の原因によるものであるかを判別する
ことができ、不良のメカニズムを把握することができる
ようになって短時間で歩留まりを向上させることができ
る。また、本発明では、ウエハ内に作り込まれた集積回
路装置のチップの表面からの発光を二次元的にとらえ、
チップ内を複数に分割した各部分について発光が発光の
しきい値を越えたもののマップを作成するようにしたの
で、チップ内の不良位置を統計的に解析することがで
き、設計的にマージンの少ないパターンを明確に示すこ
とができて、短時間で歩留まりを向上させることができ
るようになる。
プごとに順次試験していくとともに、チップ表面からの
発光を同時に検出していき、電気的特性が電気的特性の
しきい値を越えたチップに関するウエハ上でのマップ
と、発光が発光のしきい値を越えたチップに関するウエ
ハ上でのマップとをそれぞれ作成するようにしたので、
ウエハ面内の発光情報と電気的試験結果とを組み合わせ
ることにより、不良がゲート酸化膜の破壊によるもので
あるのかそれ以外の原因によるものであるかを判別する
ことができ、不良のメカニズムを把握することができる
ようになって短時間で歩留まりを向上させることができ
る。また、本発明では、ウエハ内に作り込まれた集積回
路装置のチップの表面からの発光を二次元的にとらえ、
チップ内を複数に分割した各部分について発光が発光の
しきい値を越えたもののマップを作成するようにしたの
で、チップ内の不良位置を統計的に解析することがで
き、設計的にマージンの少ないパターンを明確に示すこ
とができて、短時間で歩留まりを向上させることができ
るようになる。
【図１】本発明のウエハテスト装置の第１の局面を示す
ブロック図である。
ブロック図である。
【図２】本発明のウエハテスト装置の第２の局面を示す
ブロック図である。
ブロック図である。
【図３】図１のウエハテスト装置を具体的に示した一実
施例である。
施例である。
【図４】（Ａ)，(Ｂ）はそれぞれ図３の実施例中のマッ
プメモリ１６，２０によりデータ収集された結果の一例
を示したものである。
プメモリ１６，２０によりデータ収集された結果の一例
を示したものである。
【図５】図２のウエハテスト装置を具体的に示した他の
実施例である。
実施例である。
【図６】図５の実施例中の集合マップメモリ４０に蓄積
された集合チップ情報の一例を示したものである。
された集合チップ情報の一例を示したものである。
２ ウエハ ３ プローブカード ４ 集光光学系 ５ 光電子増倍管 ５ａ 二次元撮像素子 ６ テスター ７ データ処理装置 ８，３１ データ解析装置 ３０ 画像処理装置
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０１Ｒ 31/302 Ｇ０１Ｎ 21/88 Ｅ // Ｇ０１Ｎ 21/88 Ｇ０１Ｒ 31/28 Ｌ
Claims (6)
- 【請求項１】 ウエハ内に作り込まれた集積回路装置の
チップの外部接続端子に試験用プローグを接触させなが
らそのチップの電気的特性をチップごとに順次試験して
いくとともに、チップ表面からの発光を同時に検出して
いき、 電気的特性が電気的特性のしきい値を越えたチップに関
するウエハ上でのマップと、 発光が発光のしきい値を越えたチップに関するウエハ上
でのマップとをそれぞれ作成することを特徴とするウエ
ハテスト方法。 - 【請求項２】 電気的特性に関するマップデータと発光
に関するマップデータとの差を求め、発光はしきい値を
越えず、電気的特性がしきい値を越えたチップに関する
マップを作成する請求項１に記載のウエハテスト方法。 - 【請求項３】 ウエハ内に作り込まれた集積回路装置の
チップの表面からの発光を二次元的にとらえ、チップ内
を複数に分割した各部分について発光が発光のしきい値
を越えたもののマップを作成することを特徴とするウエ
ハテスト方法。 - 【請求項４】 集積回路装置チップが作り込まれたウエ
ハが載置され、そのチップの外部接続端子に試験用プロ
ーブを接触させながら電気的特性を順次試験していくウ
エハテスト装置において、 電気的特性を試験中のチップ表面からの発光を検出する
光学系と、 その光学系による発光検出値を発光のしきい値と比較し
て二値化するデータ処理装置と、 前記データ処理装置による処理結果及びそのチップのウ
エハ上での位置信号に基づいて発光検出値が発光のしき
い値を越えたチップに関するウエハ上でのマップを作成
する手段、並びに前記電気的特性の測定値を電気的特性
のしきい値と比較した結果及びそのチップのウエハ上で
の位置信号に基づいて電気的特性測定値が電気的特性の
しきい値を越えたチップに関するウエハ上でのマップを
作成する手段とを備えたデータ解析装置と、を備えたこ
とを特徴とするウエハテスト装置。 - 【請求項５】 前記データ解析装置は、発光検出値に関
するマップを作成する手段のデータと、電気的特性測定
値に関するマップを作成する手段のデータとの差に基づ
いて、発光検出値は発光のしきい値を越えず、電気的特
性測定値が電気的特性のしきい値を越えたチップに関す
るマップを作成する手段をさらに備えている請求項４に
記載のウエハテスト装置。 - 【請求項６】 集積回路装置チップが作り込まれたウエ
ハが載置され、そのチップの外部接続端子に試験用プロ
ーブを接触させながら電気的特性を順次試験していくウ
エハテスト装置において、 電気的特性を試験中のチップ表面からの発光を二次元的
に検出する光学系と、その光学系により検出された像を
複数の部分に分割し、各部分の発光検出値を発光のしき
い値と比較して二値化する画像処理装置と、 前記画像処理装置の処理結果に基づいて発光検出値が発
光のしきい値を越えた部分についてのチップ上でのマッ
プを作成するデータ解析装置とを備えたことを特徴とす
るウエハテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041681A JPH10223707A (ja) | 1997-02-10 | 1997-02-10 | ウエハテスト方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041681A JPH10223707A (ja) | 1997-02-10 | 1997-02-10 | ウエハテスト方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223707A true JPH10223707A (ja) | 1998-08-21 |
Family
ID=12615180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041681A Pending JPH10223707A (ja) | 1997-02-10 | 1997-02-10 | ウエハテスト方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10223707A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678623B2 (en) | 2001-02-09 | 2004-01-13 | Renesas Technology Corp. | Failure analysis device and failure analysis method |
| US6686753B1 (en) | 1999-09-13 | 2004-02-03 | Nec Electronics Corporation | Prober and apparatus for semiconductor chip analysis |
| US6788093B2 (en) | 2002-08-07 | 2004-09-07 | International Business Machines Corporation | Methodology and apparatus using real-time optical signal for wafer-level device dielectrical reliability studies |
| WO2007004289A1 (ja) * | 2005-07-04 | 2007-01-11 | National University Corporation Tohoku University | テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置 |
-
1997
- 1997-02-10 JP JP9041681A patent/JPH10223707A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6686753B1 (en) | 1999-09-13 | 2004-02-03 | Nec Electronics Corporation | Prober and apparatus for semiconductor chip analysis |
| US6678623B2 (en) | 2001-02-09 | 2004-01-13 | Renesas Technology Corp. | Failure analysis device and failure analysis method |
| US6788093B2 (en) | 2002-08-07 | 2004-09-07 | International Business Machines Corporation | Methodology and apparatus using real-time optical signal for wafer-level device dielectrical reliability studies |
| WO2007004289A1 (ja) * | 2005-07-04 | 2007-01-11 | National University Corporation Tohoku University | テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置 |
| KR100991408B1 (ko) | 2005-07-04 | 2010-11-03 | 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 | 테스트용 회로, 웨이퍼, 측정장치, 디바이스 제조방법 및표시장치 |
| US7863925B2 (en) | 2005-07-04 | 2011-01-04 | National University Corporation Tohoku University | Test circuit, wafer, measuring apparatus, and measuring method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6788093B2 (en) | Methodology and apparatus using real-time optical signal for wafer-level device dielectrical reliability studies | |
| US6780660B2 (en) | System for testing electronic devices | |
| US7733099B2 (en) | Monitoring pattern for detecting a defect in a semiconductor device and method for detecting a defect | |
| KR100402044B1 (ko) | 비파괴 검사 방법 | |
| US20070164763A1 (en) | Method for detecting abnormality of probe card | |
| KR0168423B1 (ko) | 주사 전자 현미경에 기초한 파라메트릭 검사 방법 및 장치 | |
| JPH10223707A (ja) | ウエハテスト方法及び装置 | |
| US6380753B1 (en) | Screening method of semiconductor device and apparatus thereof | |
| JP2002318263A (ja) | 測定針の針跡検査方法 | |
| CN109827970B (zh) | 半导体芯片测试系统和方法 | |
| JP2002313859A (ja) | 非破壊検査方法および装置ならびに半導体チップ | |
| US6650130B1 (en) | Integrated circuit device defect detection method and apparatus employing light emission imaging | |
| JP4290316B2 (ja) | 配線ショート箇所の検査方法及び検査装置 | |
| JP3904418B2 (ja) | 電子デバイスの製造方法および電子デバイス用ウエハ | |
| JPH1026647A (ja) | 基板検査方法及び装置 | |
| JP2925882B2 (ja) | 回路パターン検査装置 | |
| JPS5843535A (ja) | 半導体ウエハ− | |
| JPS62136041A (ja) | ウエハプロ−バ | |
| JP2001141789A (ja) | 半導体及びその半導体の良品／不良品識別装置 | |
| JPS61187672A (ja) | 密着型イメ−ジセンサの欠陥検査方法および欠陥検査装置 | |
| JP3056155B2 (ja) | リード間異物検査法 | |
| KR100502405B1 (ko) | 반도체장치이디에스방법 | |
| JPH0424937A (ja) | 欠陥検査装置およびそれを備えたプローバ | |
| JPH0725724Y2 (ja) | マイクロパッド | |
| JPH0794559A (ja) | プローバ |