KR100402044B1 - 비파괴 검사 방법 - Google Patents

Abstract

300nm 내지 1,200nm의 파장의 범위에서 레이저 광을 생성하고, 소정의 빔 직경으로 집광하는 레이저 빔을 생성하는 제1 단계; 소정의 전기적 접속 수단이, 레이저 빔이 생산 공정 동안 적어도 웨이퍼 상태와 설치 상태를 포함하는 기판상에서 검사 대상 반도체 칩에 형성된 p-n 접합과 p-n 접합의 주변에 조사될 때 OBIC 현상에 의해 발생된 OBIC 전류를 통과시키는 소정의 전류 경로를 구성하는 제2 단계; 레이저 빔을 조사하는 동안 반도체 칩의 소정의 영역을 주사하는 제3 단계; 자속 검출 수단이, 상기 제3 단계에서 주사된 각 조사점에서 레이저 빔에 의해 발생된 OBIC 전류에 의해 유도된 자속을 검출하는 제4 단계; 및 상기 제4 단계에서 검출된 상기 자속에 기초하여, 상기 반도체 칩의 조사점을 포함하는 전류 경로에서, 단선 결함을 포함하는 저항 증가 결함 또는 단락 결함을 포함하는 누설 결함이 존재하는지 여부를 판정하는 제5 단계를 포함하는 비파괴 검사 방법을 제공한다.

Description

비파괴 검사 방법{NON-DESTRUCTIVE INSPECTION METHOD}

본 발명은 생산 공정에서의 설치 상태 등에서, 웨이퍼의 상태에서 반도체 칩 상의 비파괴 검사를 수행하는 방법에 관한 것이고, 보다 상세하게는 단락, 증가 저항, 또는 단선을 포함하는 누설을 갖는 부분을 검출하거나 검사하는 방법에 관한 것이다.

종래에는, 반도체 칩에서의 불량과 결함의 해석의 부분으로서 이러한 비파괴 검사 기술이 비파괴 방식으로 p-n 접합의 결함부를 검출하는 데 사용되어 왔다.

도 15는 종래의 비파괴 검사 방법의 원리를 나타내고 있다. 레이저 빔(2)이 p-n 접합(1) 상에 조사될 때, 한 쌍의 전자(3)와 정공(4)이 발생된다. 이들 각각은 p-n 접합(1)의 공핍층의 전계와 외부 전원(5)에 의한 전계에 의해 반대 방향으로 흐른다. 따라서, 흐르는 전류는 OBIC(optical beam inducted current) 현상에 의한 전류로 불리운다. 이 OBIC 전류(6)는 p-n 접합(1)에 직렬로 접속된 전류계(7)에 의해 전류 또는 전류의 변화로서 검출된다. 도 16은 OBIC 전류에 의해 결함을 검출하는 종래의 기술의 예를 나타낸다. 이는 도 15에서와 동일한 구성으로 p-n 접합(1) 상의 재결합을 증진하는 결함(18)을 나타낸다. 레이저 빔이 레이저 빔(21)과 같이 비결함부 상에 조사될 때, OBIC 전류가 도 15에 도시된 경우와 같이 흐른다. 반면에, 레이저 빔이 레이저 빔(22)과 같이 재결합을 증진하는 결함(18)상에 조사될 때, 한 쌍의 전자와 정공이 발생되면 재결합이 없어지고 OBIC 전류가 흐르지 않는다. 따라서, 결함 증진 재결합의 위치가 특정될 수 있다.

p-n 접합에서의 OBIC 현상은 일본 특개평 10-135413호에 개시된 바와 같이, p-n 접합의 결함을 검출하는데 사용될 뿐만 아니라, 배선에서 단선된 배선을 검출하는데 사용된다. 이 방법을 도 17에 도시된 측면도와 도 18에 도시된 평면도를 참조하여 이하 설명한다. p-n 접합(1001, 1002, 및 1003)이 직렬로 접속된다. 배선이 각 p-n 접합에 병렬로 형성된다. 단선 결함(1028)에 의해 배선이 단선될 때, 다른 p-n 접합의 전류로부터 구별되는 OBIC 전류가 레이저 빔을 조사할 때, 단선된 배선에 병렬로 접속된 p-n 접합(1002)에 흘러서, 단선된 배선이 성공적으로 확인된다.

다른 종래 기술이 있다. Beyer, J. et al., Applied Physics Letter(appl. Phys. Lett.) vol. 74, No. 19. pp.2863-2865(1999)에 개시된 바와 같이, 반도체 장치로서의 소자를 구성하기 전의 반도체 기판(이하, 미가공 웨이퍼(raw wafer)라 함)이 반도체 기판의 불순물 밀도의 비균일성을 검사하는 비파괴 검사를 수행하는데 사용된다. 도 19는 기본 구성을 나타낸다. 레이저 빔(2)이 미가공 웨이퍼(200) 상에 조사될 때, 한 쌍의 전자(3)와 정공(4)이 발생한다. 미가공 웨이퍼(200)에서 불순물 밀도가 일정하면, 한 쌍의 전자(3)와 정공(4)은 즉시 재결합되어 사라진다. 그러나, 불순물 밀도가 균일하지 않으면, OBIC 전류(6)가 흐른다. 전류에 의해 형성된 자속(11)이 초전도성 양자 간섭 장치(이하 SQUID라 칭함) 자속계(12)에 의해 검출된다.

전술된 종래의 기술에는 다음의 문제가 있다.

첫째 종래 기술에서, 먼저 전류의 변화를 검출하기 위하여, 검사 장치와 반도체 칩 사이에 전기적인 접속을 요구하고, 검사는 검사될 반도체 생산 공정의 전공정의 완료 후에, 본딩 패드의 완료 후에만 수행될 수 있다.

검사는 본딩 패드가 왼료된 후에 즉, 후공정이 완료된 후에 수행된다. 그러나, 이 경우에, 전기 접속을 위한 많은 결합이 있고, 많은 수의 공정 단계와 고 비용이 접속을 위한 준비에서 요구된다. 종래 기술은 전류적인 결함 부분이 전류계와 전기적으로 병렬로 접속되지 않으면, 종래의 기술은 효과적이지 않다. 그러므로, 실패 없이 검사를 수행하기 위하여, OBIC 전류가 지날 가능성이 있는 모든 본딩 패드에 전류계를 전기적으로 접속하는 것이 필요하다. 통상적으로, OBIC 전류의 흐름이 도 16에 도시된 바와 같이, 두 단자 사이에 검출된다. 그러나, 두 단자 사이의 결합의 수가 본딩 패드의 수의 제곱에 비례하여 급격히 증가한다. 그러므로, 본딩 패드의 수가 증가할 때, 결합의 수도 크게 증가한다. 대상 칩의 변화의 모든 시간 유형의 접속을 준비하기 위하여, 배타적인 지그에 대한 준비와 접속의 변경이 필요하고, 많은 공정 단계와 고 비용을 요구한다.

또한, 전술한 바와 같이, 접속의 결합의 수가 증가하는 데 더하여, 다른 장치와 부품과의 단말의 전기적 접속이 검사에 영향을 미쳐서, 관찰 결과에 대한 해석이 복잡해진다. 또한, 검사가 다른 장치를 열화시키고 부품의 설치 후에는 검사를 실제로 실행하기가 상당히 어려울 수 있다.

제2 종래의 기술의 문제점은 이 기술을 반응 속도의 관점에서 반도체 칩에 적용하기가 매우 어려운 기술이라는 것이다. 두번째 참조의 제2 종래 기술로서 Applied Physics Letter by Beyer, J. et al., vol 74, No. 19, pp.2863-2865(1999)에서, 관찰 목표는 미가공 웨이퍼의 OBIC 전류이고, 2865면의 4째줄의 관찰 결과에서 설명된 바와 같이, 시정수는 50㎲ 이하이다.

반면에, 과도적으로 생성된 OBIC 전류의 감쇠는 전류가 외부로 흐르지 않으면 50㎲ 와 비교하여 대부분의 경우에 휠씬 빠르게 진행된다. 반도체 칩에서 과도하게 생성된 OBIC 전류의 감쇠가, 왜 많은 경우에 훨씬 빠르게 진행하는지에 대한 이유는 반도체 칩과 배선에서 소자의 구조가 많은 경우에 고속으로 동작될 수 있도록 설계되기 때문이다. 실제로, 커패시턴스 C와 저항 R의 값이 의존하는 CR 시정수는 많은 경우에 반도체 칩의 최대 성능을 유도하도록 설계된다. 그러므로, 반도체 칩에서 생성된 OBIC 전류는 자주 시정수로 감쇠된다. 반도체 칩이 예를 들어, 1GHz에서 동작할 때, 시정수는 1ns보다 높아야 한다. 1ns보다 빠르게 감쇠하는 OBIC 전류를 검출하기 위하여, SQUID 자속계의 반응 주파수는 1GHz보다 높아야 한다. 경제적인 관점에서, 현재 적용할 수 있는 SQUID 자속계는 자속을 검출할 수 없다. 예를 들어, 현재 가장 실용적인 고온 초전도 DC-SQUID 자소계의 반응 주파수는 기껏해야 약 1MHz이다.

전술된 것이 본 발명을 창안하게 하는 종래의 기술의 문제점이다. 필요성의 관점에서의 문제를 이하에 설명한다.

웨이퍼 공정에서 반도체 장치를 생산하고 시장으로 보내는 흐름에서, 웨이퍼 공정의 최종 단계에서 본딩 패드를 형성하기 전에 수행되는 웨이퍼 판정 테스트가 종래의 검사 방법에서 칩 단위를 받아들일 수 있는지를 결정하는 방법이다. 그러나, 이 최종 단계의 수율을 얻음으로써 적절한 발전과 생산 계획을 만들기가 어렵다. 그러므로, 다양한 모니터링 공정이 수율을 예측하기 위하여 웨이퍼 공정에서 수행된다. 현재 가장 인기있고 상용적인 방법은 패턴 결함 검사 방법으로서 지칭되는 방법, 이물질과 결함을 검사하는 방법 등이다(이하에서는 패턴 결함 검사 방법으로서 칭함). 이 방법에서, 결함과 이물질의 크기, 형태, 주파수, 분포 등을 조사된 레이저 빔의 반사와 산란, 및 조사된 레이저 빔의 2차 전자와 반사된 전자의 방출을 이용하여 알 수 있다. 얻어진 정보는 웨이퍼 공정의 상태를 모니터링하고, 공정을 향상시키고, 수율을 예측하는데 사용된다. 그러나, 패턴 결함 검사 방법은 그 윈리에 근거한 단점을 갖는다. 즉, 이 방법에서, 관찰은 장치를 구성하는트랜지스터, 배선 등의 전기적 특성과 관계가 없다. 즉, 물리적인 이물질과 비정상적인 형태만이 관찰된다. 그러므로, 완료된 장치 칩의 수용 여부에 대한 판정은 단지 간접적인 판정일 뿐이다.

본 발명은 종래의 비파괴 검사 방법의 적용가능한 분야, 성능 등의 한계를 극복할 수 있는 새로운 검사 방법과 반도체 칩의 생산성과 신뢰도를 향상시키는 반도체 칩을 위한 장치를 제공하는 것이 목적이다.

도 1은 본 발명에 따른 비파괴 검사 방법의 기본 구성을 도시한 통상적인 챠트로서, 도 1a는 게이트 산화막의 누설 결함이 검출되는 경우를 도시한 도면이고, 도 1b는 저항 증가 결함이 검출되는 경우를 도시한 도면.

도 2는 본 발명에 따른 비파괴 검사 방법의 기본 구성을 도시한 통상적인 챠트로서, 도 2a는 게이트 산화막의 누설 결함이 검출되는 경우를 도시한 도면이고, 도 2b는 저항 증가 결함이 검출되는 경우를 도시한 도면.

도 3은 본 발명의 제1 실시예를 도시한 통상적인 챠트로서, 도 3a는 전체 웨이퍼의 단면도이고, 도 3b는 게이트 산화막의 누설 결함에 관련된 경우를 상세하게 도시한 단면도이며, 도 3c는 저항 증가 결함에 관련된 경우를 상세하게 도시한 단면도.

도 4는 본 발명의 제1 실시예를 도시한 통상적인 사시도.

도 5는 본 발명의 제1 실시예에 따른 동작의 플로우챠트.

도 6은 본 발명의 제2 실시예를 도시한 통상적인 챠트.

도 7은 본 발명의 제2 실시예에 따라 해석될 칩의 결함을 포함하는 부분의 일례를 도시한 통상적인 챠트로서, 도 7a는 누설 결함의 일례를 도시한 도면이고, 도 7b는 저항 증가 결함의 일례를 도시한 도면.

도 8은 본 발명의 제2 실시예에 따른 동작의 플로우챠트.

도 9는 본 발명의 제3 실시예를 도시한 통상적인 챠트로서, 도 9a는 전체 시스템의 상부도이고, 도 9b는 도 9a에 도시된 부분 P의 확대도.

도 10은 해석될 TEG 블럭의 일례를 도시한 통상적인 챠트로서, 도 10a는 상부도이고, 도 10b는 도 10a에 도시된 직선 X-X'를 따라 절단한 단면도.

도 11은 해석될 TEG 블럭의 일례를 도시한 통상적인 챠트로서, 도 11a는 상부도이고, 도 11b는 도 11a에 도시된 직선 Y-Y'을 따라 절단한 단면도.

도 12는 본 발명의 제3 실시예에 따른 동작의 플로우챠트.

도 13a 내지 도 13c는 본 발명에 따른 비파괴 검사 방법의 예의 구성을 도시한 블럭도.

도 14는 본 발명의 비파괴 검사 방법의 일 실시예의 구성을 도시한 블럭도.

도 15는 제1 종래 기술을 도시한 도면.

도 16은 제1 종래 기술에 따른 p-n 접합에 대한 결함을 검출하는 원리를 도시한 도면.

도 17은 제1 종래 기술에 따른 배선의 단선을 검출하는 원리를 도시한 도면.

도 18은 제1 종래 기술에 따른 배선의 단선을 검출하는 원리를 도시한 도면.

도 19는 제2 종래 기술을 도시한 도면.

도 20은 반도체 칩을 생성하는 공정에서 p-n 접합을 둘러싼 부분을 도시한 통상적인 챠트로서, 도 20a와 도 20b는 각각, 제1 배선 금속막층과 제2 배선 금속막층을 피착하는 단계에서의 통상적인 단면도이고, 도 20c는 제1 배선 금속막층을패터닝하는 단계에서의 단면도.

도 21은 OBIC 전류가 흐르는 경로에서의 저항값에 대한 OBIC 전류값의 의존성을 도시하는 그래프의 일례를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : p-n 접합

2 : 레이저 빔

3 : 전자

4 : 정공

5 : 전원

6 : OBIC 전류

7 : 전류계

8 : 누설 결함

9 : 절연막

10 : 절연막상의 전극

11 : 자속

12 : SQUID 자속계

15 : 배선

28 : 저항증가결함

50 : 비파괴 검사 장치

51 : 레이저 광원

52 : 변조장치

57 : 기억장치

58 : 표시장치

100 : 웨이퍼

111 : 전극재료막

230 : p형 기판

243 : 기판접촉부

311 : 입력단자

312 : 출력단자

401 : 회로기판

670 : 저항

본 발명에 따른 비파괴 검사 방법에 있어서, 300nm 내지 1,200nm의 파장의 범위에서 레이저 광을 생성하고, 소정의 빔 직경으로 집광하는 레이저 빔을 생성하는 제1 단계; 소정의 전기적 접속 수단이, 레이저 빔이 생산 공정 동안 적어도 웨이퍼 상태와 설치 상태를 포함하는 기판상에서 검사 대상 반도체 칩에 형성된 p-n 접합과 p-n 접합의 주변에 조사될 때 OBIC 현상에 의해 발생된 OBIC 전류를 통과시키는 소정의 전류 경로를 구성하는 제2 단계; 레이저 빔을 조사하는 동안 반도체 칩의 소정 영역을 주사하는 제3 단계; 자속 검출 수단이, 상기 제3 단계에서 주사된 각 조사점에서 레이저 빔에 의해 발생된 OBIC 전류에 의해 유도된 자속을 검출하는 제4 단계; 및 전류 경로에서 단선 결함 또는 누설 결함을 포함하는 저항 증가 결함이 있는지 여부를 판정하는 제5 단계를 포함한다.

이 때에, 커패시턴스 C와 저항 R을 포함하는 CR 지연 회로는 또한 전류 경로에 포함된다.

또한, 전기적인 접속 수단은 산란층에 적어도 하나의 컨택트홀을 갖고 기판에 p-n 접합을 갖는 반도체 칩의 기판의 전체 상부 표면에 부착되는 도전막으로서 설계될 수 있다.

제4 단계에서 검출된 자속이 전류 경로가 정상 상태에서 OBIC 전류를 구성하지 않는 조사점의 소정의 값 이상이면 단락 회로 결함을 포함하는 누설 결함이 조사점을 포함하는 전류 경로에서 발생하는지 여부를 판정하고, 제4 단계에서 검출된 자속이 전류 경로가 정상 상태에서 OBIC 전류를 구성하는 조사점의 소정의 값 미만이면, 단선 결함을 포함하는 저항 증가 결함이 조사점을 포함하는 전류 경로에서 발생하는지 여부가 판정된다.

전술한 바와 같이, 본 발명에 따른 비파괴 검사 방법은 p-n 접합 상에 레이저 빔을 조사함으로써 발생되는 OBIC 전류가 전류 경로의 일부로서 누설 결함을 포함하는 단락 회로 부분을 통해 흐르고, 그 전류가 자속을 유도하는 것에 근거한다. 또한, 현재에 적용가능한 고감도 자속계인 SQUID 자속계를 사용하기 위하여, OBIC 전류의 감쇠 시간이 1㎲ 이상이거나, 전류가 일정한 구성을 갖는 것이 필요하다. 그러므로, 전류 경로가 폐회로로 설계되거나 CR 지연 회로가 전류 경로에 삽입된다.

기본적인 구성은 레이저 빔(도 1 및 2의 2), 발생된 OBIC 전류가 흐르는 전류 경로(도 1의 600), 및 유도된 자속을 검출하기 위한 수단인 SQUID 자속계(도 1 및 2의 12)를 포함한다. CR 지연을 지연하기 위한 저항과 커패시턴스(도 2의 670 및 660)가 전류 경로에 포함될 수 있다.

웨이퍼 상태의 실시예에서, 최장 가능 전류 경로를 통해 발생된 OBIC 전류가 통과함으로써 대량의 자속을 발생시키기 위한 수단이 도 1 및 2에 나타낸 구성에 기초한 웨이퍼(도 3 및 4의 201 및 202)에서 구성될 수 있다.

또한, 설치 보드(회로 기판)에서의 실시예에서, 최장 가능 전류 경로를 통해 발생된 OBIC 전류가 통과하기 위한 다른 수단이 회로 기판(도 6의 402)에 제공될 수 있다.

통상적으로, 테스트 소자 그룹(이하 단순히 TEG로 칭함)으로 명칭되는 배타적인 평가용으로 검사될 구조의 실시예에서, 검출 감도는 검사될 반도체 칩(도 9의 603)에서 최장 가능 전류 경로를 통해 발생된 OBIC 전류가 통과하기 위한 다른 수단을 구성함으로써 향상될 수 있다.

본 발명에 따라, p-n 접합의 결함이 레이저 빔의 조사의 결과로서 p-n 접합에 의해 발생된 OBIC 전류에 의해 직접 검출될 뿐만 아니라, 단락 회로를 포함하는 누설 부분이 p-n 접합과 병렬로 전기적으로 접속된 부분의 단락 회로 또는 흐르는 OBIC 전류를 사용하는 누설 경로에 의해 형성된 전류 경로에서 검출된다. 이때, 비접촉 관찰은 OBIC 전류를 직접 검출하지 않고, 전류에 의해 유도된 자속을 검출함으로써 실행될 수 있다. 또한, OBIC 전류에 의해 발생된 자속은 전류 경로에서 기생적인 소자를 포함하는 CR 지연 회로를 삽입하여 쉽게 검출될 수 있다.

부가적으로, 비접촉 검출은 전류 경로에서의 단선 결함을 포함하는 저항 증가 결함으로 인해 OBIC 전류가 감소하거나 흐르지 않게 된다는 사실에 기초한 단선 결함을 포함하는 저항 증가 결함에 대해 수행될 수 있다.

예를 들면, 도 21은 본 발명의 발명자에 의한 실험에 의해 확인된 OBIC 전류가 흐르는 것을 통해 경로내의 저항값에 대한 OBIC 전류의 의존성을 가리키는 그래프의 일례를 나타낸다. 보다 구체적으로, LSI 칩의 소자가 형성된 표면으로부터 통상적인 LSI 제조 공정시 생성된 LSI내의 p-n 접합의 일부에 1,064nm의 파장을 갖는 레이저 빔을 조사할 때 얻어진 OBIC 전류값은 p-n 접합과 직렬로 접속된 저항값을 변경하고 측정 결과의 그래프를 저항값을 가리키는 수평축과 전류값을 가리키는 수직축으로 나타냄으로써 측정된다. 수평축 및 수직축은 대수적으로 나타낸다. 도 21에 나타난 바와 같이, OBIC 전류가 흐르는 전류 경로내의 저항값이 증가할 때, OBIC 전류의 전류값은 감소한다. 예를 들면, 경로내의 저항값이 1MΩ일 때 얻어지는 OBIC 전류값은 경로내의 저항값이 100Ω일 때 얻어지는 값보다 3자릿수 이상 더 작다. 전기 전류에 의해 유도된 자계값은 비오-사바르(Biot-Savart)의 법칙에 따른 전류값에 비례한다. 따라서, p-n 접합과 직렬로 접속된 OBIC 전류 경로내의 단선 결함을 포함하는 저항 증가 결함은 자속의 변화로서 쉽게 검출될 수 있다. 또한, 통상적으로 OBIC 전류가 없는 경우에 발생하는 결함에 의해 전류 경로가 생성될 때와, 전류 경로가 단락 회로로서 100Ω을 명백하게 가리킬 뿐만 아니라 누설로서 적절하게 참조된 1㏁을 가리킬 때에는, 자속으로서 검출 가능한 전류값(0.1㎂)이 매우 낮다고 할지라도, 단락 회로 결함을 검출할 수 있을 뿐만 아니라 누설 결함을 검출할 수 있다.

본딩 패드를 형성하기 이전 상태에서, 단선 결함을 포함하는 저항 증가 결함과 단락 회로를 포함하는 누설 결함은 OBIC 전류에 의해 유도된 자속을 검출함으로써 검출될 수 있다. 게다가, 본딩 패드를 형성한 후, 상술한 결함은 단자의 선택없이 검출될 수 있다. 더욱이, 회로 물질에 대한 초기 상태에서, 상술한 결함은 반도체 칩 상에서 검출될 수 있다. OBIC 전류가 흐르는 전류 경로를 형성하기 위한 수단 또는 CR 지연 회로는 일부 경우에 기초하여 다음과 같이 분류될 수 있다. (1) 도전막이 웨이퍼의 전체 상부 표면에 도포되는 공정에서, 도전막(도 20a에 나타난 (210)과 도 20b에 나타난 (212))만을 사용하거나, 2개의 부분, 즉, 웨이퍼의 상부 표면 상의 도전막(도 3과 4에 나타난 (201))의 일측 말단과 기판(도 3과 4의 (202))의 대각선으로 대향하는 말단에 동일한 전위를 설정함으로써, 기판을 통한 전류 경로(도 3 및 4에 나타난 (6) 또는 도 20에 나타난 (261) 또는 (263)으로 표시된 경로)는 웨이퍼의 상부 표면과, 단락 회로를 포함하는 누설 부분과 OBIC 전류가 생성되는 p-n 접합을 통해 생성될 수 있다.

패드 형성 웨이퍼가 사용될 때, 유사한 실시예가 구현될 수 있으며, 전체 패드는 은 페이스트 또는 금박막을 사용하거나 프루버를 통해 패드를 단락시킴으로써 단락된다. 그러나, 이 경우, 전류 경로가 복잡하게 된다. 게다가, 전류 경로는 다양한 경우에 생성될 수 없다. 따라서, 상술한 방법만큼 효과적이지 않다.

다이스된 또는 패키지된 칩이 해석될 때, 유사한 실시예가 상술한 웨이퍼가 칩이라고 가정함으로써 구현될 수 있다. 즉, 칩의 전체 표면은 칩의 상부 표면을 노출시키거나 칩과 패키지 재료사이에 공간을 만듬으로써 은 페이트스, 금박막등과 같은 도전막으로 도포된다. 또한, 칩 기판측은 적어도 전기 접속이 필요한 부분과 레이저 조사가 필요한 부분에 노출될 수 있다. 이 방법에서, 종래의 기술과 비교하여, 전기 접속의 비용 및 공정 단계들은 현저하게 감소될 수 있다. 그 외에, 모든 핀들은 단락된 소켓에 제공될 수 있다. 그러나, 하나의 패드가 형성된 후, 전류 경로는 다양한 경우에 형성될 수 없으며, 이는 패드가 형성된 후 웨이퍼가 사용되는 경우에서와 같이 효과적인 방법이 아니다. 패키지 공정이 완성될 때, 레이저 조사측 상의 칩이 노출될 필요가 있다. 그러나, SQUID 측에서 칩이 노출될 필요는 없다. (2) 베어 칩이 회로 기판 상에 설치된 상태에서, 회로의 결함 부분에 따라 2개의 말단부는 몇가지 방법으로 선택될 수 있다. 예를 들면, 회로 기판 상에서 선택된 적절한 위치내의 칩의 기판 전위와 회로 기판의 전원 배선을 단락시킴으로써, 회로 기판 상의 긴 기판 배선(도 6에 나타난 (402))을 포함하며 p-n 접합과 칩 내의 단락 회로를 포함하는 누설 부분을 관통하는 전류 경로가 생성될 수 있다. (3) 반도체 칩을 생성하는 공정 상태를 모니터링하거나 설계 파라미터 또는 공정 파라미터의 최적값을 선택하기 위한 관점에서 칩 상에 TEG가 형성될 때, 전류 경로 및 CR 시정수는 자유롭게 설정될 수 있다. 예를 들면, 칩의 주변을 따라 스크라이빙 라인 주변 경로와, 스크라이빙 라인의 안쪽과 본딩 패드의 바깥쪽 주변의 경로는 길고 결정된 전류 경로이며, 자속은 쉽게 검출될 수 있다(도 9에 나타난 (603)).

상술한 경우 (1)과 (2)에서, 단락 회로에 의해 전류 경로가 형성되고 일정한 전류가 검출됨은 물론, 순시 전류는 도 2의 기본 구성에 나타난 바와 같이 직렬로 전류 경로에 저항과 커패시턴스를 삽입함으로써 검출기의 응답 속도에 기초하여 순시 전류를 지연시킴으로써 검출될 수 있다. 이 경우, 기생 커패시턴스, 기생 저항및 부유 커패시턴스가 적절하게 사용될 수 있는 경우 커패시턴스와 저항은 부가 회로를 필요치 않을 수도 있다.

이것은 상술한 (1)과 (2)에 공통적이지만, 패드 또는 기판에 임의의 전기 접속없이, 칩 내부의 폐쇄 회로 또는 CR 지연 회로는 임의 레벨로 구성될 수 있고, OBIC 전류에 의한 자속이 검출될 수 있다. 이 방법에서 결함이 검출될 수 있다면, 가장 효과적인 방법이다.

본 발명의 전술한 다른 목적, 특징 및 장점은 참조 도면과 결부된 본 발명의 상세한 설명을 통해 더욱 명확이 이해할 수 있다.

[실시예]

본 발명의 실시예는 이하 상세히 기술된다.

우선, 본 발명에 따른 비파괴 검사 방법의 기본 구성을 설명한다. 도 1과 도 2는 본 발명의 비파괴 검사 방법의 기본 구성을 나타낸 통상적인 챠트이며, 각기 OBIC 전류가 흐르는 경로를 구성하는 전류 경로가 구리 배선 등과 같은 도전성 배선에 의해서만 구성되는 경우와, 전류 경로가 CR 지연 회로를 포함하도록 구성된 경우를 나타낸다. 게다가, 도 1a와 도 2a는 단락 회로 결함을 포함하는 누설 결함(이하 간단하게 누설 결함이라 함)에 관한 것이고, 도 1b와 도 2b는 단선 결함을 포함하는 저항 증가 결함(이하 간단하게 저항 증가 결함이라 함)에 관한 것이다.

우선, 도 1a, 도 1b, 도 2a 및 도 2b 모두에 공통적인 구성이 설명된다. 공통 유닛으로는, 레이저 빔(2), 레이저 빔(2)이 조사될 때 OBIC 전류가 생성되는 p-n 접합(1), OBIC 전류(6)가 흐르는 전류 경로를 구성하는 구리 배선 등의 도전체(600)(도 1a와 도 1b), 또는 CR 지연 회로를 구성하는 커패시턴스(660)와 저항(670)(도 2a와 도 2b)이 있다. 게다가, 이 구성은 OBIC 전류(6)가 흐를 때 생성된 자속(11)과 흐름을 검출하기 위한 SQUID 자속계(12)를 주 구성요소로서 또한 포함한다. 도 1a와 도 2a에서, 결함(8)이 절연막(9)에 존재함으로써 절연막 상의 전극(10)과 p-n 접합(1)을 형성하는 하나의 산란층에 의해 단락 또는 누설의 원인이 된다. 도 1b와 도 2b에서, 저항 증가 결함(28)은 내부 배선(15)에 존재한다.

본 발명에 따른 비파괴 검사 방법은 적어도, 300nm 내지 1,200nm의 파장의 범위에 있는 레이저 광을 생성하고, 소정 빔 직경으로 집광하는 레이저 빔을 생성하는 제1 단계; 소정의 전기 접속 수단이, 웨이퍼 상태와 초기화 상태를 포함하여 레이저 빔이 조사될 반도체 칩의 기판 상에 형성된 p-n 접합의 근방과 p-n 접합 상에 조사될 때 OBIC 현상에 의해 생성된 OBIC 전류를 통과시키기 위한 전류 경로를 구성하는 제2 단계; 레이저 빔을 조사하는 동안 반도체 칩의 소정 영역을 주사하는 제3 단계; 자속 검출 수단은, 제3 단계에서 주사된 각 조사점에서 레이저 빔에 의해 생성된 OBIC 전류에 의해 유도된 자속을 검출하는 제4 단계; 및 전류 경로내에 저항 증가 결함 또는 누설 결함이 있는지의 여부를 결정하는 제5 단계를 포함한다.

예를 들어, 도 13의 개략 구성의 블록도에 도시한 바와 같이, 상술한 검사를 수행하는데 적용가능한 비파괴 검사 장치(50)는, 파장이 300nm 내지 1,200nm의 범위를 가지는 레이저광을 발생시키기 위한 레이저 광원(51); 소정 빔 직경으로 집광하는 레이저 빔(2)을 발생시키기 위한 레이저 빔 발생 수단인 광학 시스템(53); 상기 레이저 빔(2)이 웨이퍼 상태 및 설치 상태를 포함하는 칩의 기판 내에 형성된 p-n 접합 상에 조사되어 그 근접부가 검사될 경우에, OBIC 현상에 의해 발생된 OBIC 전류에 의해 유도되는 자속을 검출하기 위한 자속 검출 수단인 SQUID 자속계(12); 장치 전체를 제어하기 위한 제어 장치(56); 기억 장치(57); 표시 장치(58); 및 레이저 빔을 조사하는 동안에 웨이퍼 상태 및 설치 상태를 포함하는 검사 칩의 소정 영역을 주사하기 위한 레이저 주사 장치(첨부 도면에 도시되지 않음)를 포함한다. 레이저 빔 주사 수단은 X-Y단 상에 순차적으로 정렬되어 검사될 단일 칩 또는 복수 칩을 웨이퍼에 설치하여 이동시키거나 광학 시스템(53)을 이동시킬 수 있고, 광학 시스템(53)에서 미러 등을 제공하여 레이저 빔(2)을 편이시킬 수 있어 목적에 따라 적절히 선택 가능하다. 필요에 따라 SQUID 자속계가 주사될 수 있다. 또한, 예를 들어, 도 14에 도시한 바와 같이, 제어 장치(56)로부터의 변조 신호에 따른 레이저 빔의 세기를 변조시키기 위한 변조 장치(52); 및 SQUID 자속계(12)로부터의 신호를 동기적으로 증폭하기 위한 동기 증폭기(55)를 더 포함한다. 또한, 레이저 빔(2)이 대부분 제한되는 조사점간 관련 위치를 고정시키기 위한 제1 고정 수단(60) 및 자속을 검출하기 위한 SQUID 자속계(12) 또는 검사될 칩이 탑재되는 회로 기판 상의 최적의 검출 위치에 SQUID 자속계(12)의 위치를 고정시키기 위한 제2 고정 수단(첨부 도면에 도시되지 않음)이 첨부된 도면에서 생략되어 있다. 하지만, 이들 각각은 광학 시스템(53) 지지용 하우징에 고정된 암 또는 회로 기판을 유지시키기 위한 시편 테이블에 대해 미세 조정 유닛(61)을 구비하고, SQUID 자속계(12)가 미세 조정 유닛(61)을 통해 탑재된다. 미세 조정 유닛(61)을이용하여 SQUID가 주사될 수 있다.

본 발명의 제1 실시예는 첨부된 도면을 참조하여 상세히 설명한다.

제1 실시예에서, 단선을 포함하는 저항 증가 결함 또는 단락을 포함하는 누설이 검출되고, 저항 증가 결함은 복수 칩이 웨이퍼 상태에서 순차적으로 정렬되는 제조 공정에서 검출된다. 특히, 전극용 도전 박막으로 상층에 전부 형성되는 제조 공정에서 수행되는 검사가 도시된다. 도 3은 결함부를 포함하는 중앙 유닛의 구성의 종래의 단면도. 도 4는 주요 구성의 종래의 사시도이다. 도 3의 (a)는 검사될 전체 웨이퍼의 단면도이다. 도 3의 (b) 및 (c)는 누설 결함 및 저항 증가 결함의 경우를 도시한 결함부 및 p-n 접합부를 포함하는 부분의 종래의 단면도이다.

우선, 도 3의 (a), (b) 및 (c)를 참조하여 설명한다. 검사를 수행하거나 관측을 하는 단계에서, 전극용 도전 박막(101)은 웨이퍼(100) 내의 내부 배선을 구성하는 공정시 적용된다. 도 3의 (a)는 웨이퍼(100) 뒤에서 엄격히 제한되는 레이저 빔(2)을 조사하고, 표면측에 초점을 설정하고 주사시 결함부 및 p-n 접합부를 포함하는 부분(103)에서의 결함부와 연속하여 p-n 접합부(도 3의 (b) 및 (c)에 도시된 "1") 상에 빔을 조사하는 시점을 도시한다. 또한, 도 3은 이때 발생되는 OBIC 전류(6)의 경로를 도시한다. "B1"은 도 3에 도시되지 않은 동 배선 등의 도전체(도 1 및 13에서 "600")를 통해 "B2"에 접속된다. 도 3에서, 레이저 빔(2)이 웨이퍼(100) 이면측에서 조사되지만, 필요에 따라 표면측에서 조사될 수 있다.

1,064nm 내지 1,152nm의 범위의 파장을 갖는 레이저광은 실리콘(Si)에서 낮은 감쇠를 나타내기 때문에, 레이저 빔이 웨이퍼 이면측에서 칩의 표면측에 조사될수 있다. SQUID 자속계(12)가 웨이퍼 표면측에 배열될 수 있기 때문에, 자속계는 OBIC 전류(6)에 근접해 있어 큰 자속이 검출될 수 있는 장점을 가진다.

레이저 빔이 표면측에서 용이하게 조사될 수 있다면, 488nm의 파장을 갖는 Ar 레이저, 633 nm의 파장을 갖는 He-Ne 레이저 등이 이용될 수 있다. 파장이 짧을 수록 획득된 이미지의 공간 분해능이 높게 된다.

1,200nm 이상의 파장을 갖는 레이저가 이용될 경우에, OBIC가 거의 발생되지 않는다. 예를 들어, 1,300nm의 파장을 갖는 OBIC가 거의 발생되지 않지만, 열기전력 전류는 레이저가 결함부 상에 조사될 경우에 발생되는 결함을 야기시킨다는 것은 공지되어 있다. 열기전력 전류값이 정상적으로 1 nA 이하이고, OBIC 전류가 1㎂이며, 가능한 100㎂ 즉, 3 내지 5 자릿수만큼 더 크다. 본 발명에 따르면, 레이저의 파장 면적은 상술한 이유로 OBIC를 활성화하여 이용하기 위해 1,200nm 이하로 제한된다.

OBIC 전류에 의해 발생된 자속을 증가시키기 위해, 보다 긴 전류 경로가 더 효과적이다. 최대한 긴 전류 경로를 취득하기 위해, 전체 상층을 덮는 도전 박막(101)이 웨이퍼(100)의 광단부에서의 도전 박막(101)은 제1 단부인 전류 검색 유닛으로 정의되고, 웨이퍼 기판 유닛(102)의 하면은 웨이퍼(100)의 중심에 대하여 전류 검색 유닛(201)에 대칭하는 위치에서 제2 단부인 전류 검색 유닛(202)으로서 제공되어 이들이 웨이퍼 상에서 서로 최대한 멀리 떨어질 수 있도록 한다. 이는 도 4를 참조하면 더 명백하게 나타난다. 도 4에서, 전류 경로는 전류 검색 유닛(201 및 202) 및 OBIC 전류 발생부(결함부 및 p-n 접합부를 포함하는부분(103))에 집중되어 있고, 이들 사이에서 분산된다. 동 배선 등과 같은 도전체(600)에 의한 전류 검색 유닛(201 및 202) 즉, "B1"과 "B2"간의 단락 회로는 OBIC 전류의 전류 경로를 형성한다. 그 결과, OBIC 전류의 전류 경로가 구성되고, 정전류가 흐르고, 정전류가 정자속을 발생시키고, 자속이 검출된다.

또한, 도 13의 (c)에 도시한 바와 같이, 커패시턴스(660) 및 저항기(670)를 직렬로 삽입하여 "B1"과 "B2"간의 전류 경로를 구성함으로써, 과도 전류의 감쇠가 지연될 수 있다. 그러므로, 응답이 느린 자속 검출기라도 과도 전류에 의한 자속을 검출할 수 있다. 커패시턴스(660) 및 저항기(670)는 기생 커패시턴스, 부유 커패시턴스 또는 기생 저항을 이용할 수 있다. 단락 회로가 도전체(600)에 의한 전류 검색 유닛(201 및 202)간에 발생할 경우에, 웨이퍼 기판 내의 OBIC 전류 및 전극 재료에 의해 발생되는 자속이 감소될 수 없도록 전류 경로를 설정할 필요가 있다. 이를 달성하기 위해서, 전류 검색 유닛(201 및 202)에 접속된 동 배선등과 같은 도전체(600)에 의해 구성된 전류 경로가 웨이퍼(100)로부터 충분히 한층 더 확장되고, 웨이퍼(100)로부터 충분히 멀리 위치한 위치에서 단락된다. 즉, 이는 기술적인 곤란성이 없다.

OBIC 전류가 웨이퍼 기판 유닛 및 전극 재료막에 흐르는 경로는 도 4에 도시한 바와 같은 전류 검색 유닛(201 및 202) 및 OBIC 전류의 발생원(결함 및 p-n 접합을 포함하는 부분(103))의 좁은 범위내에서 집중된다. 하지만, 이들은 공정에서 확산된다. 전류 경로의 좁은 위치에서 자속을 검출하는 것이 더 효과적이기 때문에, OBIC 전류 발생원(SQUID 자속계(12)의 위치가 용이하게 가시적으로 식별될 수있도록 도 4에서 별도 설정됨)에 근접해 있는 SQUID 자속을 제공하는 것이 효율적이다.

레이저 빔을 조사하는 OBIC 전류 발생원이 레이저 빔의 초점에 항상 위치되기 때문에, 고정된 레이저 빔(2) 및 SQUID 자속계(12)의 초점의 관련 위치를 갖는 웨이퍼를 주사하는 것이 효율적이다.

다음에, 제1 실시예에 따른 동작은 도 5에 도시한 플로우챠트와, 도 4, 도 13 및 도 14를 참조하여 설명한다. 설명에서, 상술한 항목들의 세부 사항은 흐름 이해를 위해 적절히 생략한다.

우선, 도전 박막(101)이 웨이퍼(100)의 전면에 적용되면서, 웨이퍼(100)는 전류 검색 유닛(201 및 202), 즉, "B1"과 "B2"간의 도전체(600)에 의해 단락된다. 이때, 웨이퍼(100)와 SQUID 자속계(12)간 거리가 판정된다. 통상적으로, 검출된 자속이 크게 되기 때문에 가능한 이들을 근접 위치시키는 것이 이롭다. 웨이퍼(100)와 SQUID 자속계(12)간에 진공 상태가 될 경우에, 이들은 서로 닿지 않는 한 서로 근접할 수 있다. 즉, 이들간에 약 1mm의 공간이 있을 수 있다.

또한, 소정 레이저 광원(51)에 의해 발생된 레이저광을 빔 직경으로 집광시킴으로써 취득되는 레이저 빔(2)이 조사되고, 레이저 빔(2)의 초점이 웨이퍼 상에 p-n 접합 위치에 설정된다.

SQUID 자속계(12)는 웨이퍼(100)의 평면에 평행하는 평면에 이동되어 검출된 자속 세기의 높은 세기가 예측되는 위치에서 레이저 빔의 초점과 SQUID 자속계(12)의 중심간의 관계 위치를 설정하고, 이는 제1 고정 수단(60)에 의해 고정된다. 검출된 자속 세기의 최대 세기가 예측되는 위치는, 전류 경로를 포함하는 자속 검출 평면에 수직하는 평면과 SQUID 자속계(12)간의 거리가 웨이퍼(100)와 SQUID 자속계(12)간의 거리, 즉, 약 "h"의 거리인 정상적인 위치이다. 전류 경로의 폭이 좁을 경우의 레이저 빔의 초점의 위치 및 SQUID 자속계(12)의 위치는 사시도(도 4)에 도시하고, 전류 검색 유닛(201 및 202)을 접속시키는 직선과의 거리는 약 "h"가 되도록 설정된다.

또한, 웨이퍼가 이동하고, 주사 처리가 레이저 빔(2)을 이용하여 웨이퍼 상에 개시된다. 자속이 각 조사점에 대해 검출되고, 휘도 정보 또는 색 정보가 검출된 자속에 따라서 발생되고, 발생된 정보는 기억 장치(57)에서 자속을 포함하는 각 조사점에 대한 좌표 정보와 함께 기억되고, 생성된 휘도 정보 또는 색 정보에 따라서 표시 장치(58) 상에 표시된다. 처리는 순차적으로 반복된다. 검출된 자속의 신호대 잡음비(S/N)는 충분히 높지 않을 경우에, 변조 장치(52)는 제어 장치(56)로부터의 변조 신호에 따라서 레이저 빔(2)의 세기를 변조하고, 동기 증폭기(55)는 변조 신호와 동기하여 신호를 증폭하여 S/N비를 상당히 향상시킨다. 검출된 자속의 표시 위치는 웨이퍼 상의 레이저 빔의 조사 위치이고, OBIC 전류 발생 위치에 대응한다. 취득된 이미지(이하, "주사 레이저 SQUID 이미지"라 함)는 OBIC 전류 발생 위치를 나타낸다. 또한, 웨이퍼 상의 실제 OBIC 전류 발생 위치는 포토다이오드에 의한 레이저 빔의 반사된 광을 검출하여 이미지로서 표시함으로써, 즉, 레이저 광 주사를 이미지에 대응시킴으로써 용이하게 발견될 수 있다.

OBIC 전류 발생 위치가 정확한 부분에 관련되어 있는지 또는 결함부에 관련되어 있는지는 관측에 의해 결정된다. 관측은 도 3의 (b)에 도시한 바와 같이 전극 재료막(111)이 전체 절연막에 적용될 경우의 처리로 이루어지면, 누설 결함이 OBIC 전류 발생 위치 상단 표면에서 검출된다. 관측은 도 3의 (c)에 도시한 바와 같이, 내부 배선을 형성하는 배선 박막(151)이 전체적으로 적용될 경우의 처리로 이루어지면, OBIC 전류가 전혀 발생되지 않거나 전류값이 OBIC 전류가 발생되는 위치에서 상당히 감소될 때 저항 증가 결함(28)이 p-n 접합부(1)와 직렬로 접속된 내부 배선(15)에서 발생된다. 이러한 경우에, 단선을 포함하는 저항 증가 결함의 위치를 인식하기 위해, 미리 취득된 정상 제품의 주사 레이저 SQUID 이미지와 비교를 행한다. 용이한 비교를 위해, 차이 이미지가 도 5에 도시된 흐름의 최종부에 도시한 바와 같이 차이 이미지 발생 수단(첨부 도면에 도시되지 않음)에 의해 발생된다. 정상 제품의 이미지 중 정상 제품의 샘플이 크게 차이가 날 경우에, 표준값이 복수의 정상 샘플의 이미지를 이용하여 각 픽셀에 대한 세기 할당에 기초로 미리 정해지고, 제품이 표준값에 기초하여 결함 여부를 판정한다. 이러한 경우에, 소정의 표준값 이상의 OBIC 전류가 OBIC 전류가 흐르지 않는 정상 제품에 흐르면 누설 결함이 존재하는 것으로 판정한다. 한편, 정상 제품에 OBIC 전류가 흐르는 위치에 도달하면 단선 결함을 포함하는 저항 증가 결함이 존재한다고 판정한다. 각 픽셀에 대한 차이를 연산하여 차이 이미지를 취득함으로써 결함 관련 이미지가 취득될 수 있다. 관측은 도 3의 (b) 및 (c)를 결합하는 처리에서 이루어질 때, 정상 제품의 주사 레이저 SQUID 이미지로부터 차이 이미지를 발생시킬 필요가 있다. 차이 이미지 발생 수단은, 예를 들어, 소프트웨어를 이용한 마이크로컴퓨터(이하,"MPU"라 함)에 의한 처리용 제어 장치(56) 내의 MPU를 제공함으로써 용이하게 실현될 수 있다.

일반 제품에 발생되지 않는 OBIC 전류의 위치 또는 발생되는 OBIC 전류가 발생 또는 감소되지 않는 위치(이하, 총체적으로, "OBIC 비정상 위치"라 함)를 가시화하기 위해, 본 발명에 따른 주사 레이저 SQUID 이미지 또는 그 차이 이미지가 레이저 주사 이미지와 오버랩 및 표시된다. 칩 단위로 OBIC 전류 비정상 위치를 인식함으로써 결함 칩이 검출될 수 있고, 수율이 미리 예측될 수 있다. 칩 내부 상세한 위치를 인식함으로써, 결함 또는 고장이 해석될 수 있고, 산출 처리에 관한 정보 및 설계가 개선될 수 있다.

또한, 관측이 동일한 칩에서 이루어 질때 온도를 변화시킴으로써, 정상 제품이 결함 상태로 존재할 수 있다. 이러한 경우에, 상술한 "정상 제품" 및 "결함 제품"을 효과적으로 설명하기 위해 "정상 상태" 및 "결함 상태"로서 각각 파악될 수 있다.

종래 기술에서 본딩 패드 형성 이전에 결함 칩을 인식하기란 매우 어렵다. 따라서, 본 방법을 사용하면 종래의 방법에 의해서는 거의 불가능하였던 수율을 정확하게 추론할 수 있다. 수율을 정확하게 추론함으로써 비용 및 배송 데이터를 정확하게 추론할 수 있다.

결함을 해석하고 모니터링하기 위해서는 칩 내부의 상세 위치를 인식할 필요가 있고, 또한 누설 전류 경로를 관측할 필요가 있다. 이 경우, 레이저와 고정된 칩 간의 상대적 위치로 SQUID가 주사될 수 있다. 이 경우, 고해상도의 주사 레이저 SQUID 이미지를 얻기는 어렵지만 전류 경로는 어느 정도까지 특정될 수 있다.

본 발명에 따른 주사 레이저 SQUID 이미지와 레이저 주사 이미지의 공간 분해능은 대략 레이저 빔의 빔 직경에 대응한다. 레이저 빔의 빔 직경을 레이저 광의 파장과 사용한 대물 렌즈의 개구수에 따라 상위의 회절 한도까지 상승시키는 것은 기술적으로 어렵지는 없다. 예를들어, 파장이 488㎚인 Ar 레이저를 사용하는 경우, 대물 렌즈의 개구수는 0.80이고, 회절 한도는 대략 370㎚이다. OBIC 이상 위치가 정확하게 특정될 수 있다.

상기 설명의 제2 단계에서의 전류 경로를 구성하는 방법으로서, 전류 픽업부 B1 및 B2가 웨이퍼(100) 외측에서 구리선 등의 도전체(600)를 통해 상호 접속된다. 그러나, 항상 웨이퍼(100) 외측의 접속을 행할 필요는 없다. 예를 들어, 반도체 칩을 제작하기 위해 웨이퍼를 제작하는 경우 내부 접속 배선을 형성하기 위해 금속 배선막을 각 배선층에 피착하는 공정으로서 설정될 수 있다. 도 20은 반도체 칩 제조 공정에서 p-n 접합(1) 부근에서의 전형적인 단면을 도시한다. 도 20a 및 20b는 제1 금속 배선막의 배선 금속막을 피착하는 단계와, 제2층으로 된 배선 금속막을 피착하는 단계에서의 단면도이다. 제1층의 배선 금속막과 제2층의 배선 금속막으로서, 기설정된 두께를 갖는 알루미늄(Al) 막이 피착될 수 있다. 접촉부 금속막(221)으로서, titanic silicide (TiSi), cobalt silicide(CoSi) 등의 소정의 장벽 금속막을 사용할 수 있다. 이것들은 상기와 같은 응용에만 제한되는 것이 아니라 필요에 따라 형성될 수 있다. 도 20에서, 제1층의 Al 배선막(210)과 제2 층의 Al 배선막(212)은 자신들이 피착될 때 OBIC 전류의 전류 경로를 형성하기 위한 접속 수단을 구성한다. 예를 들어, 접속 수단이 제1층의 Al 배선막(210)인 경우, OBIC 전류의 전류 경로는 거의 모든 p-n 접합에 형성되지만 경로는 다수 짧다. 실질적으로, 레이저 빔(2)이 예를 들어, n-형 확산 영역(233)와 p형 기판(230)으로 형성된 p-n 접합(716) 상에 조사된 경우, 기판 접촉부(243)와, 제1층의 Al 배선막(210), 및 n-형 확산 영역 접촉부(246)를 통과하는 전류 경로가 형성되고, OBIC 전류(261)가 발생된다.

더우기, 접속 수단이 제2층의 Al 배선막(212)인 경우, OBIC 전류의 전류 경로를 형성할 수 있는 p-n 접합이 제한된다. 그러나, 경로가 접촉 홀 뿐 아니라 제1층의 배선, 제1 및 제2층 간의 콘택트 홀, 및 제2층의 배선 금속막을 통과하기 때문에, 전체 경로는 좀 더 길어진다. 따라서, 검출 감도가 양호해지고, 결함이 용이하게 검출될 수 있다. 실질적으로는 예를들어 n-형 확산 영역(233)과 p형 기판에 의해 형성된 p-n 접합(716)은 레이저 빔(2)이 조사된다 하더라도 전류 경로를 형성할 수는 없다. 따라서, OBIC 전류가 흐르지 않는다. 그러나, 레이저 빔(2)이 n-형 확산 영역(241)과 p-형 확산 영역(231)에 의해 형성된 p-n 접합(715)에 조사된 경우, 전류 경로가 제1층의 Al 배선(215), 제1 및 제2층 간의 콘택트 홀 충진 금속(2235), 및 제2층의 배선 Al 배선막(212) 통과하기 때문에, n-형 확산 영역 접촉부(244)가 p-형 확산 영역 접촉부(245)를 통하고 OBIC 전류(261)가 발생된다. 유사하게, 첨부된 도면에서 도시하고 있지는 않지만 다수개의 배선층을 제공하는 경우, OBIC 전류의 전류 경로는, 관측가능한 p-n 접합이 각 배선층을 형성하는 금속막 피착 단계에 좀 더 엄격히 제한된다 하더라도 접속 수단으로서 금속막을 사용하여 형성될 수 있다. 따라서, 어떤 경우에는, 구리선 등의 도체를 통한 접속없이 레이저 빔을 조사함으로써 OBIC 전류가 웨이퍼 외측에 흐름으로써 자속(11)이 발생하면 이것을 SQUID 자속계(12)에 의해 검출하고, 경로에서의 결함을 증가시키는 저항의 존재 또는 누설 결함을 검출할 수 있다.

누설 결함이 검출될 수 있다면, 예를 들어 도 20b에 도시된 공정 이전의 공정 즉, 제2층의 Al 배선막(212)의 피착 이전의 단계에서 고려하기가 용이하다. 도 20c는 상기 단계에서 도 20b에 도시된 부분의 단면도이다. 도 20c에 도시된 범위에서, 결함이 없는 경우 레이저 빔을 조사함으로써 OBIC 전류를 발생하는 구조는 없다. n-형 확산 영역 접촉부(244)에 접속된 제1층의 Al 배선막(214)과 기판 접촉부(243)에 접속된 제1층의 Al 배선(213) 간의 누설 결함(86)에 따라 브리징이 발생한다면, p-n 접합(717) 상에 레이저 빔을 조사함으로써 기판 접촉부(243), 제1층의 Al 배선(213), 누설 결함(86), 제1층의 Al 배선(214), 및 n-형 확산 영역 접촉부(244)를 통하여 OBIC 전류가 흐르는 폐회로가 형성된다.

이하에서 첨부된 도면을 참조하여 본 발명의 제2 실시예를 상세히 설명하기로 한다.

제2 실시예에서, 패키징되지않고 회로 기판 상에 직접 설치되는 설치 상태에 있는 칩에서 결함이 검출되었다. 특히, 이것은 프리칩으로서 설치된 칩에서 결함이 검출된 상태를 나타낸다. 도 6은 본 실시예의 주요 구성을 도시하는 전형적인 챠트이다. 도 7은 도 6에서 도시된 해석되어야 할 칩(301)의 결함 발생부의 예를 도시한다. 도 7a 및 7b는 누설 결함 및 저항이 증가하는 결함을 각각 도시하는 전형적인 단면도이다.

먼저, 이하에서는 도 6을 참조하여 전체 구성을 설명하기로 한다. 필요에 따라 도 7을 참조하여 해석되어야 할 칩의 결함부의 구성의 예를 설명하기로 한다. 칩(301)은 칩 표면 상에 회로 기판(401)과 대향하여 형성되는 트랜지스터 등의 소자를 갖는 플립 칩 상태로 회로 기판(401) 상에 베어 칩으로서 설치된다. 본 실시예에서, 레이저 빔(2)이 칩(301)의 이면으로부터 입사된다. 칩의 이면에 수지가 도포된 경우, 칩의 이면의 일부만을 노출시킬 필요가 있다. 더우기, 칩의 이면을 그라인딩함으로써 산란을 감소시킴으로써 레이저 빔의 집중도를 향상시킬 수 있으므로 해석의 감도와 정확도를 향상시킬 수 있다. 해석되어야 할 소자 이외의 다수의 소자(501)가 회로 기판(401) 상에 제공된다. 상기 소자들의 일부가 도 6에 도시되어 있다. 본 실시예에서, 타겟 칩(310)이 회로 기판(401) 상의 나머지 소자 및 부품들의 수에 관계없이 해석될 수 있다. 나머지들에 관계없다는 실질적인 의미는 나머지 소자 및 부품들의 전기적 영향이 억제될 수 있어 파괴 또는 열화로부터 보호될 수 있다는 것이다.

도 6에 설명에 필수적인 배선만을 도시되어 있다. 필수 배선은 전원 배선(1012)과 칩 기판으로서 동일한 전위를 갖는 배선(1022)을 포함하고, 전류 픽업 유닛(203)과 (204) 사이에 접속된다. 즉, 첨부된 도면에서는 도시되어 있지 않는 구리선 등의 도체가 C1과 C2를 접속한다. 이것은 단지 예일뿐이고, 배선은 상기 배선 세트에 제한되는 것은 아니며, 이어지는 전류 경로를 구성하고 전류 경로의 일부에서 자속을 검출하는 요건이 만족될 수 있는 한 어떠한 배선 세트도 수용가능하다.

실질적으로 수용가능한 배선 세트를 이하에서 설명하기로 하고, 결함 발생부와 OBIC 전류가 발생하는 p-n 접합부 사이의 실질적인 관계를 도 7a 및 7b에 도시된 구성을 참조하여 이하에서 설명하고자 한다. 도 7a는 도 6에서 도시된 바와 같이 해석되어야 할 칩(301)에서 검출된 누설 결함의 예를 설명하기 위해 CMOS로 구현된 인버터 회로의 소자의 전형적인 구조를 나타내는 단면도이다. 상기 설명에 포함되지 않은 구조는 도 7a에서 생략되었다. 도 7a에는 4가지 경우의 단락부가 도시되어 있지만 이러한 단락 회로가 동시에 발생한다는 의미는 아니고 4가지 경우의 단락을 나타낸다. 즉, 4가지 경우중의 어느 하나 또는 그 이상이 발생할 수 있다.

인버터 회로를 구성하는 소자를 먼저 설명하고자 한다. 칩 기판은 p형 기판(302)일 수 있다. p채널 MOS 트랜지스터 (이하, PMOS)(331)가 n-형 확산층으로 형성된 n-형 웰(303) 내에 형성되고, 소스 및 드레인이 되는 p+ 확산 영역(304), 게이트 절연막(91), 및 게이트 전극(3101)을 포함한다. n채널 MOS 트랜지스터 (이하, NMOS)(332)는 소스 및 드레인이 되는 n+ 확산 영역(305), 게이트 절연막(92), 및 게이트 전극(3102)을 포함한다.

이하에서 인버터를 구성하기 위한 소자들의 접속 처리를 설명하고자 한다. 입력 단자(311)가 NMOS(332) 및 PMOS(331)의 게이트 전극 둘다에 접속된다. 출력 단자(312)가 양 트랜지스터의 드레인 전극에 접속된다. PMOS(331)의 소스는 도 6에 도시된 전원 전위 배선(1012)에 접속되고, NMOS(332)의 소스는 첨부된 도면에도시되어 있지 않은 접지 전위 단자(1032)에 접속된다. p형 기판(302)이 도 7에 도시된 기판 전위 단자(310)로부터 도 6에 도시된 배선(1022)에 접속된다. 4가지 누설 결함은 상기에서 설명한 바와 같은 네가지 경우를 나타낸다. 각각의 경우에서, 기판 상의 배선은 누설 결함을 검출할 수 있도록 쌍을 이루어여 하는 데 이것에 대해 이하에서 설명하고자 한다.

(케이스 1)

PMOS(331)와 n-형 웰(303)의 게이트 전극(3101)이 단락된 경우 즉, 게이트 절연막(91)이 단락된 경우 누설 결함(81)이 발생한다. 이 경우, 배선 쌍은 입력 단자가 접속되는 배선(도 6에 도시안됨)과, 도 6에 도시된 기판 전위 단자(310)가 접속된 배선(1022)을 포함한다. 이 경우에서, 누설 결함이 존재하면 n-형 웰(303)과 p형 기판(302) 간의 p-n 접합(1001)이 OBIC 전류의 발생원이다.

(케이스 2)

PMOS(331)와 n-형 웰(303)의 소스 전극이 단락된 경우 누설 결함(82)이 발생한다. 이 경우, 배선 쌍은 도 6에 도시된 PMOS(331)의 소스 전극이 접속된 전원 배선(1012)과, 도 6에 도시된 기판 전위 단자(310)가 접속된 배선(1022)을 포함한다. 즉, 본 경우는 도 6에 도시된 경우에 대응한다. 본 경우에서, 누설 결함이 존재하면 n-형 웰(303)과 p형 기판(302) 간의 p-n 접합(1001)이 OBIC 전류의 발생원이다.

(케이스 3)

NMOS(332)의 게이트 전극(3102)과 n+ 확산 영역(305)이 단락된 경우 누설 결함(83)이 발생한다. 이 경우, 배선 쌍은 입력 단자(311)가 접속된 배선(도 6에 도시안됨)과 도 6에 도시된 기판 전위 단자(310)가 접속된 배선(1022)을 포함한다. 본 경우에서, 누설 결함이 존재하면 n-형 웰(303)과 p형 기판(302) 간의 p-n 접합(1003)이 OBIC 전류의 발생원이다.

(케이스 4)

게이트 전극(3102)과 p형 기판(302)이 단락된 경우 즉, 게이트 절연막(92)이 단락된 경우 누설 결함(84)이 발생된다. 이 경우, 배선 쌍은 입력 단자(311)로서 동일한 전위를 갖는 배선(도 6에 도시안됨)과, 첨부된 도면에 도시안된 접지 전위 단자(1032)를 포함한다. 이 경우, 누설 결함이 발생하면, n+ 확산 영역(305)와 p형 기판(302) 간의 p-n 접합(1003)이 OBIC 전류의 발생원이다.

실제 CMOS 소자에서, 상술한 기본 회로 구성에 덧붙여 다음의 예에서 도시된 바와 같이 복잡한 접속이 행해질 수 있다. 설명을 간략히 하기 위해, 설명과 관련된 구조만이 도시되어 있고 레이저 SQUID의 이용은 상기에서 언급된 경우들에만 제한되는 것은 아니다.

저항이 증가하는 결함의 경우는 이하에서 설명하기로 한다. 도 7b는 도 6에서 도시된 해석대상 칩(301)에서 발생되는 저항이 증가하는 결함의 예를 도시하는 데, 이것은 CMOS로 구현된 인버터 회로에서의 소자 구조의 전형적인 단면도이다. 기본 구성이 도 7a에 도시된 경우에서와 동일하기 때문에, 다음의 설명과 관련되지 않은 구조는 생략되었다. 도 7a에 도시된 경우와는 n+ 확산 영역(307)이 n-형 웰(303)에 구비된 것만이 다르다. n+ 확산 영역(307)이 전원배선(1012)에 접속된다. 결함은 저항이 증가하는 결함(281 및 282)을 나타낸다. 결함은 n+ 확산 영역(307)의 전극으로부터 전원 배선(1012)의 전류 경로에서의 모든 저항 증가 결함에 해당한다. 이 경우, 도 6에 도시된 전원 배선(1012)과 도 6에 도시된 기판 전위 단자(310)에 접속된 배선(1022)이 쌍을 이룬다. 즉, 이 경우는 도 6에 도시된 경우에 대응한다. 이 경우, 저항 증가 결함(281 및 282)이 발생하면, 레이저 빔이 n-형 웰(303)과 p형 기판(302) 사이의 p-n 접합(1001)에 조사됨으로써 흐르는 OBIC 전류가 결함이 없는 전류보다 상당량 감소되거나 전혀 흐르지 않게 된다.

본 실시예에 따르면, 도 6의 제1 실시예에서와 같이, 2개의 전류 픽업부(203 및 204)가 제공된다. 전류 픽업부(203 및 204)의 위치는 다음의 조건들을 만족하는 위치이다. 상기한 결함의 유형과 위치에 따라 다른 세트가 존재하고, 배선의 회로 기판(401) 상의 루트에 대한 정확한 정보가 없을 수 있기 때문에, 필요한만큼 시행착오에 의해 위치를 선택할 필요가 있다. 정확한 정보에 따라 선택되는가 또는 시행착오에 의해 선택되는가의 여부에 관계없이, 다음의 조건이 충족되어야 한다.

즉, 전류 픽업부(203 및 204) 간, 즉 C1과 C2 간을 구리 배선 등에 의해 단락시키고, 단락의 결과로서, 관측될 경로 내의 자속을 약화시키는 새로운 자속의 생성을 억제함으로써, 전류 경로를 생성하는 것이 필요하다. 이는 제1 실시예와 유사하다. 제1 실시예와의 차이점은 자속이 검출되는 부분이다. 제1 실시예에서와 같이, 칩 내의 전류 경로로부터 생성된 자속이 검출될 수 있을 때, 그것이 수용된다. 그러나, 긴 기판 배선이 전류 경로 내의 회로 기판(401) 상에 존재하고 자속을 생성하면, 감도면에서 보다 크고 우수하다. 도 6은 측정될 기판 배선(402), 여기서 생성되는 자속(11), 및 자속을 검출하기 위한 SQUID 자속계(12)를 도시하고 있다. 위의 설명으로부터, 미리 통상의 전기적 관측에서 해석될 칩의 2개 단자 간의 전류 전압을 측정할 수 있다면, p-n 접합의 특성을 갖는 세트를 선택함으로써 OBIC 전류가 관측될 수 있다는 것은 명백하다. 또한, 칩 내의 전류 경로로부터 생성된 자기장이 검출될 수 있을 때, 이는 최대 가능 핀수를 단락시킴으로써 즉각적인 효과를 얻는 방법이다.

도 8의 흐름도에 따라 도 6 ,7, 13 및 14를 참조하여, 제2 실시예에 따른 동작이 이하 설명된다. 본 실시예에서는, 흐름의 이해상 전술한 항목의 상세 사항이 적절히 생략된다.

우선, 회로 기판(401) 상의 전류 픽업부(203 및 204) 간의 경로는 첨부 도면에 도시되지 않은 구리 배선 등의 도체에 의해 단락된다. 전술한 바와 같이, 몇 몇 경우에 있어서는, 단락용 배선을 선택하는 것이 아니라 최대 가능 수의 배선을 단락시킴으로써 즉각적인 효과를 얻을 수 있다. 다음에, 현재 경로 내에 포함된 회로 기판(401) 상의 기판 배선에서, 길고 곧은 배선을 갖고, 보다 많이 생성된 자속을 가지며, 자신에 근접한 검출기를 갖는 부분이 선택되고, 여기에 SQUID 자속계(12)가 고정된다. SQUID 자속계(12)는 가능하다면 칩(301)에 근접하여 고정될 수 있다. 이 때, 레이저 빔(2)이 조사되고, 레이저 빔(2)의 초점이 칩(301)의 표면측에 설정된다. 칩(301)의 이면측이 본 실시예에서와 같이 노출되면, 레이저 빔(2)은 이 칩(301)의 이면측으로부터 조사되고, 초점은 표면측 상에 설정된다.

다음에, 레이저 빔(2)은 칩(301)의 주사를 개시하도록 이동된다. SQUID 자속계(12)가 칩(301) 주위에 고정되면, 회로 기판 전체가 주사된다. 이것이 효과적이라면, 칩 내면에만 형성된 전류 경로가 효율적으로 작용하는 것은 명백하다. 레이저 빔에 의한 칩(301)의 주사와 동시에, 자속을 검출하고 검출된 자속을 표시하는 공정이 개시된다. 검출된 자속에 의해 충분한 S/N을 얻을 수 없다면, 변조 장치(52)가 레이저 빔의 휘도를 변조하고, 록-인 증폭기(55)가 신호를 증폭하여, 제1 실시예에서와 같이 S/N을 향상시킨다. 검출된 자속의 표시 위치는 칩(301) 상의 레이저 빔 조사 위치에 대응하며, 레이저 빔의 반사광은 표시된 이미지(레이저 주사된 이미지)에 관련되는 광다이오드에 의해 검출되어, 전술한 바와 같이 OBIC 전류 생성 위치를 얻는다. OBIC 전류 생성 위치의 가시화를 위해, 본 발명에 따른 이미지가 전술한 바와 같이 레이저 주사된 이미지와 더불어 오버랩되어 표시될 수 있다.

칩 유닛 내의 OBIC 전류 생성 위치를 인식함으로써, 결함 칩이 검출될 수 있고, 칩을 교체하는 것에 관한 유용한 정보를 얻을 수 있다. 따라서, 전체 보드가 폐기되는 경우와 비교하여 비용이 대폭 절감될 수 있다. 또한, 자원의 효율적인 이용의 관점에서 효과적이다. 또한, 칩 내의 상세한 위치를 인식함으로써, 결함 및 오류 해석이 수행되어 칩 제조자가 생산 또는 설계를 향상하기 위한 정보를 얻을 수 있다. 또한 설치 방법에 있어서의 문제가 검출될 수 있어, 설치 공정을 향상하는 것이 가능하다.

본 발명에 따른 이미지 및 레이저 주사된 이미지의 공간 분해능은 전술한 바와 같이 레이저 빔의 빔 직경에 근사한다. 전술한 바와 같이, 레이저 빔의 빔 직경을 레이저 광의 파장 및 물체의 수치 개구에 따라 회절 상한까지 확대하는 것은 기술적으로 어렵지 않다. 본 실시예에서 이면측으로부터 관측이 수행되기 때문에, 전술한 경우와는 파장이 다르다. 예를 들어, 1,064㎚의 파장을 갖는 YAG 레이저가 사용되고, 물체의 수치 개구가 0.80이면, 회절 한계는 810㎚ 정도이다. 이러한 정밀도로, OBIC 전류 생성 소스가 특정될 수 있다.

결함의 존재와 생성된 OBIC 전류의 존재 간의 관계를 얻는 것은 전술한 바와 같이 간단하지는 않다. 따라서, 제1 실시예에서와 같이, 미리 얻은 정상 제품용의 주사 레이저 SQUID 이미지와 정상 상태의 주사 레이저 SQUID 이미지를 비교하거나, 이들에 기초하여 얻은 기준으로써, 결함의 위치가 식별될 수 있다. 용이한 비교를 위해, 공정 흐름의 최종 단계에 도시된 바와 같이 다른 이미지가 생성될 수 있다.

다음에, 첨부 도면을 참조하여 본 발명의 제3 실시예가 상세히 설명될 것이다.

제3 실시예는 TEG를 사용하여 칩 상의 결함이 검출될 경우에 관한 것이다. TEG를 사용하여, 구성이 임의로 설정될 수 있다. 따라서, 본 실시예는 가변적이다. 전형적인 예를 본 명세서에 나타내었지만, 본 발명이 이들 예에 한정되지 않음은 명백하다.

도 9는 본 발명의 제3 실시예의 주요 구성을 나타내는 도면이다. 즉, 도 9a는 평면도이고, 도 9b는 도 9a의 P 부분의 확대 평면도이다. 도 10 및 11은 도 9에 도시된 해석될 TEG 블럭의 구성 예들을 나타낸다.

우선, 전체 구성을 도 9를 참조하여 설명한다. 설명된 내용에서, 해석 대상 TEG 블럭의 구성예는 도 10 및 도 11을 적절하게 참조하여 설명한다. 해석 대상 TEG 블럭(6041 내지 6045)은 복수의 본딩 패드(602)의 주변 전체에 배치된다. 레이저 빔(2)은 칩의 표면측 및 이면측으로부터 입사할 수 있다. 레이저 빔을 이면측으로부터 입사시키고, 표면측에 SQUID 자속계(12)를 배치하여 전류 경로가 SQUID 자속계(12)에 근접하도록 하고, 더욱 큰 자속을 생성한다. 그러나, 이 경우에, 더 긴 파장을 갖는 레이저 빔을 사용하는 것이 필요하여, 공간 분해능에서 불리한 점이 있다.

본 실시예에 따르면, 제1 및 제2 실시예에서 필요한 전류 픽업 유닛은 필요하지 않다. 즉, 해석 대상 TEG 블럭의 양단을 접속하여 제조되는 전류 경로용 배선(603)이 미리 제공되어 본딩 패드를 둘러싼다. 해석 대상 TEG 블럭의 양단을 배선으로만 접속하는 대신에, 커패시턴스와 저항을 직렬로 해석 대상 TEG 블럭에 접속하는 회로가 형성될 수 있다. 다음 설명에서, p-n 접합을 배선에만 접속하는 전류 경로가 형성되는 경우가 설명되나, 본 발명은 이 응용례에만 한정되는 것은 아니다. 이 전류 경로는 각각의 해석 대상 TEG 블럭에 대해 제조된다. 이 전류 경로는 다른 해석 대상 TEG 블럭을 바이패스한다. 배선 폭은 가공 정밀도에 기초하여 축소될 수 있기 때문에, 적은 공간을 차지한다. 이것은 도 9(b)에 도시된다. 해석 대상 TEG 블럭(6043)의 양단은 전류 경로용 배선(6033)에 의해 접속된다. 다른 전류 경로용 배선(6031, 6032, 6034, 및 6035)은 TEG 블럭(6043)을 바이패스한다. 전류 경로용 배선(603)은 모든 전류 경로용 배선(6031 내지 6035)을 나타낸다. 전류 경로로부터 생성된 자속(11)이 칩 주위 전부에 발생하기 때문에, SQUID 자속계(12)는 칩 주위 어디든지 배치될 수 있다.

해석 대상 TEG 블럭의 구성례가 도 10 내지 도 11 을 참조하여 이하 설명된다. 도 10은 누설 결함을 검출하기 위해 설치된 TEG 블럭의 구성을 도시한다. 즉, 도 10(a)는 평면도이고, 도 10(b)는 도 10(a)에 도시된 X - X' 를 따르는 단면도이다. 도 11은 단선 결함을 검출하도록 설치된 TEG 블럭의 구성을 도시한다. 즉, 도 11(a)는 평면도이고, 도 11(b)는 도 1(a)에 도시된 X - X' 를 따르는 단면도이다. 설명과 연관되지 않은 구조는 생략되었다.

누설 결함의 경우는 도 10을 참조하여 이하 설명된다. p형 기판(302)은 필드 산화막(350) 및 n-형 웰(303)을 구비하고, p채널 MOS 트랜지스터의 게이트 전극(3103)까지의 유닛은 n-형 웰(303)내에 형성된다. 게이트 절연막(93)은 n-형 웰(303)의 상부 표면 전체에 제공된다. 게이트 전극(3103)은 n-형 웰(303)의 상부 표면의 중앙을 통과하고, 전류 경로용 배선(6031)의 한쪽 단부에 접속된다. p형 기판(302)에 접속되도록 형성된 p+ 확산 영역(306)은, p+ 확산 영역 픽업 전극(3066)을 통해 전류 경로용 배선(6031)의 다른 한쪽 단부에 접속된다. 게이트 전극(3103)을 p+ 확산 영역 픽업 전극(3066)에 접속하는 전류 경로용 배선(6031)은, 도 9에 도시된 바와 같이, 본딩 패드(602)와 칩의 단부간의 칩을 둘러싼다. 도 10에 도시된 누설 결함(85)이 게이트 전극(3103)과 n-형 웰(303)을 단락시킬때만, 전류 경로가 n-형 웰(303)과 p형 기판(302)간의 p-n 접합(1005)을 통해 형성되고, OBIC 전류는 레이저 빔이 p-n 접합(1005)상에 조사될 때 흐른다. 따라서, 누설 결함(85)이 검출될 수 있다.

저항 증가 결함의 경우가 도 11을 참조하여 이하 설명된다. 저항 증가 결함을 검출하도록 설치된 TEG 블럭(6042)의 해석 대상 내부 배선(701)은 p+ 확산 영역 픽업 전극(3066) 및 n+ 확산 영역 픽업 전극(3077)을 통해 p-n 접합(1283)의 양단에 접속된다. 따라서, 해석 대상 내부 배선(701)은 p-n 접합(1283)의 양단을 단락시킨다. 또한, 해석 대상 내부 배선(701)에 병렬로, 칩을 둘러싸는 전류 경로용 배선(6032)은 p-n 접합(1283)의 양단을 접속한다(다시 도 9(a)를 참조). 전술한 구성을 통해, 저항 증가 결함(283)이 발생하면, 레이저 빔의 조사에 의해 p-n 접합(1283)에 의해 생성된 OBIC 전류는 전류 경로용 배선(6032)을 따라 흐르며, 전류에 의해 발생하는 자속은 SQUID 자속계(12)에 의해 검출된다(도 9(a)). 저항 증가 결함(283)이 존재하지 않으면, OBIC 전류는 주로 적은 해석 대상 저항을 갖는 내부 배선(701)을 통해 흐르고, 미세한 전류만이 비교적 큰 저항을 갖는 전류 경로용 배선(6032)을 통해 흐른다. 전류 경로용 배선(6032)을 통해 흐르는 전류는 저항 증가 결함(283)이 존재할때만 증가하기때문에, 검출된 자속은 대부분 저항 증가 결함 존재 여부에 의존한다. 따라서, 저항 증가 결함이 존재하는지 여부가 판정될 수 있다.

제3 실시예에 따른 동작은 도 9, 10, 및 11을 참조하여, 도 12에 도시된 순서도에 따라 이하 설명된다. 전술한 아이템의 세부 항목은 전체적인 흐름의 이해을 위해 여기에서는 적절하게 생략된다.

우선, SQUID 자속계(12)는 첨부된 도면에는 도시되지 않은 제2 고정 수단에의해 칩(601)상의 전류 경로용 배선(603)상에 고정된다. SQUID 자속계(12)가 고정된 위치는 검출된 자속이 최대값을 표시할 수 있는 위치이다. 이 위치는, 칩 표면과 SQUID 자속계의 자속 검출면사이의 거리 h 만큼, 전류 경로용 배선(603)에 수직 방향으로 자속계를 이동시켜 얻어진다. 예컨대, 정확한 위치는, FIB에 의해 단선된 샘플을 사용하여, 도 11에 도시된 해석 대상 내부 배선(701)의 저항 증가 결함(283)에 대응하는 부분을 실제로 측정하여 얻어진다.

다음에, 레이저 빔(2)이 조사되고, 레이저 빔의 초점은 칩(601)의 표면에 설정된다. 레이저 빔이 칩(601)의 표면측 및 이면측으로부터 조사될 수 있을때, 레이저 빔(2)은 이면측으로부터 조사되고, 초점은 표면측에 설정된다. 이것은 검출 자속의 강도면에서 장점이 있다. 한편, 공간 분해능의 관점에서, 표면상에 레이저 빔을 조사하는 것은, 레이저 빔(2)의 파장이 짧아질 수 있기 때문에 장점이 있다.

다음에, 레이저 빔(2)에 의해 주사가 시작된다. 칩(601)은 이동될 수 있다. 그러나, 이 경우에, SQUID 자속계(12)와 칩(601)간의 상대 위치를 고정하는 것이 필요하다. 보통, 레이저 빔(2)을 이동시키는 것은 용이하다. 그러나, 주사 범위가 넓으면, 레이저 빔(2)은 쉽게 이동될 수 없다. 따라서, 칩(601)은 더욱 용이하게 이동될 수 있다. 레이저 빔(2)에 의한 칩(601)의 상대적 주사는, 레이저 빔(2)이 이동하는지 또는 칩(601)이 이동하는지 여부에 관계없이 해석 대상 TEG 블럭 유닛상에서 수행된다. 따라서, 이 방법은 제1 및 제2 실시예에 의한 방법보다 더욱 효과적이다. 레이저 빔(2)에 의해 주사가 수행될때, 자속이 검출되고 표시된다. 충분한 S/N 비가 검출 자속을 사용하여 취득될 수 없을 때, 레이저 빔(2)은 도 14에 도시된 변조 장치(52)에 의해 변조되고, 신호는 락-인 증폭기(55)에 의해 증폭되어, 제1 및 제2 실시예에 비해 S/N 비가 상당히 개선된다.

검출 자속 표시 위치는 칩(601)상의 레이저 빔 조사 위치에 대응하고, 레이저 빔의 반사광은 포토다이오드에 의해 검출되고, 표시된 이미지(레이저 주사 이미지)에 대응한다. 따라서, OBIC 전류 발생 위치가 제1 및 제2 실시예에서와 같이 얻어진다.

OBIC 전류 발생 위치의 가시성을 위해, 본 발명에 따른 주사 레이저 SQUID 이미지는 제1 및 제2 실시예에서와 같이 레이저 주사 이미지와 오버랩되어 표시된다. 고장 모드 및 매커니즘이 각각의 TEG 블럭에 대해 한정되는 구성에서, OBIC 전류 생성 블럭이 TEG 블럭 유닛에서 인식되어, 물리적 해석없이 결함 모드 및 매커니즘에 관한 정보를 얻을 수 있다. 또한, 칩 단위 또는 웨이터 단위로 통계적인 해석 결과를 통해, 최종 단계까지의 제조 공정을 진행하지 않고도 롯트 및 웨이퍼에 대한 유효한 정보를 얻을 수 있다. 본 발명에 따른 이미지 및 레이저 주사 이미지의 공간 분해능은 제1 및 제2 실시에에서 설명되고, 여기서는 설명이 생략된다.

또한, 유효 정보는, 사전에 취득한 정상 제품의 주사 레이저 SQUID 이미지 또는 제1 및 제2 실시예에 설명된 바와 같은 주사 레이저 SQUID 이미지와 비교하여 얻어질 수 있으나, 여기서는 자세한 설명은 생략한다. 그러나, 본 발명은, TEG 가 정상 상태의 이미지 또는 정상 제품의 주사 레이저 SQUID 이미지와의 비교가 필요하지 않도록 설계될 수 있다는 점에서 다른 실시예보다는 장점이 있다.

전술한 바와 같이, 본 발명에 따르면, 단선을 포함하는 저항 증가 결함 및 단락을 포함하는 누설 결함과 같은 결함 및 고장을 유발하는 전기적 활성 결함은, 본딩 패드가 형성되길 기다릴 필요없이, 비파괴 및 비접촉으로 검출될 수 있다. 따라서, 반도체 칩 제조전 공정 단계에서, 완전한 비접촉 및 비파괴 검사가 전기적 활성 결함에 대해 수행될 수 있어, 제품의 수율 및 신뢰성에 관해 적절한 조치를 할 수 있다.

또한, 본딩 패드를 형성한 후에, 칩을 금박막으로 도포하고, 은 페이스트를 칩에 적용하거나, 납땜등에 의해 모든 핀을 단락한 소켓을 장착하는 것과 같은 간단한 준비를 하여, 전기적 접속의 조합을 고려하지 않고, 비파괴 및 비접촉으로 결함을 검출할 수 있다. 결과적으로, 전(前)공정후에, 종래의 방법보다 더 효율적인 검사가 수행될 수 있다.

부가적으로, 설치된 회로기판상의 다른 장치 및 부분들로부터 영향을 주고 받지 않고, 타겟 칩의 결함만 비파괴 또는 비접촉으로 검출될 수 있다. 따라서, 종래 방법보다 더 효율적인 검사가 패키지 칩상에서 수행될 수 있다.

본 발명이 특정 실시예를 참조하여 설명되었지만, 본 설명은 한정적으로 해석되어서는 안된다. 본 기술 분야의 숙련자는 본 발명의 설명을 참조하면 개시된 실시예의 다양한 변형례를 명확히 알 수 있다. 따라서, 첨부된 특허청구범위는 본 발명의 범주내의 모든 변형례 또는 실시예를 포함하게 된다.

Claims (23)

1. 비파괴 검사 방법에 있어서,

   300nm 내지 1,200nm의 파장의 범위에서 레이저 광을 생성하고, 소정의 빔 직경으로 집광하는 레이저 빔을 생성하는 제1 단계;

   소정의 전기적 접속 수단이, 레이저 빔이 생산 공정 동안 적어도 웨이퍼 상태와 설치 상태를 포함하는 기판상에서 검사 대상 반도체 칩에 형성된 p-n 접합과 p-n 접합의 주변에 조사될 때 OBIC 현상에 의해 발생된 OBIC 전류를 통과시키는 소정의 전류 경로를 구성하는 제2 단계;

   레이저 빔을 조사하는 동안 반도체 칩의 소정의 영역을 주사하는 제3 단계;

   자속 검출 수단이, 상기 제3 단계에서 주사된 각 조사점에서 레이저 빔에 의해 발생된 OBIC 전류에 의해 유도된 자속을 검출하는 제4 단계; 및

   상기 제4 단계에서 검출된 상기 자속에 기초하여, 상기 반도체 칩의 조사점을 포함하는 전류 경로에서, 단선 결함을 포함하는 저항 증가 결함 또는 단락 결함을 포함하는 누설 결함이 존재하는지 여부를 판정하는 제5 단계를 구비하는 것을 특징으로 하는 비파괴 검사 방법.
2. 제1항에 있어서,

   상기 전류 경로는, 기생 커패시턴스 및 부유 커패시턴스를 포함하는 커패시턴스 C 및 기생 저항을 포함하는 저항 R 을 구비하는 CR 지연 회로를 포함하는 것을 특징으로 하는 비파괴 검사 방법.
3. 제1항에 있어서,

   상기 제2 단계에서, 상기 전기적인 접속 수단은, 기판상에서 p-n 접합을 형성하는 확산층 영역내의 적어도 하나의 콘택트 홀을 갖는 반도체 칩내에 형성되는 기생적인 것을 포함하는 전류 경로이며, 특히 기판의 전체 상부 표면에 부착되는 도전막인것을 특징으로하는 비파괴 검사 방법.
4. 제1항에 있어서,

   상기 제5 단계에서, 제4 단계에서 검출된 자속이, 정상 제품 또는 정상 상태에서 상기 OBIC 전류에 대한 전류 경로가 구성되지 않은 조사점에서의 소정의 표준값과 같거나 크면, 조사점을 포함하는 상기 전류 경로내의 단락 결함을 포함하는 누설 결함이 존재하는지 여부를 판정하는 것을 특징으로 하는 비파괴 검사 방법.
5. 제1항에 있어서,

   상기 제5 단계에서, 제4 단계에서 검출된 자속이, 정상 제품 또는 정상 상태에서 상기 OBIC 전류에 대한 전류 경로가 구성되지 않은 조사점에서의 소정의 표준값보다 적으면, 조사점을 포함하는 상기 전류 경로내의 단선 결함을 포함하는 저항 증가 결함이 존재하는지 여부를 판정하는 것을 특징으로 하는 비파괴 검사 방법.
6. 제1항에 있어서,

   레이저 빔이 최대로 한정되는 조사점과 상기 자속을 검출하는 상기 자속 검출 수단간의 상대적 위치 관계로 고정하여, 반도체 칩에 레이저 빔을 주사하는 단계를 더 포함하는 것을 특징으로 하는 비파괴 검사 방법.
7. 제1항에 있어서,

   레이저 빔과 반도체 칩을 상대적으로 고정하여, 상기 자속 검출 수단과 반도체 칩간을 상대적으로 주사하는 단계를 더 포함하는 것을 특징으로 하는 비파괴 검사 방법.
8. 제1항에 있어서,

   상기 접속 수단은, 반도체 칩의 p-n 접합이 형성된 기판의 전체 상부 표면에 부착된 도전막에 제공된 제1 단부와 상기 기판의 상부 표면에 대향하는 하부 표면에 OBIC 전류 픽업부로서 제공되는 제2 단부를 접속하는 것을 특징으로 하는 비파괴 검사 방법.
9. 제8항에 있어서,

   상기 기판 평면의 중심점을 통과하고, 상기 중심점을 상기 제1 단부와 연결하는 선에 직교하는 영역 분할 선에 의해 2등분된 상기 제1 단부를 포함하지 않는 영역에 상기 제2 단부가 제공되는 것을 특징으로 하는 비파괴 검사 방법.
10. 제3항에 있어서,

    반도체 칩의 기판의 전체 상부 표면에 부착된 상기 도전막은 제조 공정중에 부착된 막인 것을 특징으로 하는 비파괴 검사 방법.
11. 제1항에 있어서,

    검사 대상 상기 반도체 칩은 웨이퍼이고, 상기 OBIC 전류의 상기 전류 경로는 반도체 칩 및 프루버를 포함하여 구성되는 것을 특징으로 하는 비파괴 검사 방법.
12. 제1항에 있어서,

    검사 대상 반도체 칩의 본딩 패드 및 뱀프는 칩 외부 픽업 리드로 접속되고, 칩의 표면측과 이면측 중의 적어도 하나는 노출되고, OBIC 전류의 전류 경로는 반도체 칩 및 패키지의 리드를 포함하는 것을 특징으로 하는 비파괴 검사 방법.
13. 제1항에 있어서,

    검사 대상 상기 반도체 칩은 독립적으로 또는 다른 장치와 같이 회로 기판상에 설치되고, OBIC 전류의 전류 경로는 반도체 칩내에 독립적으로 형성되거나, 반도체 칩 및 회로 기판을 포함하는 것을 특징으로 하는 비파괴 검사 방법.
14. 제13항에 있어서,

    상기 전류 경로는, 상기 회로 기판상에 2개의 부분을 갖고 소정의 접속 수단으로 단락시켜 생성된 자속이 서로 오프셋하지 않도록 하는 것을 특징으로 하는 비파괴 검사 방법.
15. 제13항에 있어서,

    상기 자속 검출 수단은, 상기 회로 기판상의 전류 경로내에서 생성된 자속이 서로 오프셋할 수 없는 위치에 고정되어, 검사 대상 상기 반도체 칩은 레이저 빔에 의해 주사되는 것을 특징으로 하는 비파괴 검사 방법.
16. 제1항에 있어서,

    검사 대상 상기 반도체 칩은 상기 반도체 칩내의 타겟 영역 및 전류 경로를 전부 포함하는 것을 특징으로 하는 비파괴 검사 방법.
17. 제1항에 있어서,

    검사 대상 반도체 칩은 본딩 패드를 구비하고, 상기 전류 경로는 본딩 패드와 상기 반도체 칩의 가장자리 부분사이의 상기 반도체 칩을 둘러싸는 것을 특징으로 하는 비파괴 검사 방법.
18. 제1항에 있어서,

    상기 자속 검출 수단은 초전도 양자 간섭 소자로 구성되는 것을 특징으로 하는 비파괴 검사 방법.
19. 제18항에 있어서,

    상기 초전도 양자 간섭 소자는 고온 초전도형 DC 초전도 양자 간섭 소자인 것을 특징으로 하는 비파괴 검사 방법.
20. 제18항에 있어서,

    상기 제4 단계에서 검출된 각각의 조사점에서의 자속에 대응하는 휘도 정보 및 색 정보를 생성하고, 각각의 조사점에 관한 좌표 정보와 함께 상기 정보를 기억 수단에 기억시키는 제7 단계; 및

    상기 조사점의 각각에 대응하는 휘도 정보 또는 색 정보에 따라 반도체 칩의 소정 영역의 이미지를 표시하는 제8 단계를 더 구비하는 것을 특징으로 하는 비파괴 검사 방법.
21. 검사 대상 웨이퍼 상태 및 설치 상태를 포함하는 제1 반도체 칩 및 제2 반도체 칩의 각각에 대한 비파괴 검사 방법에 있어서,

    300nm 내지 1,200nm의 파장의 범위에서 레이저 광을 생성하고, 소정의 빔 직경으로 집광하는 레이저 빔을 생성하는 제1 단계;

    소정의 전기적 접속 수단이, 레이저 빔이 관련된 검사 대상 반도체 칩의 기판에 형성된 p-n 접합과 p-n 접합의 주변에 조사될 때 OBIC 현상에 의해 발생된 OBIC 전류를 통과시키는 소정의 전류 경로를 구성하는 제2 단계;

    레이저 빔을 조사하는 동안 상기 관련된 반도체 칩의 소정의 영역을 주사하는 제3 단계;

    자속 검출 수단이, 상기 제3 단계에서 주사된 각 조사점에서 레이저 빔에 의해 발생된 OBIC 전류에 의해 유도된 자속을 검출하는 제4 단계;

    상기 제4 단계에서 검출된 상기 자속에 기초하여, 상기 반도체 칩의 조사점을 포함하는 전류 경로에서, 단선 결함을 포함하는 저항 증가 결함 또는 단락 결함을 포함하는 누설 결함이 존재하는지 여부를 판정하는 제5 단계;

    각각의 조사점에서의 자속에 기초하여, 휘도 정보 또는 색 정보를 변환 생성하고, 상기 정보를 각각의 조사점에 관한 좌표 정보와 함께 기억 수단에 기억시키는 제7 단계;

    상기 휘도 정보 및 색 정보에 따라, 상기 조사점에 관한 좌표 정보를 포함하는 상기 제1 반도체 칩의 제1 이미지 정보와 상기 제2 반도체 칩의 제2 이미지 정보의 차이 이미지 정보를 생성하여 기억시키는 제8 단계; 및

    상기 차이 이미지 정보를 표시하는 제9 단계를 구비하는 것을 특징으로 하는 비파괴 검사 방법.
22. 제21항에 있어서,

    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 구성을 갖지만, 서로다른 칩이며, 그중 적어도 1개는 양호한 칩이며, 조사 레이저 빔에 의해 주사되는 소정 영역은 동일한 구성을 갖는 것을 특징으로 하는 비파괴 검사 방법.
23. 제21항에 있어서,

    상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 칩이며, 조사 레이저 빔에 의해 주사되는 동일한 소정 영역을 갖고, 상기 소정 영역의 전기적 상태의 일방은 정상이고, 타방의 전기적 상태는 검사 상태인 것을 특징으로 하는 비파괴 검사 방법.