JP2004150840A - 半導体集積回路の不良解析装置、システムおよび検出方法 - Google Patents
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Abstract
【課題】本発明は、半導体集積回路不良解析をより簡略化された解析装置にて実施することを可能とし、不良解析作業の簡便化を図ることを目的とする。
【課題手段】半導体集積回路においてプローブにて電磁界を照射し、オープンゲートまたはゲート電位を活性化することで電源電流変動などの半導体集積回路内の電気的な特性変動を検出し、不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【選択図】図１
【課題手段】半導体集積回路においてプローブにて電磁界を照射し、オープンゲートまたはゲート電位を活性化することで電源電流変動などの半導体集積回路内の電気的な特性変動を検出し、不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体の不良解析を支援する半導体不良解析装置、システムおよび半導体不良解析方法に関するものである。また、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路（以下ＬＳＩ）の製造工程において、不良解析時間を短縮することは、プロセス構築期間の短縮を図りプロセスラインの早期立ち上げを実現する上で非常に重要な事柄である。不良解析の遅れはプロセス構築の遅れへとつながる。
【０００３】
しかし近年、微細化や高集積化の進むＬＳＩでは配線パターンが膨大となり、解析時間が長期化している。また、不良箇所が特定されない事例が生じ、断線不良等のＬＳＩの不良解析が困難なものとなっている。
【０００４】
ＬＳＩの断線故障を検出する不良解析技術の従来例として、特開平１０−１０２０８（特許文献１）及び特開２００１−１４１７７６（特許文献２）がある。
【０００５】
特開平１０−１０２０８では、ＥＢテスタを用いて任意の断線配線部に電子ビームを照射して、不良箇所の電位を中間電位とＬｏｗ電位の間または中間電位とＨｉｇｈ電位の間で変化させ、断線配線部または断線配線部につながる回路のみが変化する電位像を得ることにより、故障箇所を特定する（特許文献１を参照）。
【０００６】
また特開２００１−１４１７７６では、電子ビーム照射でなく磁界発生ヘッドを用いて、局所的に試料に磁界を加え、発生した起電力によって電位変化を発生させて、これを電位像として取得して不良の有無を検出している（特許文献２を参照）。
【０００７】
【特許文献１】
特開平１０−１０２０８
【特許文献２】
特開２００１−１４１７７６
【０００８】
【発明が解決しようとする課題】
特開平１０−１０２０８で用いられるＥＢテスタは、断線配線に対する電位変化の供与およびに電位像取得に電子ビームを用いるため、真空状態に保つ装置を必要とし、装置全体が非常に大型になっている。具体的にＥＢテスタとは、観測箇所に電子ビームを照射し、発生する２次電子量を計測することにより観測箇所の電位像を取得する電子ビームテスタ解析装置の総称であり、その設置面積の大きさは数平方メートルを要する。従って、小さなスペースで半導体装置や配線基板の不良解析を行うことができないという問題がある。またＥＢテスタ自体が非常に高価格であるという問題もある。
【０００９】
また、断線配線部において明瞭な変位（点滅）電位像を高精度に得るためには、断線配線部に対する電子ビームの照射電流量を多く与えることが望ましい。しかし、電子ビームの照射電流量があるしきい値を超えると、試料によっては電子ビームの照射を停止しても試料表面の電位が未照射の状態に戻らない状態（不可逆的なチャージアップ）となり、電子ビームを照射しても電位が変動しなくなり不良解析ができなくなるという問題がある。このような問題が発生しないように、すなわち不可逆的なチャージアップを生じさせず、かつ断線配線部において明瞭な変位（点滅）電位像を高精度に得ることができるように電子ビーム照射を高精度に制御することは非常に困難である。
【００１０】
また、上記のように直接断線等の不良配線部に電子ビームを照射するのではなく、断線等の不良配線部に接続するゲート回路やインバータ部に電子ビームを照射し、ゲート回路やインバータ部で変位する電位像を取得すれば、より一層明瞭な電位像を得ることが出来る。しかし、不可逆的なチャージアップを生じさせず、かつゲート回路やインバータ部が論理遷移する電位変化レベルまで照射電流量を供与するには、電子ビーム照射に対して非常に高精度な制御が要求されるが、それを実現することは非常に困難である。
【００１１】
また、特開２００１−１４１７７６では、電子ビーム照射でなく磁界発生ヘッドによって配線不良箇所を励振し、電位変化を発生させるため不可逆的なチャージアップは生じない。しかし、少なくとも電位像の取得にはＥＢテスタを用いるため、やはり大きな作業スペースが必要となり、また装置自体の高価格化の問題が生じている。
【００１２】
我々は色々検討した結果、上記課題を解決するためには、不良箇所の活性化を電子ビームによる照射と異なる手法で実現することが重要であるという結論に至った。さらに、検出する半導体集積回路内の電気的な特性変動を、ＥＢテスタ等の電位像取得とは異なる手法で行うことが望ましいという結論に至った。
【００１３】
本発明は、半導体または配線不良解析装置に関しては、正確に不良箇所の特定ができ、かつ小型化された半導体不良解析装置を提供することを目的とする。
【００１４】
また、半導体装置または配線基板の製造方法に関しては、製造効率の向上および歩留まりを向上させることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される代表的な解決手段は次の通りである。
【００１６】
半導体集積回路において、プローブにて電磁界を照射し半導体集積回路内の電源電流変動、または電気的な特性変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１７】
また半導体集積回路において、オープンゲートまたはゲート電位を活性化し、半導体集積回路内の電源電流変動、または電気的な特性変動、または電界、磁界分布を検出、または電流分布を算出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１８】
また半導体集積回路内の電源電流変動により発生した発熱、発光輻射を計測し、不良箇所の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１９】
また、半導体装置の配線パターンの設計工程と、該設計情報に基づき半導体装置を製造する製造工程と、該製造されたまたは製造工程の途中にある半導体装置を試験する試験工程と、該試験結果を解析または評価する解析・評価工程を有する半導体装置の製造方法であって、該解析・評価工程では、断線不良等により中間電位に留まるオープンゲートまたはゲート電位を活性化することにより電源電流変動を発生、検出し不良箇所を特定する不良解析を行い、該解析結果が所定の条件をクリアした場合は半導体装置の生産を行い、所定の条件をクリアできなかった場合は該解析結果に基づき不良原因を特定し、製造プロセスにフィードバックすることで半導体装置の性能向上、または製造効率向上を図ることを特徴とする半導体装置の製造方法である。
【００２０】
【発明実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２１】
図１は、本発明の一例である第一の実施例にかかる半導体集積回路の不良解析装置を示す。本実施例の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、変動検出部１０４、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６を備えている。
【００２２】
本実施例にかかる半導体不良解析装置は、▲１▼プローブ１０１から生じる電界または磁界照射等によりこのオープンゲートの中間電位を変動させ、▲２▼ゲート回路またはゲート電位を活性化して貫通電流２０３を発生させ、▲３▼回路の電源電流を変動させ、▲４▼この電源電流変動を変動検出部１０４にて測定し、不良の有無を特定するものである。
【００２３】
例えば、まず信号発生器１０３から供給する電力によりプローブ１０１を励振し、プローブ１０１から電界または磁界を発生させる。この電界または磁界は、ＬＳＩ１０２の所望の位置に局所的に照射され、ＬＳＩ上の配線に電界または磁界強度に応じた起電力を発生させる。
【００２４】
本プローブでは約０．１μｍ前後の微小領域から、数十μｍと広範囲にわたる領域まで任意に電界又は磁界を照射することができる。最小配線幅が約０．１〜０．３μｍ前後であることを考慮すると、本プローブは配線の所望の位置、例えば特定の回路や素子に電界または磁界を照射することができる。
【００２５】
続いて、電界または磁界が照射された配線部が正常な配線部の場合と断線配線部の場合の違いについて説明する。
【００２６】
正常な配線部では、接続先のインバータ回路等のゲート電位は任意の論理状態に駆動されている。従って、正常な配線部に電界または磁界を照射しても配線部の電位はほとんど変化しない。
【００２７】
一方、断線配線部では、図２のインバータ回路の断線不良例に示すように、断線配線に接続されたＮＭＯＳ２０２のゲート電位は所定の論理状態に駆動されておらず、ＬｏｗとＨｉｇｈの間の中間電位に留まっている（これをオープンゲートという）。この断線配線部に電界または磁界を照射した場合には配線部の電位が変化する。
【００２８】
このように断線配線部では電位変化により活性化されるため、ＮＭＯＳとＰＭＯＳが共にＯＮ状態となり貫通電流が発生し、通常の回路の電源電流が変化する。ゲート回路単体の貫通電流に伴う電源電流の変化は、活性化レベルにて異なるが電源電流の大きさに比べて１／１００００から１／１０程度であるため、電源電流変動を変動検出部１０４で検出する。
【００２９】
続いて、プローブに与える励振波の周波数と電源電流変動の関係について詳しく説明する。
【００３０】
回路の電源電流変動特性の一例として、図２に示すインバータ回路における電源電流変動特性のシミュレーション結果を図１０に示す。
【００３１】
図１０より明らかなように電源電流変動はオープンゲートの中間電位変動に比例して発生する。従って、断線不良箇所を容易に特定するには、断線不良箇所に大きな電位変化を与えることが望ましい。
【００３２】
ここで、断線不良箇所に大きな電位変化を与えるには、ＬＳＩ１０２上の配線により大きな電界強度または磁界強度を印加することが必要であり、プローブ１０１をより高周波数の励振波で駆動することが好ましい。高周波に励振することによりプローブ１０１に密度の高いエネルギー供給することができ、プローブ１０１による照射箇所により大きな電界及びまたは磁界強度を供給でき、断線不良箇所に大きな電位変化を与えることが出来るからである。
【００３３】
具体的には、本実施例にかかる不良解析方法では数十ＫＨｚ〜数百ＭＨｚ帯の周波数を有する電流（励振波）を用いて電界又は磁界を発生させた場合、数百ＭＨｚ帯の高い動作周波数を有する半導体装置に対しても不良解析を行うことができる。
【００３４】
第一の実施例の不良解析装置によれば、電子ビームではなく、プローブから発生した電界または磁界を用いて不良配線箇所の電位を変化させる（活性化させる）ため、不可逆的なチャージアップを生じさせず、かつ断線配線部の変位電位を明瞭かつ高精度に得ることができる。
【００３５】
また、ＥＢテスタを用いる必要が無いため、不良解析装置（不良解析システム）を小型化することができる。
【００３６】
続いて、第二の実施例として、バイパスコンデンサの動作を考慮した不良解析装置について図３を用いて説明する。
【００３７】
ＬＳＩ１０２内部の電源供給系やＬＳＩを搭載したテスト基板には、バイパスコンデンサの容量が付加されている。高周波による電界または磁界励振では、ゲート回路の活性化で生ずる電源電流変動も高周波となるため、上記のバイパスコンデンサにより変動が抑制され、変動検出部１０４による検出が困難なものとなる。本実施例にかかる不良解析装置は上記の問題を改善するものである。
【００３８】
本実施形態の不良解析装置は、電界または磁界プローブ１０１、変動検出部１０４、ＬＳＩを所望の状態に設定するパターン発生部１０５とプローブ制御部１０６、プローブ１０１に電力を供給する励振波を変調するための信号発生器３０１を有する。
【００３９】
信号発生器３０１では周波数の異なる二つの信号、例えば、高い周波数を有する励振波と励振波より低い周波数を有する変調波を発生させる。そして、図４に示された励振波を変調波でスイッチングした変調励振波を生成する。高い周波数としては数十ＭＨｚ〜ＧＨｚ帯、低い周波数としては数百Ｈｚ〜数十ＫＨｚ帯の周波数が望ましい。
【００４０】
この変調励振波を用いてプローブ１０１を励振して、電界又は磁界を照射することにより断線箇所に接続するゲート回路を活性化して、回路の電源電流を変動させる。ここで、電源電流変動の検出は、信号発生器３０１から発生する変調波と同期させ変動検出部１０４にて検出する。図４（１）は第１の実施形態の、図４（２）は第２の実施形態の励振波、変調波、電源電流変動の様子を示す。
【００４１】
本実施例によれば、励振波に対し変調を行うため、バイパスコンデンサによる電源電流変動レベルの低減を抑制することができる。すなわちＬＳＩ内部に存在するバイパスコンデンサの影響を低減でき、バイパスコンデンサを含むＬＳＩの断線不良解析を精度良く行うことができる。
【００４２】
また、バイパスコンデンサの有無に係わらず、電源電流変動レベル検出を容易に行うことができる。
【００４３】
なお、本発明の実施形態における変調は、上記の変調方法に限定されるものではなくＡＭ変調等、その要旨を逸脱しない範囲で種々変更可能である。
【００４４】
図５に第３の実施形態として、不良解析装置の概略図を示す。本実施形態の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６、発熱・発光解析装置５０１および検出部５０２を有する。プローブ１０１による電界または磁界照射によりオープンゲートの電位を変動させ、ゲート回路を活性化、電源電流を変動させる。
【００４５】
上記の電源電流変動を直接電気的に計測する実施例に対し、本実施例ではオープンゲートまたはゲート電位の活性化の際にゲート回路およびその周辺部で生ずる発熱及び発光輻射の物理現象を捕らえることにより不良箇所の有無の検出を行う。
【００４６】
本発明の第４の実施形態として、断線不良解析装置の概略図を図６に示す。本実施形態の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６、検出プローブ６０１、検出器６０２を有する。
【００４７】
上記の実施例と同じように、プローブ部１０１による電界または磁界励振によりオープンゲートの電位が変動し、ゲート回路を活性化する。このときゲート回路の活性化により電源電流が変動し、ゲート回路の近傍電界または磁界に変化を生じる。
【００４８】
本実施例は、この近傍電界または磁界を検出プローブ６０１、検出器６０２にて計測を行い、不良箇所の有無を検出するものである。
【００４９】
また本実施形態では演算処置部６０３を有しており、計測された電界または磁界分布を演算処理することにより、電流分布を算出、表示部６０４にて表示することが出来る。本電流分布よりゲート回路またはゲート電位活性化による電源電流変動を検出し、不良箇所の有無の検出を行うことが出来る。
また第４の実施形態ではあらかじめ良品ＬＳＩ１０２の電界、磁界分布の測定、または電流分布の算出を行い、良品・不良品の差分情報より不良の有無を検出することが出来る。例えば差分情報の抽出は演算処置部６０３で行われ、表示部６０４にて表示される。
【００５０】
上記記載の各実施形態において、ＬＳＩ１０２のサブストレート側よりプローブ１０１による電界または磁界励振を行うことも可能である。ＬＳＩ１０２のサブストレート側からの電界及または磁界励振の概略図を図７に示す。
【００５１】
近年ＬＳＩは微細化や高集積化が進み、多層構造化が顕著となっている。特にロジックＬＳＩでは５層以上の配線層を有する製品が一般的となり、下層配線にて生じた不良検出はより困難なものとなっている。
【００５２】
基板や半導体装置の上方より電界または磁界を照射する上記実施例においても、多層配線基板の不良解析を行う場合、上層の配線層に有する絶縁膜７０３、メタル配線７０２やＰＩＱ等の保護膜７０４などが遮蔽領域となり、下層配線になるに従いオープンゲート７０７またはゲート電位の活性化が困難となる場合場ある。
【００５３】
本実施例では多層配線基板の下層配線に対して、サブストレート側（下層側）より不良箇所に対する電界または磁界照射、励振を行うものである。また不良箇所の測定にあたりＬＳＩのサブストレート側の基板７０６を研磨してもよい。さらに、多層配線基板の上層と下層の両面より電界または磁界を照射し、より精度良く不良箇所を特定するようにしても良い。
【００５４】
本実施例によれば、多層配線基板の所望の層、例えば下層における配線の不良解析を行うことができる。
【００５５】
上記各実施形態によれば、ＬＳＩの不良を電源電流変動、発光、発熱輻射、および電界または磁界、または電流分布として検出出来る。また局所的な励振を行うため、不良箇所の一次抽出として一定領域の範囲内に特定することが可能であり、励振条件の変更や励振領域の変更等、複数回の解析を行うことでその範囲を縮小することも可能である。
【００５６】
しかし微細化や高集積化が顕著な近年のＬＳＩでは、不良箇所を解析者がマニュアルで短時間に配線レベルの精度で正確に特定することは非常に困難である。また複数層にわたり引き回された長距離配線では、実際の不良箇所と異常が検出された箇所が異なる可能性がある。
【００５７】
本事例では不良箇所の２次抽出として、解析者は異常検出箇所の領域に包含する該配線に対して、設計データを参照し経路遡上等の解析を行う事が不可欠となる。
【００５８】
これらＬＳＩ１０２の不良箇所の特定を支援する技術、及びシステムとして、例えば被試験ＬＳＩのＣＡＤ設計データと不良解析にて検出された座標を対応づけ不良箇所の特定をナビゲートするＣＡＤナビゲーションシステム８１５を用いることが望ましい。ＣＡＤナビゲーションシステム８１５を用いた不良解析の実施形態の概略図を図８に示す。プローブ制御部１０６より抽出されたプローブ座標データ８０１は座標、領域情報生成部８１３、座標、領域情報データ変換部８１２を介し、ＬＳＩの設計レイアウトデータと同一指標として取り扱うことの出来るユーザーレイヤデータベース８１１に出力、蓄積される。プローブ座標データ８０１はまた、座標、領域情報生成部８１３において重心座標に指定することでユーザーが任意に条件設定した面積領域を解析領域として生成することが出来る。座標、領域情報データ変換部８１２では本領域をポリゴンデータ化し、図９に示すユーザーレイヤのレイアウトデータ９０７に変換、ユーザーレイヤデータベース８１１に蓄積することが出来る。またユーザーレイヤデータベース８１１は、外部より任意のファイル形式８１４にて各種のデータを入力することが出来る。入力例として電子ビームテスタ、ＩＤＤＱ解析装置等、各種の解析装置より得られたＤＵＴのネット・セル情報やプロセスマージンの厳しいレイアウトパターン情報、過去の不良解析より得られた解析の重み付け条件など、入力データは多岐にわたる。
【００５９】
ＬＳＩの設計データは、レイアウトデータ８０２、レイアウト対ネットリスト対応情報データ８０３、ネットリストデータ８０４がシステムに入力される。各データはデータ変換部８０５を通してレイアウトデータベース８０６、レイアウト対ネットリスト対応情報データベース８０７、ネットリストデータベース８０８に蓄積される。各データベースは相互にリンクされており、プローブ座標データに対応した設計レイアウト及びネットリスト情報をレイアウト表示部８０９及びネットリスト表示部８１０にて相互に対応を取りながら出力、表示することが出来る。
【００６０】
図９は本実施形態のＣＡＤナビゲーションシステム８１５における解析画面９０１の概略図である。画面上にはユーザーレイヤ９０３に入力されたプローブ座標９０２と本座標に対応したＬＳＩの配線層ごとの設計レイアウト情報が設計レイヤ９０４内に出力、表示される。解析画面９０１ではプローブ座標９０２に一致または近接するネット９０５、セル９０６が配線層ごとに表示、抽出出来る。解析画面９０１では、プローブ座標９０２を重心座標に用いて作成したレイアウトデータ９０７も同様に表示することが出来、画面上でユーザーが条件設定し領域を任意に拡大、縮小することが出来る。解析画面９０１ではプローブ座標９０２、レイアウトデータ９０７共に複数取り扱うことが出来、表示色を指定、変更等により解析者が視覚的に区別化を図ることが可能である。
【００６１】
ＣＡＤナビゲーションシステムを用いることにより、半導体集積回路の不良解析において短時間に配線レベルで正確に特定することが出来る。また発光解析やＯＢＩＲＣＨ解析等、複数の解析装置間による解析では被疑故障候補の絞り込み、特定作業を効率化し、解析時間の短縮化を図ることが出来る。
【００６２】
また半導体集積回路（以下ＬＳＩ）の製造工程において、不良解析時間を短縮することは、プロセス構築期間の短縮を図りプロセスラインの早期立ち上げを実現する上で非常に重要な事柄である。
【００６３】
プロセス構築のフローチャートについて図１１を用いて説明する。プロセス条件を選定後（ＳＴＥＰ１）、ＴＥＧの製造工程を設定して製造ラインにＳｉウェハをインプットし製造を行う（ＳＴＥＰ２）。この製造プロセスにおける所望の工程間、工程後にウェハの外観検査（成膜後の異物検査、エッチング及びＣＭＰ後の外観検査、及び検査後のＳＥＭレビュー等）を行った後（ＳＴＥＰ３）テスタやプローバ等により電気テストを行い、ＴＥＧの良否判定を行う（ＳＴＥＰ４）。さらに外観検査や電気テスト結果に基づき、不良解析を実施し、不良位置を特定する（ＳＴＥＰ５）。この特定した座標に基づきＳＥＭやＴＥＭによる表面、断面の観察や材料分析を行い（ＳＴＥＰ６）、不良メカニズムを推定し、対策案を策定する（ＳＴＥＰ７）。当初の歩留目標に対し達成、未達成を判断し、所望の対策（プロセス改善、装置改善、装置清掃等）を行い（ＳＴＥＰ８）、以降のロットに結果を反映させ効果確認を行う。
【００６４】
この一連のフローチャートを繰り返し行い、欠陥低減を推進させプロセス構築を行うため、不良解析の時間短縮化はプロセス構築の早期構築へとつながる。
【００６５】
図１２に半導体製品の製造工程フローの概略図を示す。不良解析は、設計段階においてはプロセス構築や設計条件の変更、量産段階においては歩留向上及び不良対策の実現に必要不可欠なフローとなる。本実施例の実施形態により生ずる効果は、単に不良解析装置の簡略化、解析作業の簡便化に留まるものではなく、半導体製造プロセスや半導体の製造方法、及び製造工程など非常に広範囲にわたるものである。
【００６６】
具体的に半導体装置の製造方法について説明する。半導体装置の製造工程は、市場調査や顧客の要求に応じて、設計（機能・理論・回路）工程、試作工程、評価、不良解析、対策等の工程を経て、デバイスの量産が開始される。量産工程では、ウエハに回路素子を形成する工程、ウエハ状の半導体素子を検査する工程、ウエハをダイシングする工程、半導体チップにリードやバンプを形成する工程を有する。
【００６７】
図１３は半導体装置の製造フローチャートを示す。図１３において、ステップＳ１の工程において製造された製品ウエハは、ステップＳ２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップＳ３又はＳ５に進む。ステップＳ３に進むかＳ５に進むかの選択は、製造設備等の関係から選択される。
【００６８】
ステップＳ３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４において、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等に個々にパッケージングされる。そして、ステップＳ７に進む。
【００６９】
また、ステップＳ５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップＳ７に進む。
【００７０】
ステップＳ７においては、半導体素子検査用ソケットを用いた半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、ＩＣ検査用ソケットによりバーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップＳ８において出荷される。近年は、ウエハレベルで半導体素子の検査、再配線、外部接続端子の形成を行なったのち、ウエハをダイシングして半導体装置を形成するウエハレベルチップサイズパッケージが登場している。
【００７１】
上記で説明した半導体装置の製造は、半導体製造工程の最初の工程である設計に基づいて行われる。よって、評価や検査工程で得られた情報に基づき不要解析を行い、不良の原因を把握し、設計の工程で製造プロセスの変更等の適切な対応を取ることは、その後の量産プロセスにおいて非常に重要となる。すなわち、不良解析は、量産段階における歩留まりの向上等、全てのデバイスにその効果を及ぼしている。
【００７２】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、上記実施例において開示した観点の代表的なものは次の通りである。
（１）半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電源電流変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
（２）半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電圧変動またはインピーダンス変動または電気的特性変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
（３）上記（１）または（２）に記載の半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。
（４）上記（１）から（３）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。
（５）上記（１）から（４）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記電源電流変動または前記電圧変動または前記インピーダンス変動から生じる発熱及び発光輻射を計測することにより不良を検出することを特徴とする半導体集積回路の不良解析装置。
（６）半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、半導体集積回路内の電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
（７）上記（５）記載の半導体集積回路の不良解析装置において、半導体集積回路に電源電流変動を印加し、オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
（８）上記（６）または（７）に記載の半導体集積回路の不良解析装置において、プローブから電磁界を照射することにより前記オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
（９）上記（８）に記載の半導体集積回路の不良解析装置において、前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
（１０）上記（１）から（９）のいずれか１項に記載の半導体集積回路の不良解析装置において、良品、不良品の差分情報より不良位置を特定することを特徴とする半導体集積回路の不良解析装置。
（１１）上記（１）から（１０）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブから電磁界を照射または前記オープンゲートまたはゲート電位の活性化をサブストレート側より行うことを特徴とする半導体集積回路の不良解析装置。
（１２）上記（１）から（１１）いずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブの位置情報とチップの設計情報を相互参照し不良箇所の判定を行うことを特徴とする半導体集積回路の不良解析装置。
（１３）上記（１２）に記載の半導体集積回路の不良解析装置において、不良箇所と異常検出箇所が異なる際に、異常検出箇所の領域に包含する該配線に対して設計データを参照し配線経路の解析を行うことにより不良箇所を特定することを特徴とする半導体集積回路の不良解析装置。
（１４）半導体装置の配線パターンの設計工程と、該設計情報に基づき半導体装置を製造する製造工程と、該製造されたまたは製造工程の途中にある半導体装置を試験する試験工程と、該試験結果を解析または評価する解析・評価工程を有する半導体装置の製造方法であって、
該解析・評価工程では、プローブから電磁界を半導体装置の配線に照射し、電源電流変動を検出することにより不良箇所の検出し、該不良結果が所定の条件をクリアした場合は半導体装置の生産を行い、所定の条件をクリアできなかった場合は該解析結果に基づき不良原因を特定し、製造プロセスにフィードバックすることを特徴とする半導体装置の製造方法。
【００７３】
以上説明した実施例によれば、半導体集積回路において、オープンゲートまたはゲート電位を活性化することにより電源電流変動を発生、検出し、不良箇所の有無を検出することが出来る。これにより電子ビーム、電位像取得にＥＢテスタ、真空装置が不用となり、装置の大型化、高価格化の問題を改善し、簡略な設備にてかつ解析作業の簡便化を図ることが出来る。またＣＡＤナビゲーションシステムとのリンケージによりプローブ位置情報とチップの設計情報を相互参照することが出来、故障箇所の正確な特定、及び解析時間の短縮化を図ることが出来、速やかに不良防止改善策を取ることが出来る。この効果によりプロセス構築期間の短縮を図り、プロセスラインの早期立ち上げに非常に大きな効果をもたらす事が出来る。
【００７４】
また量産工場においては、不良解析時間の短縮により着工装置の不良対策や製造条件の変更など不良要因に応じた各種対策を早期に行うことが出来る。これは突発的な歩留り低下に対する早期回復や製品立ち上げ時の歩留まり向上に対し非常に大きな効果をもたらす事が出来る。
【００７５】
【発明の効果】
本発明によれば、正確に不良箇所の特定ができ、かつ小型化された半導体または配線不良解析装置を提供することができる。
【００７６】
また、半導体装置または配線基板の製造方法において、製造効率の向上および歩留まりを向上させることができる。
【００７７】
【図面の簡単な説明】
【図１】不良解析装置の概略図
【図２】インバータ回路の断線不良概略図
【図３】不良解析装置の概略図
【図４】本実施形態における波形
【図５】不良解析装置の概略図
【図６】不良解析装置の概略図
【図７】サブストレート側による電界または磁界励振の概略図
【図８】ＣＡＤナビゲーションシステムととのリンケージ概略図
【図９】不良解析画面の概略図
【図１０】インバータ回路電源電流変動特性
【図１１】プロセス構築フローチャート
【図１２】半導体製造工程フロー１概略図
【図１３】半導体製造工程フロー２概略図
【符号の説明】
１０１・・・プローブ
１０２・・・ＬＳＩ
１０３・・・信号発生器
１０４・・・変動検出部
２０１・・・ＰＭＯＳ
２０２・・・ＮＭＯＳ
２０３・・・貫通電流
３０１・・・信号発生器
５０１・・・発熱・発光解析装置
６０１・・・検出プローブ
７０７・・・オープンゲート
８１５・・・ＣＡＤナビゲーションシステム
９０１・・・解析画面
９０２・・・プローブ座標
【発明の属する技術分野】
本発明は半導体の不良解析を支援する半導体不良解析装置、システムおよび半導体不良解析方法に関するものである。また、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路（以下ＬＳＩ）の製造工程において、不良解析時間を短縮することは、プロセス構築期間の短縮を図りプロセスラインの早期立ち上げを実現する上で非常に重要な事柄である。不良解析の遅れはプロセス構築の遅れへとつながる。
【０００３】
しかし近年、微細化や高集積化の進むＬＳＩでは配線パターンが膨大となり、解析時間が長期化している。また、不良箇所が特定されない事例が生じ、断線不良等のＬＳＩの不良解析が困難なものとなっている。
【０００４】
ＬＳＩの断線故障を検出する不良解析技術の従来例として、特開平１０−１０２０８（特許文献１）及び特開２００１−１４１７７６（特許文献２）がある。
【０００５】
特開平１０−１０２０８では、ＥＢテスタを用いて任意の断線配線部に電子ビームを照射して、不良箇所の電位を中間電位とＬｏｗ電位の間または中間電位とＨｉｇｈ電位の間で変化させ、断線配線部または断線配線部につながる回路のみが変化する電位像を得ることにより、故障箇所を特定する（特許文献１を参照）。
【０００６】
また特開２００１−１４１７７６では、電子ビーム照射でなく磁界発生ヘッドを用いて、局所的に試料に磁界を加え、発生した起電力によって電位変化を発生させて、これを電位像として取得して不良の有無を検出している（特許文献２を参照）。
【０００７】
【特許文献１】
特開平１０−１０２０８
【特許文献２】
特開２００１−１４１７７６
【０００８】
【発明が解決しようとする課題】
特開平１０−１０２０８で用いられるＥＢテスタは、断線配線に対する電位変化の供与およびに電位像取得に電子ビームを用いるため、真空状態に保つ装置を必要とし、装置全体が非常に大型になっている。具体的にＥＢテスタとは、観測箇所に電子ビームを照射し、発生する２次電子量を計測することにより観測箇所の電位像を取得する電子ビームテスタ解析装置の総称であり、その設置面積の大きさは数平方メートルを要する。従って、小さなスペースで半導体装置や配線基板の不良解析を行うことができないという問題がある。またＥＢテスタ自体が非常に高価格であるという問題もある。
【０００９】
また、断線配線部において明瞭な変位（点滅）電位像を高精度に得るためには、断線配線部に対する電子ビームの照射電流量を多く与えることが望ましい。しかし、電子ビームの照射電流量があるしきい値を超えると、試料によっては電子ビームの照射を停止しても試料表面の電位が未照射の状態に戻らない状態（不可逆的なチャージアップ）となり、電子ビームを照射しても電位が変動しなくなり不良解析ができなくなるという問題がある。このような問題が発生しないように、すなわち不可逆的なチャージアップを生じさせず、かつ断線配線部において明瞭な変位（点滅）電位像を高精度に得ることができるように電子ビーム照射を高精度に制御することは非常に困難である。
【００１０】
また、上記のように直接断線等の不良配線部に電子ビームを照射するのではなく、断線等の不良配線部に接続するゲート回路やインバータ部に電子ビームを照射し、ゲート回路やインバータ部で変位する電位像を取得すれば、より一層明瞭な電位像を得ることが出来る。しかし、不可逆的なチャージアップを生じさせず、かつゲート回路やインバータ部が論理遷移する電位変化レベルまで照射電流量を供与するには、電子ビーム照射に対して非常に高精度な制御が要求されるが、それを実現することは非常に困難である。
【００１１】
また、特開２００１−１４１７７６では、電子ビーム照射でなく磁界発生ヘッドによって配線不良箇所を励振し、電位変化を発生させるため不可逆的なチャージアップは生じない。しかし、少なくとも電位像の取得にはＥＢテスタを用いるため、やはり大きな作業スペースが必要となり、また装置自体の高価格化の問題が生じている。
【００１２】
我々は色々検討した結果、上記課題を解決するためには、不良箇所の活性化を電子ビームによる照射と異なる手法で実現することが重要であるという結論に至った。さらに、検出する半導体集積回路内の電気的な特性変動を、ＥＢテスタ等の電位像取得とは異なる手法で行うことが望ましいという結論に至った。
【００１３】
本発明は、半導体または配線不良解析装置に関しては、正確に不良箇所の特定ができ、かつ小型化された半導体不良解析装置を提供することを目的とする。
【００１４】
また、半導体装置または配線基板の製造方法に関しては、製造効率の向上および歩留まりを向上させることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される代表的な解決手段は次の通りである。
【００１６】
半導体集積回路において、プローブにて電磁界を照射し半導体集積回路内の電源電流変動、または電気的な特性変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１７】
また半導体集積回路において、オープンゲートまたはゲート電位を活性化し、半導体集積回路内の電源電流変動、または電気的な特性変動、または電界、磁界分布を検出、または電流分布を算出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１８】
また半導体集積回路内の電源電流変動により発生した発熱、発光輻射を計測し、不良箇所の有無を検出することを特徴とする半導体集積回路の不良解析装置である。
【００１９】
また、半導体装置の配線パターンの設計工程と、該設計情報に基づき半導体装置を製造する製造工程と、該製造されたまたは製造工程の途中にある半導体装置を試験する試験工程と、該試験結果を解析または評価する解析・評価工程を有する半導体装置の製造方法であって、該解析・評価工程では、断線不良等により中間電位に留まるオープンゲートまたはゲート電位を活性化することにより電源電流変動を発生、検出し不良箇所を特定する不良解析を行い、該解析結果が所定の条件をクリアした場合は半導体装置の生産を行い、所定の条件をクリアできなかった場合は該解析結果に基づき不良原因を特定し、製造プロセスにフィードバックすることで半導体装置の性能向上、または製造効率向上を図ることを特徴とする半導体装置の製造方法である。
【００２０】
【発明実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２１】
図１は、本発明の一例である第一の実施例にかかる半導体集積回路の不良解析装置を示す。本実施例の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、変動検出部１０４、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６を備えている。
【００２２】
本実施例にかかる半導体不良解析装置は、▲１▼プローブ１０１から生じる電界または磁界照射等によりこのオープンゲートの中間電位を変動させ、▲２▼ゲート回路またはゲート電位を活性化して貫通電流２０３を発生させ、▲３▼回路の電源電流を変動させ、▲４▼この電源電流変動を変動検出部１０４にて測定し、不良の有無を特定するものである。
【００２３】
例えば、まず信号発生器１０３から供給する電力によりプローブ１０１を励振し、プローブ１０１から電界または磁界を発生させる。この電界または磁界は、ＬＳＩ１０２の所望の位置に局所的に照射され、ＬＳＩ上の配線に電界または磁界強度に応じた起電力を発生させる。
【００２４】
本プローブでは約０．１μｍ前後の微小領域から、数十μｍと広範囲にわたる領域まで任意に電界又は磁界を照射することができる。最小配線幅が約０．１〜０．３μｍ前後であることを考慮すると、本プローブは配線の所望の位置、例えば特定の回路や素子に電界または磁界を照射することができる。
【００２５】
続いて、電界または磁界が照射された配線部が正常な配線部の場合と断線配線部の場合の違いについて説明する。
【００２６】
正常な配線部では、接続先のインバータ回路等のゲート電位は任意の論理状態に駆動されている。従って、正常な配線部に電界または磁界を照射しても配線部の電位はほとんど変化しない。
【００２７】
一方、断線配線部では、図２のインバータ回路の断線不良例に示すように、断線配線に接続されたＮＭＯＳ２０２のゲート電位は所定の論理状態に駆動されておらず、ＬｏｗとＨｉｇｈの間の中間電位に留まっている（これをオープンゲートという）。この断線配線部に電界または磁界を照射した場合には配線部の電位が変化する。
【００２８】
このように断線配線部では電位変化により活性化されるため、ＮＭＯＳとＰＭＯＳが共にＯＮ状態となり貫通電流が発生し、通常の回路の電源電流が変化する。ゲート回路単体の貫通電流に伴う電源電流の変化は、活性化レベルにて異なるが電源電流の大きさに比べて１／１００００から１／１０程度であるため、電源電流変動を変動検出部１０４で検出する。
【００２９】
続いて、プローブに与える励振波の周波数と電源電流変動の関係について詳しく説明する。
【００３０】
回路の電源電流変動特性の一例として、図２に示すインバータ回路における電源電流変動特性のシミュレーション結果を図１０に示す。
【００３１】
図１０より明らかなように電源電流変動はオープンゲートの中間電位変動に比例して発生する。従って、断線不良箇所を容易に特定するには、断線不良箇所に大きな電位変化を与えることが望ましい。
【００３２】
ここで、断線不良箇所に大きな電位変化を与えるには、ＬＳＩ１０２上の配線により大きな電界強度または磁界強度を印加することが必要であり、プローブ１０１をより高周波数の励振波で駆動することが好ましい。高周波に励振することによりプローブ１０１に密度の高いエネルギー供給することができ、プローブ１０１による照射箇所により大きな電界及びまたは磁界強度を供給でき、断線不良箇所に大きな電位変化を与えることが出来るからである。
【００３３】
具体的には、本実施例にかかる不良解析方法では数十ＫＨｚ〜数百ＭＨｚ帯の周波数を有する電流（励振波）を用いて電界又は磁界を発生させた場合、数百ＭＨｚ帯の高い動作周波数を有する半導体装置に対しても不良解析を行うことができる。
【００３４】
第一の実施例の不良解析装置によれば、電子ビームではなく、プローブから発生した電界または磁界を用いて不良配線箇所の電位を変化させる（活性化させる）ため、不可逆的なチャージアップを生じさせず、かつ断線配線部の変位電位を明瞭かつ高精度に得ることができる。
【００３５】
また、ＥＢテスタを用いる必要が無いため、不良解析装置（不良解析システム）を小型化することができる。
【００３６】
続いて、第二の実施例として、バイパスコンデンサの動作を考慮した不良解析装置について図３を用いて説明する。
【００３７】
ＬＳＩ１０２内部の電源供給系やＬＳＩを搭載したテスト基板には、バイパスコンデンサの容量が付加されている。高周波による電界または磁界励振では、ゲート回路の活性化で生ずる電源電流変動も高周波となるため、上記のバイパスコンデンサにより変動が抑制され、変動検出部１０４による検出が困難なものとなる。本実施例にかかる不良解析装置は上記の問題を改善するものである。
【００３８】
本実施形態の不良解析装置は、電界または磁界プローブ１０１、変動検出部１０４、ＬＳＩを所望の状態に設定するパターン発生部１０５とプローブ制御部１０６、プローブ１０１に電力を供給する励振波を変調するための信号発生器３０１を有する。
【００３９】
信号発生器３０１では周波数の異なる二つの信号、例えば、高い周波数を有する励振波と励振波より低い周波数を有する変調波を発生させる。そして、図４に示された励振波を変調波でスイッチングした変調励振波を生成する。高い周波数としては数十ＭＨｚ〜ＧＨｚ帯、低い周波数としては数百Ｈｚ〜数十ＫＨｚ帯の周波数が望ましい。
【００４０】
この変調励振波を用いてプローブ１０１を励振して、電界又は磁界を照射することにより断線箇所に接続するゲート回路を活性化して、回路の電源電流を変動させる。ここで、電源電流変動の検出は、信号発生器３０１から発生する変調波と同期させ変動検出部１０４にて検出する。図４（１）は第１の実施形態の、図４（２）は第２の実施形態の励振波、変調波、電源電流変動の様子を示す。
【００４１】
本実施例によれば、励振波に対し変調を行うため、バイパスコンデンサによる電源電流変動レベルの低減を抑制することができる。すなわちＬＳＩ内部に存在するバイパスコンデンサの影響を低減でき、バイパスコンデンサを含むＬＳＩの断線不良解析を精度良く行うことができる。
【００４２】
また、バイパスコンデンサの有無に係わらず、電源電流変動レベル検出を容易に行うことができる。
【００４３】
なお、本発明の実施形態における変調は、上記の変調方法に限定されるものではなくＡＭ変調等、その要旨を逸脱しない範囲で種々変更可能である。
【００４４】
図５に第３の実施形態として、不良解析装置の概略図を示す。本実施形態の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６、発熱・発光解析装置５０１および検出部５０２を有する。プローブ１０１による電界または磁界照射によりオープンゲートの電位を変動させ、ゲート回路を活性化、電源電流を変動させる。
【００４５】
上記の電源電流変動を直接電気的に計測する実施例に対し、本実施例ではオープンゲートまたはゲート電位の活性化の際にゲート回路およびその周辺部で生ずる発熱及び発光輻射の物理現象を捕らえることにより不良箇所の有無の検出を行う。
【００４６】
本発明の第４の実施形態として、断線不良解析装置の概略図を図６に示す。本実施形態の不良解析装置は、プローブ１０１、ＬＳＩ１０２、信号発生器１０３、ＬＳＩを所望の状態に設定するパターン発生部１０５、プローブ制御部１０６、検出プローブ６０１、検出器６０２を有する。
【００４７】
上記の実施例と同じように、プローブ部１０１による電界または磁界励振によりオープンゲートの電位が変動し、ゲート回路を活性化する。このときゲート回路の活性化により電源電流が変動し、ゲート回路の近傍電界または磁界に変化を生じる。
【００４８】
本実施例は、この近傍電界または磁界を検出プローブ６０１、検出器６０２にて計測を行い、不良箇所の有無を検出するものである。
【００４９】
また本実施形態では演算処置部６０３を有しており、計測された電界または磁界分布を演算処理することにより、電流分布を算出、表示部６０４にて表示することが出来る。本電流分布よりゲート回路またはゲート電位活性化による電源電流変動を検出し、不良箇所の有無の検出を行うことが出来る。
また第４の実施形態ではあらかじめ良品ＬＳＩ１０２の電界、磁界分布の測定、または電流分布の算出を行い、良品・不良品の差分情報より不良の有無を検出することが出来る。例えば差分情報の抽出は演算処置部６０３で行われ、表示部６０４にて表示される。
【００５０】
上記記載の各実施形態において、ＬＳＩ１０２のサブストレート側よりプローブ１０１による電界または磁界励振を行うことも可能である。ＬＳＩ１０２のサブストレート側からの電界及または磁界励振の概略図を図７に示す。
【００５１】
近年ＬＳＩは微細化や高集積化が進み、多層構造化が顕著となっている。特にロジックＬＳＩでは５層以上の配線層を有する製品が一般的となり、下層配線にて生じた不良検出はより困難なものとなっている。
【００５２】
基板や半導体装置の上方より電界または磁界を照射する上記実施例においても、多層配線基板の不良解析を行う場合、上層の配線層に有する絶縁膜７０３、メタル配線７０２やＰＩＱ等の保護膜７０４などが遮蔽領域となり、下層配線になるに従いオープンゲート７０７またはゲート電位の活性化が困難となる場合場ある。
【００５３】
本実施例では多層配線基板の下層配線に対して、サブストレート側（下層側）より不良箇所に対する電界または磁界照射、励振を行うものである。また不良箇所の測定にあたりＬＳＩのサブストレート側の基板７０６を研磨してもよい。さらに、多層配線基板の上層と下層の両面より電界または磁界を照射し、より精度良く不良箇所を特定するようにしても良い。
【００５４】
本実施例によれば、多層配線基板の所望の層、例えば下層における配線の不良解析を行うことができる。
【００５５】
上記各実施形態によれば、ＬＳＩの不良を電源電流変動、発光、発熱輻射、および電界または磁界、または電流分布として検出出来る。また局所的な励振を行うため、不良箇所の一次抽出として一定領域の範囲内に特定することが可能であり、励振条件の変更や励振領域の変更等、複数回の解析を行うことでその範囲を縮小することも可能である。
【００５６】
しかし微細化や高集積化が顕著な近年のＬＳＩでは、不良箇所を解析者がマニュアルで短時間に配線レベルの精度で正確に特定することは非常に困難である。また複数層にわたり引き回された長距離配線では、実際の不良箇所と異常が検出された箇所が異なる可能性がある。
【００５７】
本事例では不良箇所の２次抽出として、解析者は異常検出箇所の領域に包含する該配線に対して、設計データを参照し経路遡上等の解析を行う事が不可欠となる。
【００５８】
これらＬＳＩ１０２の不良箇所の特定を支援する技術、及びシステムとして、例えば被試験ＬＳＩのＣＡＤ設計データと不良解析にて検出された座標を対応づけ不良箇所の特定をナビゲートするＣＡＤナビゲーションシステム８１５を用いることが望ましい。ＣＡＤナビゲーションシステム８１５を用いた不良解析の実施形態の概略図を図８に示す。プローブ制御部１０６より抽出されたプローブ座標データ８０１は座標、領域情報生成部８１３、座標、領域情報データ変換部８１２を介し、ＬＳＩの設計レイアウトデータと同一指標として取り扱うことの出来るユーザーレイヤデータベース８１１に出力、蓄積される。プローブ座標データ８０１はまた、座標、領域情報生成部８１３において重心座標に指定することでユーザーが任意に条件設定した面積領域を解析領域として生成することが出来る。座標、領域情報データ変換部８１２では本領域をポリゴンデータ化し、図９に示すユーザーレイヤのレイアウトデータ９０７に変換、ユーザーレイヤデータベース８１１に蓄積することが出来る。またユーザーレイヤデータベース８１１は、外部より任意のファイル形式８１４にて各種のデータを入力することが出来る。入力例として電子ビームテスタ、ＩＤＤＱ解析装置等、各種の解析装置より得られたＤＵＴのネット・セル情報やプロセスマージンの厳しいレイアウトパターン情報、過去の不良解析より得られた解析の重み付け条件など、入力データは多岐にわたる。
【００５９】
ＬＳＩの設計データは、レイアウトデータ８０２、レイアウト対ネットリスト対応情報データ８０３、ネットリストデータ８０４がシステムに入力される。各データはデータ変換部８０５を通してレイアウトデータベース８０６、レイアウト対ネットリスト対応情報データベース８０７、ネットリストデータベース８０８に蓄積される。各データベースは相互にリンクされており、プローブ座標データに対応した設計レイアウト及びネットリスト情報をレイアウト表示部８０９及びネットリスト表示部８１０にて相互に対応を取りながら出力、表示することが出来る。
【００６０】
図９は本実施形態のＣＡＤナビゲーションシステム８１５における解析画面９０１の概略図である。画面上にはユーザーレイヤ９０３に入力されたプローブ座標９０２と本座標に対応したＬＳＩの配線層ごとの設計レイアウト情報が設計レイヤ９０４内に出力、表示される。解析画面９０１ではプローブ座標９０２に一致または近接するネット９０５、セル９０６が配線層ごとに表示、抽出出来る。解析画面９０１では、プローブ座標９０２を重心座標に用いて作成したレイアウトデータ９０７も同様に表示することが出来、画面上でユーザーが条件設定し領域を任意に拡大、縮小することが出来る。解析画面９０１ではプローブ座標９０２、レイアウトデータ９０７共に複数取り扱うことが出来、表示色を指定、変更等により解析者が視覚的に区別化を図ることが可能である。
【００６１】
ＣＡＤナビゲーションシステムを用いることにより、半導体集積回路の不良解析において短時間に配線レベルで正確に特定することが出来る。また発光解析やＯＢＩＲＣＨ解析等、複数の解析装置間による解析では被疑故障候補の絞り込み、特定作業を効率化し、解析時間の短縮化を図ることが出来る。
【００６２】
また半導体集積回路（以下ＬＳＩ）の製造工程において、不良解析時間を短縮することは、プロセス構築期間の短縮を図りプロセスラインの早期立ち上げを実現する上で非常に重要な事柄である。
【００６３】
プロセス構築のフローチャートについて図１１を用いて説明する。プロセス条件を選定後（ＳＴＥＰ１）、ＴＥＧの製造工程を設定して製造ラインにＳｉウェハをインプットし製造を行う（ＳＴＥＰ２）。この製造プロセスにおける所望の工程間、工程後にウェハの外観検査（成膜後の異物検査、エッチング及びＣＭＰ後の外観検査、及び検査後のＳＥＭレビュー等）を行った後（ＳＴＥＰ３）テスタやプローバ等により電気テストを行い、ＴＥＧの良否判定を行う（ＳＴＥＰ４）。さらに外観検査や電気テスト結果に基づき、不良解析を実施し、不良位置を特定する（ＳＴＥＰ５）。この特定した座標に基づきＳＥＭやＴＥＭによる表面、断面の観察や材料分析を行い（ＳＴＥＰ６）、不良メカニズムを推定し、対策案を策定する（ＳＴＥＰ７）。当初の歩留目標に対し達成、未達成を判断し、所望の対策（プロセス改善、装置改善、装置清掃等）を行い（ＳＴＥＰ８）、以降のロットに結果を反映させ効果確認を行う。
【００６４】
この一連のフローチャートを繰り返し行い、欠陥低減を推進させプロセス構築を行うため、不良解析の時間短縮化はプロセス構築の早期構築へとつながる。
【００６５】
図１２に半導体製品の製造工程フローの概略図を示す。不良解析は、設計段階においてはプロセス構築や設計条件の変更、量産段階においては歩留向上及び不良対策の実現に必要不可欠なフローとなる。本実施例の実施形態により生ずる効果は、単に不良解析装置の簡略化、解析作業の簡便化に留まるものではなく、半導体製造プロセスや半導体の製造方法、及び製造工程など非常に広範囲にわたるものである。
【００６６】
具体的に半導体装置の製造方法について説明する。半導体装置の製造工程は、市場調査や顧客の要求に応じて、設計（機能・理論・回路）工程、試作工程、評価、不良解析、対策等の工程を経て、デバイスの量産が開始される。量産工程では、ウエハに回路素子を形成する工程、ウエハ状の半導体素子を検査する工程、ウエハをダイシングする工程、半導体チップにリードやバンプを形成する工程を有する。
【００６７】
図１３は半導体装置の製造フローチャートを示す。図１３において、ステップＳ１の工程において製造された製品ウエハは、ステップＳ２において、Ｐ検（Ｐｅｌｌｅｔ検査）により初期の不良選別が行われる。そして、選別された良品のウエハは、ステップＳ３又はＳ５に進む。ステップＳ３に進むかＳ５に進むかの選択は、製造設備等の関係から選択される。
【００６８】
ステップＳ３においては、製品ウエハのダイシングを行い、良品チップのみがステップＳ４において、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等に個々にパッケージングされる。そして、ステップＳ７に進む。
【００６９】
また、ステップＳ５においては、ウエハ上でさらに一括で配線パターンや保護膜の形成、さらに、半田ボール付けまでを行う。続いて、ステップＳ６において、配線パターン等が形成されたウエハが、ダイシングにより個々に分割される。そして、ステップＳ７に進む。
【００７０】
ステップＳ７においては、半導体素子検査用ソケットを用いた半導体装置の検査方法が実施される。つまり、個々に分割された最終形状の製品は、ＩＣ検査用ソケットによりバーンイン試験にかけられ最終選別がなされる。そして、最終的に良品となったものがステップＳ８において出荷される。近年は、ウエハレベルで半導体素子の検査、再配線、外部接続端子の形成を行なったのち、ウエハをダイシングして半導体装置を形成するウエハレベルチップサイズパッケージが登場している。
【００７１】
上記で説明した半導体装置の製造は、半導体製造工程の最初の工程である設計に基づいて行われる。よって、評価や検査工程で得られた情報に基づき不要解析を行い、不良の原因を把握し、設計の工程で製造プロセスの変更等の適切な対応を取ることは、その後の量産プロセスにおいて非常に重要となる。すなわち、不良解析は、量産段階における歩留まりの向上等、全てのデバイスにその効果を及ぼしている。
【００７２】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、上記実施例において開示した観点の代表的なものは次の通りである。
（１）半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電源電流変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
（２）半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電圧変動またはインピーダンス変動または電気的特性変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
（３）上記（１）または（２）に記載の半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。
（４）上記（１）から（３）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。
（５）上記（１）から（４）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記電源電流変動または前記電圧変動または前記インピーダンス変動から生じる発熱及び発光輻射を計測することにより不良を検出することを特徴とする半導体集積回路の不良解析装置。
（６）半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、半導体集積回路内の電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
（７）上記（５）記載の半導体集積回路の不良解析装置において、半導体集積回路に電源電流変動を印加し、オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
（８）上記（６）または（７）に記載の半導体集積回路の不良解析装置において、プローブから電磁界を照射することにより前記オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
（９）上記（８）に記載の半導体集積回路の不良解析装置において、前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
（１０）上記（１）から（９）のいずれか１項に記載の半導体集積回路の不良解析装置において、良品、不良品の差分情報より不良位置を特定することを特徴とする半導体集積回路の不良解析装置。
（１１）上記（１）から（１０）のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブから電磁界を照射または前記オープンゲートまたはゲート電位の活性化をサブストレート側より行うことを特徴とする半導体集積回路の不良解析装置。
（１２）上記（１）から（１１）いずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブの位置情報とチップの設計情報を相互参照し不良箇所の判定を行うことを特徴とする半導体集積回路の不良解析装置。
（１３）上記（１２）に記載の半導体集積回路の不良解析装置において、不良箇所と異常検出箇所が異なる際に、異常検出箇所の領域に包含する該配線に対して設計データを参照し配線経路の解析を行うことにより不良箇所を特定することを特徴とする半導体集積回路の不良解析装置。
（１４）半導体装置の配線パターンの設計工程と、該設計情報に基づき半導体装置を製造する製造工程と、該製造されたまたは製造工程の途中にある半導体装置を試験する試験工程と、該試験結果を解析または評価する解析・評価工程を有する半導体装置の製造方法であって、
該解析・評価工程では、プローブから電磁界を半導体装置の配線に照射し、電源電流変動を検出することにより不良箇所の検出し、該不良結果が所定の条件をクリアした場合は半導体装置の生産を行い、所定の条件をクリアできなかった場合は該解析結果に基づき不良原因を特定し、製造プロセスにフィードバックすることを特徴とする半導体装置の製造方法。
【００７３】
以上説明した実施例によれば、半導体集積回路において、オープンゲートまたはゲート電位を活性化することにより電源電流変動を発生、検出し、不良箇所の有無を検出することが出来る。これにより電子ビーム、電位像取得にＥＢテスタ、真空装置が不用となり、装置の大型化、高価格化の問題を改善し、簡略な設備にてかつ解析作業の簡便化を図ることが出来る。またＣＡＤナビゲーションシステムとのリンケージによりプローブ位置情報とチップの設計情報を相互参照することが出来、故障箇所の正確な特定、及び解析時間の短縮化を図ることが出来、速やかに不良防止改善策を取ることが出来る。この効果によりプロセス構築期間の短縮を図り、プロセスラインの早期立ち上げに非常に大きな効果をもたらす事が出来る。
【００７４】
また量産工場においては、不良解析時間の短縮により着工装置の不良対策や製造条件の変更など不良要因に応じた各種対策を早期に行うことが出来る。これは突発的な歩留り低下に対する早期回復や製品立ち上げ時の歩留まり向上に対し非常に大きな効果をもたらす事が出来る。
【００７５】
【発明の効果】
本発明によれば、正確に不良箇所の特定ができ、かつ小型化された半導体または配線不良解析装置を提供することができる。
【００７６】
また、半導体装置または配線基板の製造方法において、製造効率の向上および歩留まりを向上させることができる。
【００７７】
【図面の簡単な説明】
【図１】不良解析装置の概略図
【図２】インバータ回路の断線不良概略図
【図３】不良解析装置の概略図
【図４】本実施形態における波形
【図５】不良解析装置の概略図
【図６】不良解析装置の概略図
【図７】サブストレート側による電界または磁界励振の概略図
【図８】ＣＡＤナビゲーションシステムととのリンケージ概略図
【図９】不良解析画面の概略図
【図１０】インバータ回路電源電流変動特性
【図１１】プロセス構築フローチャート
【図１２】半導体製造工程フロー１概略図
【図１３】半導体製造工程フロー２概略図
【符号の説明】
１０１・・・プローブ
１０２・・・ＬＳＩ
１０３・・・信号発生器
１０４・・・変動検出部
２０１・・・ＰＭＯＳ
２０２・・・ＮＭＯＳ
２０３・・・貫通電流
３０１・・・信号発生器
５０１・・・発熱・発光解析装置
６０１・・・検出プローブ
７０７・・・オープンゲート
８１５・・・ＣＡＤナビゲーションシステム
９０１・・・解析画面
９０２・・・プローブ座標
Claims (14)
- 半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電源電流変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
- 半導体集積回路の不良解析装置において、プローブから電磁界を照射し、電圧変動またはインピーダンス変動または電気的特性変動を検出することにより不良の有無を検出することを特徴とする半導体集積回路の不良解析装置。
- 請求項１または２に記載の半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。
- 請求項１から３のいずれか１項に記載の半導体集積回路の不良解析装置において、
前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電源電流変動または前記電圧変動または前記インピーダンス変動を検出することを特徴とする半導体集積回路の不良解析装置。 - 請求項１から４のいずれか１項に記載の半導体集積回路の不良解析装置において、前記電源電流変動または前記電圧変動または前記インピーダンス変動から生じる発熱及び発光輻射を計測することにより不良を検出することを特徴とする半導体集積回路の不良解析装置。
- 半導体集積回路の不良解析装置において、オープンゲートまたはゲート電位を活性化することにより、半導体集積回路内の電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
- 請求項５に記載の半導体集積回路の不良解析装置において、半導体集積回路に電源電流変動を印加し、オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
- 請求項６または７に記載の半導体集積回路の不良解析装置において、プローブから電磁界を照射することにより前記オープンゲートまたはゲート電位を活性化することを特徴とする半導体集積回路の不良解析装置。
- 請求項８に記載の半導体集積回路の不良解析装置において、前記プローブを励振しかつ変調を加え、該プローブに加える信号と同期を取りながら前記電気的な特性変動を検出することを特徴とする半導体集積回路の不良解析装置。
- 請求項１から９のいずれか１項に記載の半導体集積回路の不良解析装置において、良品、不良品の差分情報より不良位置を特定することを特徴とする半導体集積回路の不良解析装置。
- 請求項１から１０のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブから電磁界を照射または前記オープンゲートまたはゲート電位の活性化をサブストレート側より行うことを特徴とする半導体集積回路の不良解析装置。
- 請求項１から１１のいずれか１項に記載の半導体集積回路の不良解析装置において、前記プローブの位置情報とチップの設計情報を相互参照し不良箇所の判定を行うことを特徴とする半導体集積回路の不良解析装置。
- 請求項１２に記載の半導体集積回路の不良解析装置において、不良箇所と異常検出箇所が異なる際に、異常検出箇所の領域に包含する該配線に対して設計データを参照し配線経路の解析を行うことにより不良箇所を特定することを特徴とする半導体集積回路の不良解析装置。
- 半導体装置の配線パターンの設計工程と、該設計情報に基づき半導体装置を製造する製造工程と、該製造されたまたは製造工程の途中にある半導体装置を試験する試験工程と、該試験結果を解析または評価する解析・評価工程を有する半導体装置の製造方法であって、
該解析・評価工程では、プローブから電磁界を半導体装置の配線に照射し、電源電流変動を検出することにより不良箇所を検出し、該不良結果が所定の条件をクリアした場合は半導体装置の生産を行い、所定の条件をクリアできなかった場合は該解析結果に基づき不良原因を特定し、製造プロセスにフィードバックすることを特徴とする半導体装置の製造方法。
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