KR20240018407A

KR20240018407A - 반도체 신뢰성 불량의 z-pat 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법

Info

Publication number: KR20240018407A
Application number: KR1020237030095A
Authority: KR
Inventors: 데이비드 더블유 프라이스; 로버트 제이 라데르트; 쳇 브이 레녹스; 오레스테 돈젤라; 존 찰스 로빈슨
Original assignee: 케이엘에이 코포레이션
Priority date: 2021-06-08
Filing date: 2022-06-02
Publication date: 2024-02-13
Also published as: CN116897291B; US20220390506A1; TW202248660A; US11614480B2; CN116897291A; IL305051A; WO2022260913A1; EP4323783A1

Abstract

반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법은, 로트 내의 복수의 웨이퍼의 제조 후 전기 테스트 서브시스템에 의해 생성된 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성된 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터가 포함된 전기 테스트 빈 데이터를 수신하는 단계, 로트 내의 복수의 웨이퍼의 제조 중에 반도체 팹 특성화 서브시스템에 의해 생성된 로트 내의 복수의 웨이퍼에 대한 특성화 데이터를 수신하는 단계, 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 전기 테스트 빈 데이터와 특성화 데이터 사이의 통계적 상관관계를 결정하는 단계, 통계적 상관관계에 기초하여 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하는 단계를 포함한다.

Description

반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법

[관련 출원과의 교차 참조]

본원은 2021년 6월 8일에 출원한 미국 특허 가출원번호 63/208,014에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로 본 명세서에 포함된다.

[기술분야]

본 개시내용은 일반적으로 반도체 디바이스에 관한 것이며, 특히 반도체 신뢰성 불량의 Z방향 부품 평균 테스트(Z-PAT, Z-direction Part Average Testing) 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법에 관한 것이다.

통상 반도체 디바이스의 제조에서는 기능하는 디바이스를 형성하기 위해 수백 또는 수천 개의 처리 단계를 필요로 할 수 있다. 이들 처리 단계의 과정에서 결함 식별 및/또는 디바이스에 대한 다양한 파라미터의 모니터링을 위해 다양한 특성화 측정(예컨대, 검사 및/또는 계측 측정)이 수행될 수 있다. 디바이스의 기능을 확인 또는 평가하기 위해 다양한 특성화 측정 대신에 또는 이에 추가하여 전기 테스트가 수행될 수 있다. 그러나 일부 검출된 결함 및 계측 오차는 디바이스 고장을 명확하게 나타낼 정도로 심각할 수 있지만, 그보다 덜한 변동은 작업 환경에 노출된 후 디바이스의 초기 신뢰성 불량을 일으킬 수도 있다. 위험을 회피하는 반도체 디바이스의 사용자들(예컨대, 자동차, 군사, 항공 및 의료 적용 등)은 현재의 PPM(parts-per-million) 수준을 넘어서는 PPM(parts-per-million) 범위의 고장률을 찾고 있다. 자동차, 군사, 항공, 및 의료 적용에서의 반도체 디바이스의 필요성이 계속 증가함에 따라 반도체 다이의 신뢰성을 평가하는 것은 이들 산업의 요건을 충족하는 데 있어서 핵심이다. 따라서 신뢰성 결함 검출을 위한 시스템과 방법을 제공하는 것이 바람직할 수 있다.

본 개시내용의 일 이상의 실시형태에 따른 시스템이 개시된다. 일 예시적인 실시형태에서, 시스템은 적어도 반도체 팹 특성화 서브시스템(semiconductor fab characterization subsystem)에 통신 가능하게 결합된 컨트롤러를 포함한다. 또 다른 예시적인 실시형태에서, 컨트롤러는 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템(defect-guided correlation subsystem)을 통해 전기 테스트 빈 데이터(bin data)를 수신하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT, Z-direction Part Average Testing)를 수행하도록 구성된 통계적 이상치 검출 서브시스템(statistical outlier detection subsystem)에 의해 생성된다. 또 다른 예시적인 실시형태에서, 전기 테스트 서브시스템은 반도체 팹 특성화 서브시스템에 의한 제조 후에 로트 내의 복수의 웨이퍼를 테스트함으로써 테스트 데이터를 생성하도록 구성된다. 또 다른 예시적인 실시형태에서, 컨트롤러는 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 특성화 데이터를 수신하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 로트 내의 복수의 웨이퍼에 대한 특성화 데이터는 로트 내의 복수의 웨이퍼의 제조 중에 반도체 팹 특성화 서브시스템에 의해 생성된다. 또 다른 예시적인 실시형태에서, 컨트롤러는, 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 전기 테스트 빈 데이터와 특성화 데이터 사이의 통계적 상관관계를 결정하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 컨트롤러는, 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 통계적 상관관계에 기초하여 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정(locate)하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다.

본 개시내용의 일 이상의 예시적인 실시형태에 따른 방법이 개시된다. 일 예시적인 실시형태에서, 방법은 결함 유도 상관 서브시스템을 통해 전기 테스트 빈 데이터를 수신하는 단계를 포함할 수 있지만 이에 제한되지는 않는다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성된다. 또 다른 예시적인 실시형태에서, 전기 테스트 서브시스템은 반도체 팹 특성화 서브시스템에 의한 제조 후에 로트 내의 복수의 웨이퍼를 테스트함으로써 테스트 데이터를 생성하도록 구성된다. 일 예시적인 실시형태에서, 방법은 결함 유도 상관 서브시스템을 통해 특성화 데이터를 수신하는 단계를 포함할 수 있지만 이에 제한되지는 않는다. 또 다른 예시적인 실시형태에서, 로트 내의 복수의 웨이퍼에 대한 특성화 데이터는 로트 내의 복수의 웨이퍼의 제조 중에 반도체 팹 특성화 서브시스템에 의해 생성된다. 또 다른 예시적인 실시형태에서, 방법은, 결함 유도 상관 서브시스템을 통해 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 전기 테스트 빈 데이터와 특성화 데이터 사이의 통계적 상관관계를 결정하는 단계를 포함할 수 있지만 이에 제한되지는 않는다. 또 다른 예시적인 실시형태에서, 방법은 결함 유도 상관 서브시스템을 통해 통계적 상관관계에 기초하여 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하는 단계를 포함할 수 있지만 이에 제한되지는 않는다.

본 개시내용의 일 이상의 실시형태에 따른 시스템이 개시된다. 일 예시적인 실시형태에서, 시스템은 반도체 팹 특성화 서브시스템을 포함한다. 또 다른 예시적인 실시형태에서, 반도체 팹 특성화 서브시스템은 로트 내의 복수의 웨이퍼를 제조하도록 구성된다. 다른 예시적인 실시형태에서, 반도체 팹 특성화 서브시스템은 로트 내의 복수의 웨이퍼의 제조 중에 로트 내의 복수의 웨이퍼에 대한 특성화 데이터를 생성하도록 구성된다. 또 다른 예시적인 실시형태에서, 시스템은 전기 테스트 서브시스템을 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 서브시스템은 반도체 팹 특성화 서브시스템에 의한 제조 후에 로트 내의 복수의 웨이퍼에 대한 테스트 데이터를 생성하도록 구성된다. 또 다른 예시적인 실시형태에서, 시스템은 적어도 반도체 팹 특성화 서브시스템에 통신 가능하게 결합된 컨트롤러를 포함한다. 또 다른 예시적인 실시형태에서, 컨트롤러는 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 전기 테스트 빈 데이터를 수신하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함한다. 또 다른 예시적인 실시형태에서, 전기 테스트 빈 데이터는 Z방향 부품 평균 테스트(Z-PAT)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성된다. 또 다른 예시적인 실시형태에서, 컨트롤러는 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 특성화 데이터를 수신하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 컨트롤러는, 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 전기 테스트 빈 데이터와 특성화 데이터 사이의 통계적 상관관계를 결정하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다. 또 다른 예시적인 실시형태에서, 컨트롤러는, 하나 이상의 프로세서로 하여금 결함 유도 상관 서브시스템을 통해 통계적 상관관계에 기초하여 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하게 하는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서를 포함한다.

전술한 개괄적인 설명과 이어지는 상세한 설명은 전부 예시적이며, 설명을 위한 것일뿐 청구되는 본 발명을 반드시 제한하는 것이 아님이 이해되어야 한다. 첨부하는 도면은 본 명세서에 통합되어 본 명세서의 일부를 구성하고, 본 발명의 실시형태를 예시하며, 전술한 일반적인 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.

본 개시내용의 수많은 장점은 다음의 첨부 도면을 참조함으로써 당업자에게 더 잘 이해될 수 있다.
도 1은 본 개시내용의 일 이상의 실시형태에 따른 반도체 신뢰성 불량의 검출을 위한 시스템의 블록도이다.
도 2는 본 개시내용의 일 이상의 실시형태에 따른, 반도체 신뢰성 불량의 검출을 위한 방법 또는 프로세스에서 수행되는 단계를 예시하는 흐름도이다.
도 3a는 본 개시내용의 일 이상의 실시형태에 따른, 검출된 반도체 신뢰성 불량을 예시하는 프로브 맵이다.
도 3b는 본 개시내용의 일 이상의 실시형태에 따른, 검출 및 추정된 반도체 신뢰성 불량을 예시하는 프로브 맵이다.
도 4는 본 개시내용의 일 이상의 실시형태에 따른, 반도체 신뢰성 불량의 Z방향 부품 평균 테스트(Z-PAT) 결함 유도 통계적 이상치 검출을 위한 시스템의 블록도이다.
도 5는 본 개시내용의 일 이상의 실시형태에 따른, 반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 방법 또는 프로세스에서 수행되는 단계들을 예시하는 흐름도이다.
도 6a는 본 개시내용의 일 이상의 실시형태에 따른, 검출된 반도체 신뢰성 불량이 특성화 데이터와 오버레이된 것을 예시하는 프로브 맵이다.
도 6b는 본 개시내용의 일 이상의 실시형태에 따른, 검출된 반도체 신뢰성 불량이 특성화 데이터와 오버레이된 것을 예시하는 프로브 맵이다.
도 7a는 본 개시내용의 일 이상의 실시형태에 따른, 반도체 디바이스를 제조, 특성화, 및/또는 테스트하기 위한 시스템의 블록도이다.
도 7b는 본 개시내용의 일 이상의 실시형태에 따른, 반도체 디바이스를 제조, 특성화, 및/또는 테스트하기 위한 시스템의 블록도이다.
도 8은 본 개시내용의 일 이상의 실시형태에 따른, 반도체 디바이스를 제조, 특성화, 및/또는 테스트하기 위한 방법 또는 프로세스에서 수행되는 단계들을 예시하는 흐름도이다.

이제, 첨부 도면에 나타내는, 개시하는 청구 대상을 상세하게 검토할 것이다. 본 개시내용은 소정의 실시형태 및 그 특정 특징과 관련하여 구체적으로 도시되고 설명되었다. 본 명세서에 개시한 실시형태들은 제한적인 것이 아니라 예시적인 것으로 간주된다. 당업자에게는 본 개시내용의 사상과 범위를 벗어나지 않고서 형태 및 세부사항에 대한 다양한 변경 및 수정이 이루어질 수 있다는 것이 쉽게 명백할 것이다.

통상 반도체 디바이스의 제조에서는 기능하는 디바이스를 형성하기 위해 수백 또는 수천 개의 처리 단계를 필요로 할 수 있다. 이들 처리 단계의 과정에서 결함 식별 및/또는 디바이스에 대한 다양한 파라미터의 모니터링을 위해 다양한 특성화 측정(예컨대, 검사 및/또는 계측 측정)이 수행될 수 있다. 디바이스의 기능을 확인 또는 평가하기 위해 다양한 특성화 측정 대신에 또는 이에 추가하여 전기 테스트가 수행될 수 있다.

그러나 일부 검출된 결함 및 계측 오차는 디바이스 고장을 명확하게 나타낼 정도로 심각할 수 있지만, 그보다 덜한 변동은 작업 환경에 노출된 후 디바이스의 초기 신뢰성 불량을 일으킬 수도 있다. 제조 프로세스 중에 발생하는 결함은 현장에서 디바이스의 성능에 광범위한 영향을 미칠 수 있다. 예를 들어, 설계 내의 알려지거나 알려지지 않은 위치에서 발생하는 "킬러" 결함은 즉각적인 디바이스 고장을 초래할 수 있다. 예를 들어, 알 수 없는 위치에 있는 킬러 결함은 반도체 디바이스가 처리 후 기능적으로 죽을 수 있음에도 불구하고, 디바이스 제조업체가 테스트 한계로 인해 이 판단을 내릴 수 없는 것처럼, 테스트 갭에서 신뢰성 이탈의 영향을 받기 쉬운 경우에 특히 문제가 될 수 있다. 다른 예로, 경미한 결함은 디바이스 수명 기간 동안 디바이스 성능에 거의 또는 전혀 영향을 미치지 않을 수 있다. 또 다른 예로, 잠재적 신뢰성 결함(LRD, latent reliability defect)으로 알려진 결함 유형은 제조/테스트 중에는 고장으로 이어지지 않거나 동작 중에 즉각적인 디바이스 고장으로 이어지지 않을 수 있지만, 작업 환경에서 사용할 경우 동작 중에 디바이스의 초기 수명 고장을 초래할 수 있다. 본원에서는 본 개시내용의 목적상 "제조 공프로세스" 및 "제작 프로세스"이라는 용어는 "제조 라인" 및 "제작 라인" 등과 같은 용어의 각각의 변형과 함께 동등한 것으로 간주될 수 있는 것에 주목한다.

위험을 회피하는 반도체 디바이스의 사용자들(예컨대, 자동차, 군사, 항공 및 의료 적용 등)은 현재의 PPM(parts-per-million) 수준을 넘어서는 PPM(parts-per-million) 범위의 고장률을 찾고 있다. 자동차, 군사, 항공, 및 의료 적용에서의 반도체 디바이스의 필요성이 계속 증가함에 따라 반도체 다이의 신뢰성을 평가하고 신뢰성 불량의 원인을 식별하는 것은 이들 산업의 요건을 충족하는 데 있어서 핵심이다.

품질이 중요한 역할을 하는 반도체 디바이스는 웨이퍼 정렬(sort) 시에 또 개별화 및 패키징 후 최종 테스트 모두에서 전기 테스트를 받을 수 있다. 또한, 반도체 디바이스는 주어진 로트 내의 복수의 웨이퍼 상의 동일한 x, y 위치에서 발생하는 체계적 결함을 결정하도록 구성된 방법론의 대상이 될 수 있다. 기존의 반도체 웨이퍼 처리 방법론에서는 x 및 y 치수가 웨이퍼의 다이 위치를 특정하고, z 치수는 웨이퍼 카세트 내의 서로 적층된 개별 웨이퍼를 나타낸다.

부품 평균 테스트(PAT)는 주로 자동차 산업과 점점 더 늘어나는 하이엔드 모바일 디바이스의 엄격한 요건을 충족시키기 위해 대부분의 자동차 반도체 제조사에서 채택되고 있다. 신뢰성 연구에 따르면 비정상적인 전기적 특성을 지닌 반도체 부품은 장기적인 품질 및 신뢰성 문제의 원인이 되는 경향이 높다. 예를 들어 처음에는 모든 제조 테스트를 통과했지만 동일한 모집단의 다른 부품에 비해 "이상치"로 간주될 수 있는 디바이스는 현장에서 고장날 가능성이 더 높을 수 있다. PAT 방법론은 이들 이상치를 적극적으로 식별하고 생산 출하에서 제외한다.

PAT 방법론은 지리적 부품 평균 테스트(G-PAT, Geographical Part Average Testing)(예컨대, 불량 영역에서 양품 다이의 테스트를 포함함), 파라메트릭 부품 평균 테스트(P-PAT, Parametric Part Average Testing)(예컨대, 임계값 또는 기준은 벗어났지만 사양 한계 내에 있는 파라메트릭 신호를 포함함), 복합 부품 평균 테스트(C-PAT, Composite Part Average Testing)(예컨대, 다이에 대해 다수의 수리를 포함함), 인라인 결함 부품 평균 테스트(I-PAT, Inline Defect Part Average Testing), 및 Z방향 부품 평균 테스트(Z-PAT)를 포함할 수 있지만 이에 제한되지는 않는다. I-PAT를 위한 시스템 및 방법은 2018년 11월 15일에 공개된 미국 특허 공개 번호 US 2018/0328868 A1에 설명되어 있다. 또한, I-PAT를 위한 시스템 및 방법은 2020년 9월 1일에 발행된 미국 특허 번호 10,761,128과 2020년 11월 23일에 출원된 미국 출원 번호 17/101,856에 설명되어 있으며, 이들 문헌의 전체 내용은 본원에 포함된다.

Z-PAT는 z방향의 부품 평균 테스트를 포함하며, 전통적으로 테스트 데이터에만 의존하고 있다. 반도체 공급업체는 동일한 로트 내의 복수의 웨이퍼에서 동일한 x, y 위치 테스트가 불량인 경우 전기적으로 '양품'으로 테스트된 다이를 잉킹아웃(ink out)할 수 있다. 이러한 잉킹아웃 또는 "오버킬(overkill)"은 웨이퍼 상의 특정 위치에서 품질 문제를 야기하는 다수의 체계적 요인이 로트 내의 모든 웨이퍼 상의 해당 다이 위치에서 자주 반복된다는 관찰에 근거한다.

비제한적인 일례로, 웨이퍼 처리 툴의 척에 부착된 입자로 인해 해당 위치의 전면에 일관되게 높은 돌출부가 생길 수 있다. 다른 비제한적인 예에서, 에칭 프로세스의 "데드 센터(dead center)" 문제는 웨이퍼의 최중심(very center)에 있는 다이가 지속적으로 언더 에칭되는 것을 포함할 수 있다. 다른 비제한적인 예에서, 프로세스 툴은 웨이퍼 에지 주변의 특정 위치에 입자를 일관되게 퇴적할 수 있다. 본원에서는 상기 예가 예시적이며 웨이퍼 위치의 체계적 문제에 관해 제한하려는 의도가 없음에 주목한다.

도 1은 본 개시내용의 일 이상의 실시형태에 따른 반도체 신뢰성 불량의 검출을 위한 시스템(100)을 도시한다.

일부 실시형태에서, 시스템(100)은 반도체 팹 특성화 서브시스템(102)을 포함한다. 반도체 팹 특성화 서브시스템(102)은 로트 내의 반도체 디바이스(예를 들어, 본 개시내용의 목적으로는 반도체 웨이퍼(104) 또는 웨이퍼(104))에 대한 특성화 측정을 수행하도록 구성된 복수의 특성화 툴을 포함할 수 있다. 예를 들어, 복수의 특성화 툴은 반도체 디바이스를 특성화하도록 구성된 하나 이상의 인라인 결함 검사 툴 및/또는 계측 툴을 포함할 수 있지만, 이에 제한되지는 않는다. 또 다른 예로서, 특성화 측정은 인라인 결함 검사 측정 및/또는 계측 측정을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 검사 측정은 베이스라인 검사(예컨대, 샘플링 기반 검사), 주요 반도체 디바이스층에서의 선별 검사 등을 포함할 수 있지만, 이에 제한되지는 않는다. 본 개시내용의 목적상, "특성화(characterization)"는 인라인 결함 검사 또는 인라인 계측 측정을 지칭할 수 있다. 본원에서는 인라인 결함 검사 툴 및/또는 계측 툴이 표준 특성화 프로세스 또는 비표준(예를 들어 독점) 특성화 프로세스를 수행할 수 있다는 점에 주목한다.

특성화 측정은 복수의 반도체 제조 툴에 의해 수행되는 복수의 반도체 제조 프로세스를 통해 로트 내의 하나 이상의 반도체 디바이스(예를 들어, 웨이퍼(104))의 제조 중에(예를 들어, 제조 단계 전에, 단계들 사이에, 및/또는 단계 후에) 수행될 수 있다. 예를 들어, 하나 이상의 반도체 팹 서브시스템(102)은 다수의 제조 프로세스에서 수행되는 다수의(예를 들어, 수십, 수백, 수천) 단계 후에 제조된 1, 2, ... N개의 층을 포함하는 반도체 디바이스를 제조하도록 구성된 하나 이상의 프로세스 툴을 포함할 수 있지만, 이에 제한되지는 않는다.

일부 실시형태에서, 시스템(100)은 전기 테스트 서브시스템(106)을 포함한다. 반도체 팹 특성화 서브시스템(102)은 웨이퍼(104) 및/또는 다이 재료를 전기 테스트 서브시스템(106)에 제공한다. 전기 테스트 서브시스템(106)은 로트의 웨이퍼(104)를 프로빙한 후의 데이터를 포함하는 테스트 데이터(108)를 출력하도록 구성될 수 있으며, 프로빙된 웨이퍼는 로트의 웨이퍼(108)로 표현된다. 예를 들어, 전기 테스트 서브시스템(106)은 하나 이상의 전기 테스트 툴, 하나 이상의 스트레스 테스트 툴 등을 포함할 수 있지만, 이에 제한되지는 않는다. 전기 테스트 서브시스템(106)은 반도체 팹 특성화 서브시스템(102)을 통해 수행되는 하나 이상의 반도체 제조 프로세스에서 제조된 반도체 디바이스를 테스트하도록 구성될 수 있다. 본 개시내용의 목적상, "테스트"는 제조 프로세스(예를 들어, 전기 웨이퍼 정렬(EWS, electrical wafer sort) 프로세스 등)의 종결, 패키징의 종결, 및/또는 최종 테스트(예를 들어, 번인 프로세스 및 기타 품질 검사 프로세스후)의 종결 시에 디바이스 기능을 전기적으로 평가하는 프로세스를 의미하는 것으로 이해될 수 있다. 본원에서는 불합격 반도체 다이 또는 웨이퍼가 합격 반도체 다이 또는 웨이퍼로부터 분리될 수 있고, 그리고/또는 추가 테스트를 위해 플래그가 지정될 수 있는 것에 주목한다. 프로빙된 로트의 웨이퍼(108)를 나타내는 데이터는 프로브 맵의 형태일 수 있거나 프로브 맵을 생성하는 데 사용될 수 있다 .

일부 실시형태에서, 시스템(100)은 통계적 이상치 검출 서브시스템(110)을 포함한다. 전기 테스트 서브시스템(106)은 테스트 데이터(108)를 통계적 이상치 검출 서브시스템(110)에 출력할 수 있다. 통계적 이상치 검출 서브시스템(110)은 이상치 데이터 또는 전기 테스트 빈 데이터(112)를 출력할 수 있으며, 여기서 전기 테스트 빈 데이터(112)는 로트 내의 웨이퍼(104)에 대한 반도체 다이 데이터를 포함한다. 예를 들어, 통계적 이상치 검출 서브시스템(110)은 Z-PAT 방법론을 포함 및/또는 수행하도록 구성될 수 있다. 또 다른 예로서, 통계적 이상치 검출 서브시스템(110)은 다른 PAT 방법론 또는 공지된 기타 통계적 이상치 결정 기술을 포함 및/또는 수행하도록 구성될 수 있다.

도 2는 본 개시내용의 일 이상의 실시형태에 따른 반도체 신뢰성 불량 검출 방법 또는 프로세스(200)를 도시한다. 본원에서는 방법 또는 프로세스(200)의 단계들에 있어서 도 1에 예시하는 시스템(100)에 의해 전체 또는 일부가 구현될 수 있는 것에 주목한다. 그러나, 방법 또는 프로세스(200)의 단계들의 전부 또는 일부를 수행할 수 있다는 점에서, 방법 또는 프로세스(200)는 도 1에 예시한 시스템(100)에 한정되지 않는다는 것도 인식되어야 한다.

단계 202에서, 반도체 디바이스가 반도체 팹 특성화 서브시스템으로부터 수용된다. 일부 실시형태에서, 반도체 팹 특성화 서브시스템은 로트의 웨이퍼(104)를 제조하도록 구성된다. 예를 들어, 반도체 팹 서브시스템(102)은 다수의 제조 프로세스에서 수행되는 다수의(예를 들어, 수십, 수백, 수천) 단계 후에 제조된 1, 2, ... N개의 층을 포함하는 반도체 디바이스를 제조하도록 구성된 하나 이상의 프로세스 툴을 포함할 수 있지만, 이에 제한되지는 않는다.

단계 204에서, 테스트 데이터를 생성하기 위해 전기 테스트 서브시스템에 의해 반도체 디바이스가 테스트된다. 일부 실시형태에서, 전기 테스트 서브시스템(106)은 로트의 웨이퍼(104)를 수용한다. 예를 들어, 전기 테스트 서브시스템(106)은 테스트 데이터(108)를 생성하기 위해 전기 테스트 및/또는 스트레스 테스트를 수행할 수 있다.

단계 206에서, 테스트 데이터는 통계적 이상치 검출 서브시스템으로 전송된다. 일부 실시형태에서, 전기 테스트 서브시스템(106)은 테스트 데이터(108)를 통계적 이상치 검출 서브시스템(110)에 전송한다.

단계 208에서, 테스트 데이터는 전기적 테스트 빈 데이터를 생성하기 위해 통계적 이상치 검출 서브시스템에 의해 처리된다. 일부 실시형태에서, 통계적 이상치 검출 서브시스템(110)은 전기 테스트 서브시스템(106)으로부터 수신된 테스트 데이터(108) 내의 로트의 다른 웨이퍼(104) 상의 공지된 전기 불량 다이에 기초하여 로트의 선택 웨이퍼(104) 상의 추정된 전기 불량 다이의 위치 및/또는 체계적인 확산을 결정할 수 있다.

단계 210에서, 특성화 데이터에 기초하여 재분류된 전기 테스트 빈 데이터가 통계적 이상치 검출 서브시스템을 통해 수신된다 . 일부 실시형태에서, 전기 테스트 빈 데이터(112) 내의 반도체 다이 데이터의 적어도 일부는 본원에서 더 자세히 설명하는 방법 또는 프로세스(500 또는 800)의 하나 이상의 단계를 사용하여 재분류된다. 본원에서는 전기 테스트 빈 데이터(112)의 재분류 및/또는 방법 또는 프로세스(500 또는 800)를 수행하는 동안에 새로 발견된 결함에 기초하여 반도체 디바이스의 제조, 특성화 및/또는 테스트 중, 적어도 하나에 대한 하나 이상의 조정이 결정될 수 있는 것에 주목한다. 예를 들어, 하나 이상의 조정은 반도체 팹 특성화 서브시스템(102) 내의 컴포넌트에 대한 피드백 루프에서 제공되는 제조 프로세스 또는 방법, 특성화 프로세스 또는 방법, 테스트 프로세스 또는 방법 등을 수정할 수 있다. 예를 들어, 제조 프로세스 또는 방법, 특성화 프로세스 또는 방법, 테스트 프로세스 또는 방법 등은 전기 테스트 빈 데이터(112)의 재분류 및/또는 방법 또는 프로세스(500 또는 800)를 수행하는 동안 새로 발견된 결함에 기초하여 (예를 들어, 하나 이상의 제어 신호를 통해) 조정될 수 있다.

도 3a 및 도 3b는 본 개시내용의 일 이상의 실시형태에 따른, 로트의 웨이퍼(108)의 프로브 맵(300)을 개괄적으로 도시한다.

이제 도 3a를 참조하면, 로트 내의 선택 웨이퍼(108)는 양품 다이(302) 및 전기 불량 다이(304)를 포함하며, 전기 불량 다이(304)는 전기 테스트 빈 데이터(112) 내에 프로빙된 문제의 지표를 포함한다. 도 3a에 도시하는 비제한적인 예에서, 프로브 맵(300) 내의 24개 웨이퍼(108) 중 9개(예를 들어, W1, W4, W6, W8, W12, W16, W20, W22, W24)는 각 웨이퍼 상의 동일한 x, y 위치에서의 클러스터링된 전기 불량 다이(304)를 나타낸다.

이제 도 3b를 참조하면, 통계적 이상치 검출 서브시스템(110)에 의해 웨이퍼 로트(108)에 대해 Z-PAT가 수행된다. Z-PAT 동안, 다이(306)는 완전한 잉킹아웃을 위한 임계값(예를 들어, 팹별로 정의되거나 다수의 팹에 대해 결정될 수도 있음)을 포함하는 규칙 세트에 기초하여 공지된 전기 불량 다이(304)와의 x, y 위치의 유사성으로 인해 잠재적으로 전기 불량인 것으로 잉킹아웃될 수 있다. 예를 들어, 임계값은 전기 테스트 서브시스템(106)에 의해 관찰되는 전기 결함 다이(304)의 수에 의존하는 오버킬 한계를 나타낼 수 있다. 임계값이 초과되는 경우, 통계적 이상치 검출 서브시스템(110)은, 잠재적 전기 불량 다이(306)가 공지된 전기 불량 다이(304)와의 연관된 위치 관계에 의해 결함을 포함하는 것으로 간주되기 때문에, 다른 웨이퍼(108) 상의 공지된 전기적 결함 다이(304)와 동일한 x, y 위치에 있는 웨이퍼(108) 상의 잠재적 전기 불량 다이(306)를 잉킹아웃할 수 있다. 예를 들어, 24개의 웨이퍼(108) 중 나머지 15개(예를 들어, W2, W3, W5, W7, W9, W10, W11, W13, W14, W15, W17, W18, W19, W21, W23)는 동일한 x, y 위치에서 잠재적 전기 불량 다이를 포함할 수 있으며 이들은 잉킹아웃될 수 있다. 예를 들어, 전기 테스트 서브시스템(106)은 이들이 잠재적 신뢰성 결함(LRD)이기 때문에 또/또는 테스트 커버리지의 갭으로 인해 이탈(escape)을 충분히 포착하지 못했을 수도 있다.

전술한 Z-PAT 방법론에는 여러 가지 단점이 있다. 예를 들어, 전술한 Z-PAT 방법론은 과도한 수율 손실 또는 오버킬을 초래할 수 있는데, 이는 추정된 불량이 신뢰성 불량이나 고객으로부터의 반품으로 나타나는 경우가 상대적으로 비교적 드물기 때문이지만, 자동차 부문의 위험을 회피하는 반도체 공급업체는 대개 이러한 희생을 감수할 것이다. 또 다른 예로서, 전술한 Z-PAT 방법론은 일반적으로 반도체 제조 엔지니어들이 향후 그러한 것을 방지할 수 있도록(또는 적어도 발생 빈도를 모니터링하기 위한 기준선을 생성할 수 있도록) 고장의 근본적인 원인에 대한 충분한 정보를 제공하지 않으므로, 시스템(100) 및/또는 방법 또는 프로세스(200)에 대한 조정이 사전 예방적이지 않고 사후 대응적인 결과를 초래하게 된다. 따라서 인과적 고장 메커니즘 및/또는 이 고장 메커니즘의 다른 웨이퍼의 전파에 대한 통찰력을 제공할 수 있는 임의의 방법론은 더 나은 의사결정을 가능하게 하여 오버킬을 줄일 수 있다.

본 개시내용의 실시형태는 반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법에 관한 것이다. 본 개시내용의 실시형태는 또한 특성화 데이터(예를 들어, 인라인 결함 검사 데이터 및/또는 계측 데이터)를 사용하여 로트 내의 복수의 웨이퍼 상의 동일한 x, y 위치에서 잠재적인 신뢰성 및/또는 테스트 갭 결함을 나타내는 Z-PAT 결함 시그니처를 식별하는 것에 관한 것이다. 본 개시내용의 실시형태는 또한 통계적 이상치 알고리즘을 사용하여 Z-PAT 결함 시그니처를 식별하는 것에 관한 것이다. 본 개시내용의 실시형태는 또한 Z-PAT 결함 시그니처의 존재를 제조 공장 엔지니어에게 자동으로 통지하는 것에 관한 것이다. 본 개시내용의 실시형태는 또한 공간 시그니처 분석 방법을 사용한 Z-PAT 결함 시그니처의 특성화에 관한 것이다. 본 개시내용의 실시형태는 또한 머신 러닝 방법을 사용한 Z-PAT 결함 시그니처의 특성화에 관한 것이다. 본 개시내용의 실시형태는 또한 주어진 로트 내에서 Z-PAT 결함 시그니처의 존재 또는 비존재의 식별에 관한 것이다. 본 개시내용의 실시형태는 또한 인접한 로트 상의 Z-PAT 결함 시그니처의 식별에 관한 것이다. 본 개시내용의 실시형태는 또한 전기 테스트 기반 Z-PAT에 의해 검출되지 않는 Z-PAT 결함 시그니처의 식별에 관한 것이다. 본 개시내용의 실시형태는 또한 Z-PAT 결함 시그니처를 사용하여 영향을 받는 다이/웨이퍼의 범위를 보다 정밀하게 제한함으로써 오버킬을 감소시키는 것에 관한 것이다. 본 개시내용의 실시형태는 또한 이전에 특성화된 Z-PAT 결함 시그니처로부터의 학습에 기초하여 근본적인 원인을 신속하게 식별하는 것에 관한 것이다. 본 개시내용의 실시형태는 또한 저장된 인라인 결함 데이터를 사용하여 보증 및/또는 리콜 노력을 지시하기 위한 Z-PAT 결함 시그니처의 소급 식별에 관한 것이다.

도 4는 본 개시내용의 일 이상의 실시형태에 따른 반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 시스템(400)을 도시한다. 본원에서는 시스템(400)을 통해, 반도체 제조업체가 초기 수명 신뢰성 불량 또는 테스트 커버리지 갭의 위험이 높은 다이를 보다 정확하게 식별할 수 있고 또/또는 공급업체가 Z-PAT 방법론을 통해 주어진 로트 내의 복수의 웨이퍼 상의 동일한 x, y 위치에서 발생하는 체계적 결함을 포함하는 웨이퍼로부터 다이를 보다 적절하게 처분할 수 있는 점에 주목한다.

일부 실시형태에서, 시스템(400)은 시스템(100)의 하나 이상의 컴포넌트(100)를 포함할 수 있다. 시스템(400)은 반도체 웨이퍼(104)를 제조하고 특성화하도록 구성된 반도체 팹 특성화 서브시스템(102)을 포함할 수 있다. 시스템(400)은 웨이퍼(104)를 수용하고 전기 테스트를 수행하여 테스트 데이터(108)를 생성하도록 구성된 전기 테스트 서브시스템(106)을 포함할 수 있다. 시스템(400)은 테스트 데이터(108)를 수신하고 Z-PAT 방법론을 적용한 다음 이상치 데이터(112)를 출력하도록 구성된 통계적 이상치 검출 서브시스템(110)을 포함할 수 있다.

일부 실시형태에서, 시스템(400)은 결함 감소 서브시스템(402)을 포함한다. 결함 감소 서브시스템(402)은 복수의 반도체 제조 툴에 의해 수행되는 복수의 반도체 제조 프로세스를 통해 하나 이상의 반도체 디바이스(예를 들어, 웨이퍼(104))의 제조 중에(예를 들어, 제조 단계 전에, 단계들 사이에 및/또는 단계 후에) 추출된 특성화 데이터(404)(예를 들어, 인라인 결함 검사 측정 및/또는 계측 측정을 포함하지만 이에 제한되지 않는 특성화 측정치)를 수신하도록 구성될 수 있고, 여기서 특성화 데이터(404)는 로트 내의 웨이퍼(104)에 대한 반도체 다이 데이터를 포함한다.

결함 감소 서브시스템(402)은 특성화 데이터(404)의 서브세트인 필터링된 특성화 데이터(406)(또는 본 개시내용의 목적으로는 필터링된 데이터(406))를 생성하도록 구성될 수 있다. 필터링된 특성화 데이터(406)는 하나 이상의 I-PAT 방법 또는 프로세스를 통해 생성될 수 있다. I-PAT를 위한 시스템 및 방법은 2018년 11월 15일에 공개된 미국 특허 공개 번호 US 2018/0328868 A1에 설명되어 있다. 또한, I-PAT를 위한 시스템 및 방법은 2020년 9월 1일에 발행된 미국 특허 번호 10,761,128과 2020년 11월 23일에 출원된 미국 출원 번호 17/101,856에 설명되어 있으며, 이들 문헌의 전체 내용은 본원에 포함된다. 이와 관련하여, 결함 감소 서브시스템(402)은 본 개시내용의 목적으로는 I-PAT 분석기로 간주될 수도 있다.

일부 실시형태에서, 시스템(400)은 결함 유도 상관 서브시스템(408)을 포함한다. 결함 감소 서브시스템(402)은 필터링된 특성화 데이터(406)를 결함 유도 상관 서브시스템(408)에 출력하도록 구성될 수 있다. 결함 유도 상관 서브시스템(408)은 개선된 전기 다이 빈 데이터(410)(예를 들어, 개선된 반도체 다이 데이터를 가짐)를 이해 관계자(예를 들어, 팹 엔지니어)에 출력하도록 구성될 수 있고/있거나 재분류된 전기 다이 빈 데이터(412)(예를 들어, 재분류된 반도체 다이 데이터를 가짐)를 통계적 이상치 검출 서브시스템(110)에 출력하도록 구성될 수 있다 예를 들어, 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)는 결정론적 및/또는 통계적 임계값 설정 방법 또는 프로세스, 공간 시그니처 분석 방법 또는 프로세스, 고급 딥 러닝 또는 머신 러닝 방법 또는 프로세스 등을 통해 결정될 수 있다. 일반적으로, 머신 러닝 기술은 지도 학습, 비지도 학습, 또는 선형 회귀, 신경망 또는 심층 신경망, 휴리스틱 기반 모델 등과 같은 기타 학습 기반 프로세스를 포함하되 이에 국한되지 않는 당업자에게 공지된 임의의 기술일 수 있다. Z-PAT 결함 시그니처를 포함하는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)의 출력은, 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)의 결정 후에 이해 관계자(예를 들어, 제조 공장 엔지니어) 및/또는 통계적 이상치 검출 서브시스템에 대해 자동으로 수행될 수 있다.

본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 Z-PAT 결함 시그니처를 사용하여 영향을 받는 다이/웨이퍼의 범위를 보다 정밀하게 제한함으로써 오버킬을 감소시킬 수 있는 점에 주목한다. 또한, 본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 주어진 로트 내의 Z-PAT 결함 시그니처의 존재 또는 비존재의 식별에 대응할 수 있는 점에 주목한다. 또한, 본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 인접한 로트 상의 Z-PAT 결함 시그니처의 식별에 대응할 수 있는 점에 주목한다. 또한, 본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 전기 테스트 기반 Z-PAT에 의해 검출되지 않은 Z-PAT 결함 시그니처의 식별에 대응할 수 있는 점에 주목한다. 또한, 본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 이전에 특성화된 Z-PAT 결함 시그니처로부터의 학습에 기초하여 근본적인 원인을 신속하게 식별하기 위한 것일 수 있는 점에 주목한다. 또한, 본원에서는 개선된 전기 다이 빈 데이터(410) 및/또는 재분류된 전기 다이 빈 데이터(412)가 저장된 인라인 결함 데이터를 사용하여 보증 및/또는 리콜 노력을 지시하기 위해 Z-PAT 결함 시그니처를 소급 식별하기 위한 것일 수 있는 점에 주목한다.

본원에서는 결함 유도 상관 서브시스템(408)이 부분적으로 분석된 특성화 데이터(404) 및/또는 필터링된 데이터(406)를 처리할 수 있도록, 특성화 데이터(404)를 필터링하기 위해 특성화 데이터(404)가 팹 전체 결함 관리 서브시스템(414)의 레시피(예를 들어, 팹 수율 관리 서브시스템)를 통해 실행될 수 있는 것(예컨대, 특성화 데이터(404)가 처음으로 결함 감소 서브시스템(402)을 통과할 경우)에 주목한다.

본 개시내용의 실시형태에서는 필터링된 특성화 데이터(406)를 생성하여 결함 유도 상관 서브시스템(408)에 제공하기 전에 반도체 팹 특성화 서브시스템(102)으로부터 특성화 데이터(404)를 추출하고 그것을 결함 감소 서브시스템(402)에서 처리하는 것을 예시하지만, 본원에서는 특성화 데이터(404)가 반도체 팹 특성화 서브시스템(102)으로부터 결함 유도 상관 서브시스템(408)에 직접 원시 데이터로서 제공될 수 있는 점에 주목한다. 이와 관련하여, 결함 감소 서브시스템(402)은 본 개시내용의 목적상 시스템(400)의 필수 컴포넌트로 간주되지 않을 수도 있다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

본 개시내용의 실시형태에서는 결함 유도 상관 서브시스템(408)을 결함 감소 서브시스템(402)과 별개인 것으로 예시하지만, 본원에서는 결함 유도 상관 서브시스템(408)이 결함 감소 서브시스템(402)에 통합될 수 있고 그 반대일 수도 있다는 것에 주목한다. 보다 일반적으로 본 개시내용의 실시형태에서는 서브시스템(102, 106, 110, 402, 408)이 시스템(400) 내에서 개별 또는 독립 서브시스템으로 예시되고 있지만, 본원에서는 서브시스템(102, 106, 110, 402, 408) 중 하나 이상은 결합되거나 통합된 서브시스템일 수 있는 것에 주목한다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

도 5는 본 개시내용의 일 이상의 실시형태에 따른 반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 방법 또는 프로세스(500)를 예시한다. 본원에서는 방법 또는 프로세스(500)의 단계들에 있어서 도 4에 예시하는 시스템(400)에 의해 전체 또는 일부가 구현될 수 있는 것에 주목한다. 그러나, 방법 또는 프로세스(500)의 단계들의 전부 또는 일부를 수행할 수 있다는 점에서, 방법 또는 프로세스(500)는 도 4에 예시한 시스템(400)에 한정되지 않는다는 것도 인식되어야 한다.

단계 502에서, 반도체 팹 특성화 서브시스템으로부터 반도체 디바이스에 대한 특성화 데이터가 수신된다. 일부 실시형태에서, 반도체 팹 특성화 서브시스템(102)은 하나 이상의 웨이퍼(104)의 제조 중에 특성화 측정을 수행하도록 구성된다. 예를 들어, 반도체 팹 특성화 서브시스템(102)은 반도체 디바이스를 특성화하도록 구성된 하나 이상의 인라인 결함 검사 툴 및/또는 계측 툴을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 하나 이상의 출력은 베이스라인 검사(예컨대, 샘플링 기반 검사), 주요 반도체 디바이스층에서의 선별 검사 등을 포함할 수 있지만, 이에 국한되지 않는다. 본 개시내용의 목적상, "특성화(characterization)"는 인라인 결함 검사 또는 인라인 계측 측정을 지칭할 수 있다.

단계 504에서, 특성화 데이터는 결함 감소 서브시스템을 통해 처리되어 필터링된 데이터를 생성한다. 일부 실시형태에서, 결함 감소 서브시스템(402)은 특성화 데이터(404)를 수신하고 필터링된 특성화 데이터(406)를 생성할 수 있다. 결함 감소 서브시스템(402)은 Z-PAT 방법론을 포함 및/또는 수행하도록 구성될 수 있다. 이와 관련하여, 결함 감소 서브시스템(402)은 본 개시내용의 목적으로는 I-PAT 분석기로 간주될 수도 있다.

단계 506에서, 필터링된 데이터 및/또는 특성화 데이터는 결함 유도 상관 서브시스템에 전송된다. 일부 실시형태에서, 필터링된 특성화 데이터(406)는 결함 감소 서브시스템(402)으로부터 결함 유도 상관 서브시스템(408)에 전송되고, 또/또는 특성화 데이터(404)는 반도체 팹 특성화 서브시스템(102)으로부터 결함 유도 상관 서브시스템(408)에 전송된다. 본원에서는 필터링된 특성화 데이터(406)가 결함 유도 상관 서브시스템(408)에 의해 사용되지 않도록 특성화 데이터(404)가 결함 유도 상관 서브시스템(408)에 직접 전송되는 경우에 단계 504가 선택적일 수 있는 것에 주목한다.

단계 508에서, 전기 테스트 빈 데이터가 결함 유도 상관 서브시스템에 의해 수신된다. 일부 실시형태에서, 전기 테스트 빈 데이터(112)는 시스템(100)의 하나 이상의 컴포넌트에 의해 방법 또는 프로세스(200)의 하나 이상의 단계를 통해 생성된다.

단계 510에서, 결함 유도 상관 서브시스템을 통해 전기 테스트 빈 데이터와 필터링된 데이터 또는 특성화 데이터 사이의 통계적 상관관계가 결정된다. 일부 실시형태에서, 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)는 결함 유도 상관 서브시스템(408)에 의해 전기 테스트 빈 데이터(112) 상에 오버레이된다. 예를 들어, 필터링된 특성화 데이터(406)는 연구 중인 특정 Z-PAT 체계적 고장 메커니즘(예를 들어 전기 테스트 빈 데이터(112)에서)과의 연관성에 기초하여 결함 감소 서브시스템(402)에 의해 결정될 수 있다. 또 다른 예로서, 모든 특성화 데이터(404)는 전기 테스트 빈 데이터(112) 상에 오버레이될 수 있다.

단계 512에서, 결함 유도 상관 서브시스템을 통해 통계적 상관관계에 기초하여 결함 데이터 시그니처가 반도체 디바이스 상에서 특정된다. 일부 실시형태에서, 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)를 전기적 테스트 빈 데이터(112) 상에 오버레이한 후에 통계적 상관관계가 발견되면, 시스템(400)(예를 들어, 결함 유도 상관 서브시스템(408), 또는 시스템(400)의 다른 컴포넌트)는 로트의 웨이퍼(104)가 연구되기 전후에 처리된 로트의 웨이퍼(104)에서 유사한 결함/계측 시그니처를 찾는다.

단계 514에서, 전기 테스트 빈 데이터 내의 적어도 일부의 반도체 다이 데이터는 결함 유도 상관 서브시스템을 통해 결함 데이터 시그니처에 기초하여 재분류된다. 일부 실시형태에서, 결과 및 적용된 처분 로직에 따라, 시스템(400)(예를 들어, 결함 유도 상관 서브시스템(408) 또는 시스템(400)의 다른 컴포넌트)은 고려 중인 다이(302/304/306)와 연관된 빈을 재분류한다. 예를 들어, 빈은 통계적 이상치 검출 서브시스템(110)에 의해 전기 불량 다이(304)에서 발견된 불량을 포함하는 것으로 확인될 수 있다. 또 다른 예로서, 통계적 이상치 검출 서브시스템(110)에 의해 공지된 전기 불량 다이(304) 또는 잠재적 전기 불량 다이(306)에서 발견된 불량이 양품 다이(302)임을 나타내기 위해 빈이 변경될 수도 있다. 또 다른 예로서, 양품 다이(302)가 불량을 포함할 수 있거나 포함하고 있으므로 잠재적 전기 불량 다이(306) 또는 공지된 전기 불량 다이(304)로 간주되어야 함을 나타내기 위해 빈이 변경될 수도 있다.

단계 516에서, 재분류된 전기 테스트 빈 데이터가 결함 유도 상관 서브시스템을 통해 전송된다. 일부 실시형태에서, 개선된 전기 테스트 빈 데이터(410)는 결함 유도 상관 서브시스템(408)에 의해 관계자(예를 들어, 팹 엔지니어)에 전송되거나 달리 제공된다. 예를 들어, 개선된 전기 테스트 빈 데이터(410)는 공지된 전기 불량 다이(304)와 동일한 x, y 위치를 갖는 다이(예를 들어, 양품으로 간주되는 다이(302) 및/또는 잠재적 전기 불량 다이(306))를 잉킹아웃할지 여부에 대한 권장사항(recommendation)을 포함할 수 있다. 예를 들어, 권장사항은 완전한 잉킹아웃에 대한 임계값을 포함하는 규칙 세트(예를 들어, 팹별로 정의될 수 있거나 다수의 팹에 대해 결정될 수 있음)를 기반으로 이루어질 수 있다.

단계 518에서, 새로운 결함 데이터 시그니처가 결함 유도 상관 서브시스템을 통해 전송된다. 일부 실시형태에서, 새로운 결함 데이터 시그니처는 재분류된 전기 다이 빈 데이터(412)의 일부로서 결함 유도 상관 서브시스템(408)에 의해 통계적 이상치 검출 서브시스템(110)에 전송되거나 달리 제공될 수 있다. 예를 들어, 통계적 이상치 검출 서브시스템(110)은 결과적인 전기 테스트 빈 데이터(112)를 조정하기 위해 후속 웨이퍼 로트(104)를 처리할 때 새로운 결함 데이터 시그니처를 사용할 수 있다. 또 다른 예로서, 통계적 이상치 검출 서브시스템(110)은 반도체 팹 특성화 서브시스템(102)의 컴포넌트 또는 방법 또는 프로세스의 조정을 위해 반도체 팹 특성화 서브시스템(102)에 새로운 결함 데이터 시그니처를 출력할 수 있다. 본원에서는 반도체 팹 특성화 서브시스템(102)이 통계적 이상치 검출 서브시스템(110) 대신에 또는 통계적 이상치 검출 서브시스템(110)과 함께 새로운 결함 데이터 시그니처를 직접 수신할 수 있는 점에 주목한다.

단계 520에서, 통계적 상관관계의 표현이 디스플레이된다. 일부 실시형태에서, 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)를 전기 테스트 빈 데이터(112) 상에 오버레이한 것이 그래픽 사용자 인터페이스 상에 제시된다. 예를 들어, 표현은 데이터 오버레이 및 대응하는 메트릭의 정량적 표현(예컨대, 데이터 목록, 표 등) 또는 정성적 표현(예컨대, 그래프, 차트, 이미지, 비디오 등)일 수 있다. 이 표현은 방법 또는 프로세스(200 및/또는 500)에 의해 수행되는 다양한 단계에 대해 개선을 위한 권장사항을 수반할 수 있다.

도 6a 및 도 6b는 본 개시내용의 일 이상의 실시형태에 따른, 로트의 웨이퍼(108)의 프로브 맵(300)이다. 도 6a 및 도 6b에서, 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)는 특정 고장 메커니즘에 대한 결함 데이터(600)로서 프로브 맵(300) 상에 오버레이된다. 전기 테스트 불량 다이(304)(예를 들어, W1, W4, W6, W8, W12, W16, W20, W22, W24)를 갖는 웨이퍼(108) 및 로트 내의 나머지 웨이퍼(108) 둘 다에 대한 특성화 데이터(404)와 전기 테스트 빈 데이터(112) 사이에서 통계적 상관이 수행된다.

이제 도 6a를 참조하면, 결함 유도 상관 서브시스템(408)은 전기 테스트 빈 데이터(112) 상의 결함 데이터(600)의 오버레이에 기초하여, 특정 고장 메커니즘에 대한 하나 이상의 결함이 영향을 받은 웨이퍼(108)(예를 들어, W1, W4, W6, W8, W12, W16, W20, W22, W24)의 불량의 근본 원인이라고 결정한다. 이 비제한적인 예에서, 결함 유도 상관 서브시스템(408)은 다른 웨이퍼(108) 상의 다이(302)를 잉킹아웃할 필요가 없도록, 오버레이에 기초하여 전기 테스트 서브시스템(106)이 이탈을 충분히 포착한 것을 결정한다.

이제 도 6b를 참조하면, 결함 유도 상관 서브시스템(408)은 전기 테스트 빈 데이터(112) 상의 결함 데이터(600)의 오버레이에 기초하여, 특정 고장 메커니즘에 대한 하나 이상의 결함이 영향을 받은 웨이퍼(108)(예를 들어, W1, W4, W6, W8, W12, W16, W20, W22, W24)의 불량의 근본 원인이라고 결정한다. 이 비제한적인 예에서, 결함 유도 상관 서브시스템(408)은 오버레이에 기초하여 전기 테스트 서브시스템(106)이 이탈을 충분히 포착하지 못한 것과, 다른 웨이퍼(108) 상의 다이(302)를 잉킹아웃할 필요가 있음을 결정한다. 예를 들어, 전기 테스트 서브시스템(106)은 이들이 잠재적 신뢰성 결함(LRD)이기 때문에 또/또는 테스트 커버리지의 갭으로 인해 이탈을 충분히 포착하지 못했을 수도 있다.

본원에서는 전술한 예가 결함 유도 상관 서브시스템(408)에 의한 가능한 결정의 경계를 나타내는 2개의 비제한적인 예인 것에 주목한다. 예를 들어, 결함 유도 상관 서브시스템(408)은, 웨이퍼(108)가 대응하는 전기 테스트 빈 데이터(112)를 포함하지 않더라도, 웨이퍼(108) 중 단지 소수가 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)별로 이탈 또는 결함을 포함하는 것을 결정할 수 있다. 그러나, 본원에서는, 시스템(400) 및 방법 또는 프로세스(500)가 보수적으로 적용되는 경우, 이탈 수에 관계 없이 로트의 웨이퍼(108)에 걸쳐 특정 고장 메커니즘에 대해 동일한 x, y 위치를 갖는 다이(302)의 전체 세트를 잉킹하는 경향이 있을 수 있는 것에 주목한다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

본 개시내용의 실시형태에서는 결함 데이터(600)가, 프로브 맵(300) 상에 오버레이된 특정 고장 메커니즘에 대한 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)만을 포함하는 것으로 예시하지만, 본원에서는 오버레이가 특정 고장 메커니즘에 제한되지 않는 것과, 임의의 추가(또는 모든 추가) 필터링된 특성화 데이터(406) 및/또는 특성화 데이터(404)가 프로브 맵(300) 상에 오버레이될 수 있는 것에 주목한다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

본 개시내용의 실시형태에서는 전기 테스트 빈 데이터(112) 상의 결함 데이터(600)의 오버레이를 예시하지만, 본원에서는 시스템(400)이 전기 테스트 빈 데이터(112)의 존재와 무관하게 웨이퍼(104)에 걸쳐 결함성이 검출되지 않은 반복적인 공간 시그니처의 식별을 적극적으로 추구하도록 구성될 수 있는 것에 주목한다. 예를 들어, 이것은 결함 유도 상관 서브시스템(408), 결함 감소 서브시스템(402), 또는 시스템(400)에 포함되거나 시스템(400)과 연관된 수율 관리 시스템에 의해 또는 이들 내부에서 수행될 수 있다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

이와 관련하여, 시스템(400) 및 방법 또는 프로세스(500)는 잠재적인 수율 손실 또는 오버킬을 감소시키도록 구성될 수 있는데, 추정된 근본적인 신뢰성 문제의 일부가 아닌 양품 다이가 더 적게 잉킹아웃되므로 잠재적으로 반도체 공급업체에 추가 수익을 가져다 줄 수 있다.

또한, 시스템(400) 및 방법 또는 프로세스(500)는 고장 메커니즘(여러 웨이퍼의 동일한 위치에서의 고장)의 근본적인 원인에 대한 정보를 제공하도록 구성되어, 품질 엔지니어 및/또는 반도체 제조 시설에 귀중한 피드백을 제공함으로써 향후 웨이퍼 처리시 근본 원인의 제거를 추진할 수 있다.

또한, 시스템(400) 및 방법 또는 프로세스(500)는 동일한 근본 원인에 의해 잠재적으로 영향을 받을 수 있는 다른 웨이퍼(예를 들어, 고려 중인 로트 외부의 다른 웨이퍼)를 식별하는 것을 포함하여 인접한 로트 상의 Z-PAT 시그니처를 식별하도록 구성될 수 있므므로. 전통적인 Z-PAT 잉크오프에 의해 식별되지 않는 로트 상의 이탈을 줄여 품질을 개선할 수 있다. 예를 들어, 인접한 로트 상의 Z-PAT 시그니처를 식별하면 전기 테스트 빈 데이터(112)로는 이용할 수 없는 결함 데이터를 통해 세분성(granularity)을 제공함으로써 문제가 점진적으로 성장/전파되는 초기 단계에서 문제를 포착할 수 있다.

또한, 시스템(400) 및 방법 또는 프로세스(500)는 웨이퍼 프로브 및/또는 최종 테스트에 의해 완전히 검출되지 않는 다른 Z-PAT 시그니처를 사전에 식별하도록 구성될 수 있다.

도 7a 및 도 7b는 본 개시내용의 일 이상의 실시형태에 따른, 시스템(700)의 블록도를 도시한다. 본원에서는 본 개시내용의 전반에서 설명한 바와 같이, 시스템(700)이 반도체 디바이스 및/또는 반도체 디바이스 상의 컴포넌트(예컨대, 반도체 다이)를 제조 및/또는 분석하기 위한 처리 단계를 수행하도록 구성될 수 있는 것에 주목한다. 또한, 본원에서는 본 개시내용의 전반에서 설명한 바와 같이 시스템(700)이 시스템(100) 및/또는 시스템(400)의 전부 또는 일부를 포함할 수 있는 것에 주목한다.

일부 실시형태에서, 시스템(700)은 반도체 팹 특성화 서브시스템(102) 및 전기 테스트 서브시스템(106)을 포함한다.

일부 실시형태에서, 반도체 팹 특성화 서브시스템(102)은 특성화 데이터(404) 내의 (또는 특성화 데이터로서) 특성화 측정치를 출력하도록 구성된 하나 이상의 특성화 툴을 포함한다. 예를 들어, 특성화 측정은 베이스라인 검사(예컨대, 샘플링 기반 검사), 주요 반도체 디바이스층에서의 선별 검사 등을 포함할 수 있지만, 이에 제한되지는 않는다. 본 개시내용의 목적상, "특성화 측정"은 인라인 결함 검사 또는 인라인 계측 측정을 지칭할 수 있다.

일 비제한적인 예에서, 반도체 팹 특성화 서브시스템(102)은 샘플(104)의 하나 이상의 층에서 결함을 검출하기 위한 적어도 하나의 검사 툴(702)(예컨대, 인라인 샘플 분석 툴)을 포함할 수 있다. 반도체 팹 특성화 서브시스템(102)은 일반적으로 임의의 수 또는 유형의 검사 툴(702)을 포함할 수 있다. 예를 들어, 검사 툴(702)은 레이저 소스, 램프 소스, X-선 소스, 또는 광대역 플라즈마 소스와 같은 임의의 소스로부터의 광을 사용한 샘플(704)의 문진(interrogation)에 기초하여 결함을 검출하도록 구성된 광학 검사 툴을 포함할 수 있지만, 이에 제한되지는 않는다. 다른 예로서, 검사 툴(702)은 전자 빔, 이온 빔, 또는 중성 입자 빔과 같은 하나 이상의 입자 빔을 사용한 샘플(704)의 문진에 기초하여 결함을 검출하도록 구성된 입자 빔 검사 툴을 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 검사 툴(702)은 투과 전자 현미경(TEM) 또는 주사 전자 현미경(SEM)을 포함할 수 있다. 본 개시내용의 목적상 본원에서는 적어도 하나의 검사 툴(702)이 단일 검사 툴(702)일 수도 또는 검사 툴(702)의 그룹을 나타낼 수도 있는 것에 주목한다.

본원에서는, 샘플(704)이 복수의 반도체 웨이퍼 중의 반도체 웨이퍼일 수 있는 것에 주목하며, 복수의 반도체 웨이퍼의 각 반도체 웨이퍼는 다수의 반도체 제조 프로세스에 의해 수행된 다수(예를 들어, 수십, 수백, 수천)의 단계 후에 제조된 복수(예를 들어, 1, 2, ... N개)의 층을 포함하고, 복수의 층의 각 층은 복수의 반도체 다이를 포함하며, 복수의 반도체 다이의 각 반도체 다이는 복수의 블록을 포함하는 것에 주목한다. 또한, 본원에서는 본원에서는 샘플(704)이 첨단 다이 패키지 또는 3D 다이 패키지 내부의 기판 상에 베어 다이의 2.5D 횡방향 조합으로 배열된 복수의 반도체 다이로부터 형성된 반도체 다이 패키지일 수 있는 것에 주목한다.

본 개시내용의 목적상, "결함"이라는 용어는 인라인 검사 툴에 의해 발견된 물리적 결함, 계측 측정 이상치, 또는 이상이라고 간주되는 반도체 디바이스의 기타 물리적 특성을 지칭할 수 있다. 결함은 제조된 층 또는 제조된 층의 패턴이, 물리적, 화학적, 또는 광학적 특성을 포함하되 이에 국한되지 않는 설계 특성으로부터 벗어난 것으로 간주될 수 있다. 또한 결함은 제조된 반도체 다이 패키지 내의 컴포넌트들의 정렬 또는 결합의 임의의 편차로 간주될 수 있다. 또한, 결함은 반도체 다이 또는 그 피처에 대해 임의의 사이즈를 가질 수 있다. 이러한 방식으로, 결함은 (예를 들어, 하나 이상의 패터닝된 피처의 스케일로) 반도체 다이보다 작을 수도 있고, (예를 들어, 웨이퍼 스케일 스크래치 또는 패턴의 일부로서) 반도체 다이보다 클 수도 있다. 예를 들어, 결함은 패터닝 전후에 샘플층의 두께 또는 조성의 편차를 포함할 수도 있다. 다른 예로, 결함은 패턴닝된 피처의 사이즈, 형상, 배향, 또는 위치의 편차를 포함할 수도 있다. 다른 예로서, 결함은 인접한 구조들 사이의 브리지(또는 그 결여), 피트, 또는 홀과 같은 리소그래피 및/또는 에칭 단계와 연관된 결함을 포함할 수도 있지만 이에 국한되지는 않는다. 다른 예로서, 결함은 스크래치 또는 칩과 같은 샘플(704)의 손상된 부분을 포함할 수 있지만, 이에 국한되지는 않는다. 예를 들어, 결함의 심각성(예를 들어, 스크래치의 길이, 피트의 깊이, 결함의 측정된 크기 또는 극성 등)이 중요하여 고려될 수 있다. 다른 예로서, 결함은 샘플(704)에 도입된 외래 입자를 포함할 수 있다. 다른 예로서, 결함은 샘플(704) 상의 오정렬 및/또는 접합불량의 패키지 컴포넌트일 수도 있다. 따라서, 본 개시내용에서 결함의 예들은 단지 예시적인 목적으로만 제공되며, 제한적인 것으로 해석되어서는 안 된다는 것을 이해해야 한다.

다른 비제한적인 예에서, 반도체 팹 특성화 서브시스템(202)은 샘플(704)이나 그것의 하나 이상의 층의 하나 이상의 특성을 측정하기 위한 적어도 하나의 계측 툴(706)(예컨대, 인라인 샘플 분석 툴)을 포함할 수 있다. 예를 들어, 계측 툴(706)은 층 두께, 층 조성, 임계 치수(CD), 오버레이, 또는 리소그래피 처리 파라미터(예컨대, 리소그래피 단계 동안의 조명의 강도 또는 선량)와 같은 특성을 특성화할 수 있지만 이에 국한되지는 않는다. 이와 관련하여, 계측 툴(706)은 결과로서 제조된 디바이스에서 신뢰성 문제를 야기할 수 있는 제조 결함의 확률과 관련될 수 있는, 샘플(704)의 제조, 샘플(704)의 하나 이상의 층, 또는 샘플(704)의 하나 이상의 반도체 다이에 대한 정보를 제공할 수 있다. 본원에서는 본 개시내용의 목적상 적어도 하나의 계측 툴(706)이 단일 계측 툴(706)일 수도 또는 계측 툴(706)의 그룹을 나타낼 수도 있는 것에 주목한다.

일부 실시형태에서, 반도체 팹 특성화 서브시스템(102)은 적어도 하나의 반도체 제조 툴 또는 프로세스 툴(708)을 포함한다. 본원에서는 샘플(704)의 제조 동안 샘플(704)이 하나 이상의 검사 툴(702), 하나 이상의 계측 툴(706), 및 하나 이상의 프로세스 툴(708) 사이에서 이동될 수 있는 점에 주목한다. 예를 들어, 프로세스 툴(708)은 에칭기, 스캐너, 스테퍼, 클리너 등을 포함하되 이에 국한되지 않는 당업자에 공지된 임의의 툴을 포함할 수 있다. 예를 들어, 제조 프로세스는 샘플(예컨대, 반도체 웨이퍼 등)의 표면 전체에 분산된 다수의 다이를 제조하는 것을 포함할 수 있는데, 각 다이는 디바이스 컴포넌트를 형성하는 다수의 패터닝된 재료층을 포함한다. 각 패터닝된 층은 재료 퇴적, 리소그래피, 관심 패턴을 생성하기 위한 에칭, 및/또는 하나 이상의 노출 단계(예를 들어, 스캐너, 스텝퍼 등에 의해 수행됨)를 포함하는 일련의 단계들을 통해 프로세스 툴(708)에 의해 형성될 수 있다. 다른 예로서, 프로세스 툴(708)은 반도체 다이를 2.5D 및/또는 3D 반도체 다이 패키지로 패키징 및/또는 결합하도록 구성된 당업자에 공지된 임의의 툴을 포함할 수 있다. 예를 들어, 제조 프로세스는 반도체 다이 상에 전기 컴포넌트를 그리고/또는 반도체 다이들을 정렬하는 것을 포함할 수 있지만, 이에 국한되지는 않는다. 또한, 제조 프로세스는 하이브리드 본딩(예컨대 다이-대-다이, 다이-대-웨이퍼, 웨이퍼-대-웨이퍼 등)을 통해 반도체 다이들을 및/또는 반도체 다이 상에 전기 컴포넌트를 솔더, 접착제, 패스너 등을 통해 결합하는 것을 포함할 수 있지만 이에 국한되지는 않는다. 본원에서는 본 개시내용의 목적상 적어도 하나의 프로세스 툴(708)이 단일 프로세스 툴(708)일 수도 또는 프로세스 툴(708)의 그룹을 나타낼 수도 있는 것에 주목한다. 본원에서는 본 개시내용의 목적상 "제조 프로세스" 및 "제작 프로세스"라는 용어는 "제조 라인" 및 "제작 라인" 등과 같은 용어의 각각의 변형과 함께 동등한 것으로 간주될 수 있는 것에 주목한다.

일부 실시형태에서, 시스템(700)은 제조된 디바이스의 하나 이상의 부분의 기능성을 테스트하기 위한 전기 테스트 서브시스템(106)을 포함한다. 예를 들어, 전기 테스트 서브시스템(106)은 테스트 데이터(108)를 생성하도록 구성될 수 있다. 본원에서는 샘플(704)의 제조 완료 후 샘플(704)이 반도체 팹 특성화 서브시스템(102)으로부터 전기 테스트 서브시스템(106)으로 이동될 수 있다는 점에 주목한다.

비제한적인 일 실시형태에서, 전기 테스트 서브시스템(106)은 웨이퍼 레벨에서 예비 프로빙을 완료하기 위한 임의의 수 또는 유형의 전기 테스트 툴(710)을 포함할 수 있다. 예를 들어, 예비 프로빙은 웨이퍼 레벨에서 강제적으로 고장을 일으키도록 설계되지 않을 수 있다.

또 다른 비제한적인 예에서, 전기 테스트 서브시스템(106)은 제조 사이클의 임의의 시점에서 제조된 디바이스의 하나 이상의 부분의 특성을 테스트, 검사, 또는 달리 특성화하기 위한 임의의 수 또는 유형의 스트레스 테스트 툴(712)을 포함할 수 있다. 예를 들어, 스트레스 테스트 툴(712)은 샘플(704)을 가열하는 것(예컨대, 오븐 또는 다른 열원), 샘플(704)을 냉각하는 것(예컨대, 냉동고 또는 다른 냉원), 샘플(704)을 잘못된 전압에서 작동하는 것(예컨대, 전원) 등을 수행하도록 구성된 번인(burn-in)전 전기 웨이퍼 정렬 및 최종 테스트(예컨대, e-테스트) 또는 번인후 전기 테스트를 포함할 수 있지만, 이에 제한되지는 않는다.

일부 실시형태에서, 결함은 반도체 다이 및/또는 반도체 다이 패키지 내의 관심 층에 대해 하나 이상의 프로세스 툴(708)에 의해 수행되는 하나 이상의 처리 단계(예를 들어, 리소그래피, 에칭, 정렬, 접합 등) 전후에 반도체 팹 특성화 서브시스템(102)(예를 들어, 검사 툴(702), 계측 툴(706) 등), 전기 테스트 툴 서브시스템(106)(예를 들어, 전기 테스트 툴(710) 및/또는 스트레스 테스트 툴(712) 등 포함)의 임의의 조합을 사용하여 식별된다. 이와 관련하여, 제조 프로세스의 다양한 단계에서의 결함 검출은 인라인 결함 검출로 지칭될 수 있다.

일부 실시형태에서, 시스템(700)은 컨트롤러(714)를 포함한다. 또한, 컨트롤러(714)는 반도체 팹 특성화 서브시스템(102)(예를 들어, 검사 툴(702) 또는 계측 툴(706)을 포함함), 전기 테스트 툴(106)(예컨대, 전기 테스트 툴(710) 또는 스트레스 테스트 툴(712)을 포함함) 등을 포함하되 이에 제한되지 않는 시스템(700)의 임의의 컴포넌트와 통신 가능하게 결합될 수 있다. 본원에서는 본 개시내용의 목적상 도 7a에 도시한 실시형태 및 도 7b에 도시한 실시형태가 동일한 시스템(700)의 일부 또는 상이한 시스템(700)의 일부로 간주될 수 있는 것에 주목한다. 또한, 본원에서는 도 7a 도시한 시스템(700) 내의 컴포넌트들 및 도 7b에 도시한 시스템(700) 내의 컴포넌트들이 직접 통신하거나 컨트롤러(714)를 통해 통신할 수 있는 것에 주목한다.

컨트롤러(714)는 메모리(718)(예컨대, 메모리 매체, 메모리 디바이스 등)에 유지되는 프로그램 명령어를 실행하도록 구성된 하나 이상의 프로세서(716)를 포함할 수 있다. 컨트롤러(714)는 (예를 들어, 본 개시내용 전반에 걸쳐 설명한 바와 같이) 방법 또는 프로세스(200), 방법 또는 프로세스(500), 및/또는 방법 또는 프로세스(800)의 단계 중 하나 또는 모두를 수행하도록 구성될 수 있다. 이와 관련하여, 서브시스템(110, 402, 및/또는 408)은 컨트롤러(714)에 저장될 수 있고/되거나 컨트롤러(714)에 의해 수행되도록 구성될 수 있다. 그러나 본원에서는 서브시스템(110, 402, 및/또는 408)이 컨트롤러(714)와 별개일 수 있고 컨트롤러(714)와 통신하도록(예를 들어, 직접적으로 또는 컨트롤러(714)에 통신 가능하게 결합된 서버 또는 컨트롤러를 통해) 구성될 수 있다는 점에 주목하며, 여기서 서버 또는 컨트롤러는 프로세서, 메모리, 그리고 본 개시내용 전반에 걸쳐 설명한 통신 가능하게 결합되는 기타 컴포넌트를 포함할 수 있다.

하나 이상의 프로세서(716)는 당업계에 알려진 임의의 프로세서 또는 프로세싱 엘리먼트를 포함할 수 있다. 본 개시내용의 목적상, "프로세서" 또는 "프로세싱 엘리먼트"라는 용어는 하나 이상의 프로세싱 또는 로직 엘리먼트(예를 들어, 하나 이상의 그래픽 프로세싱 유닛(GPU), 마이크로 프로세싱 유닛(MPU), 시스템-온-칩(SoC), 하나 이상의 주문형 반도체(ASIC) 디바이스, 하나 이상의 필드 프로그래머블 게이트 어레이(FPGA), 또는 하나 이상의 디지털 신호 프로세서(DSP))를 갖는 임의의 디바이스를 포함하도록 광범위하게 정의될 수 있다. 이러한 의미에서, 하나 이상의 프로세서(716)는 알고리즘 및/또는 명령어(예컨대, 메모리에 저장된 프로그램 명령어)를 실행하도록 구성된 임의의 디바이스를 포함할 수 있다. 일 실시형태에서, 하나 이상의 프로세서(716)는 데스크톱 컴퓨터, 메인프레임 컴퓨터 시스템, 워크스테이션, 이미지 컴퓨터, 병렬 프로세서, 네트워크 컴퓨터, 또는 본 개시내용의 전반에서 설명한 시스템(100, 400, 및/또는 700)의 컴포넌트와 함께 작동하거나 작동하도록 구성된 프로그램을 실행하도록 구성된 임의의 다른 컴퓨터 시스템으로 구현될 수 있다.

메모리(718)는 연관된 제각각의 하나 이상의 프로세서(716)에 의해 실행 가능한 프로그램 명령어를 저장하기에 적합한 당업계에 알려진 임의의 저장 매체를 포함할 수 있다. 예를 들어, 메모리(718)는 비일시적 메모리 매체를 포함할 수 있다. 또 다른 예로, 메모리(718)는 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 또는 광학 메모리 디바이스(예를 들어, 디스크), 자기 테이프, 솔리드 스테이트 드라이브 등을 포함할 수 있지만, 이에 제한되지는 않는다. 또한, 메모리(718)는 하나 이상의 프로세서(716)와 함께 공통 컨트롤러 하우징에 내장될 수 있는 것도 알아야 한다. 일 실시형태에서, 메모리(718)는 제각각의 하나 이상의 프로세서(716)의 물리적 장소에 대해 원격으로 위치할 수도 있다. 예를 들어, 제각각의 하나 이상의 프로세서(716)는 네트워크(예컨대, 인터넷, 인트라넷 등)를 통해 액세스 가능한 원격 메모리(예컨대, 서버)에 액세스할 수 있다.

다른 실시형태에서, 시스템(700)은 컨트롤러(714)에 결합된(예를 들어, 물리적으로 결합된, 전기적으로 결합된, 통신적으로 결합된, 또는 이와 유사한) 사용자 인터페이스(720)를 포함한다. 예를 들어, 사용자 인터페이스(720)는 컨트롤러(714)에 결합된 별도의 디바이스일 수도 있다. 다른 예로서, 사용자 인터페이스(720)와 컨트롤러(714)는 공통 또는 공유 하우징에 내장될 수도 있다. 그러나, 본원에서는 컨트롤러(714)가 사용자 인터페이스(720)를 포함하거나, 필요로 하거나, 또는 사용자 인터페이스(718)에 결합되지 않을 수도 있는 것에 주목한다.

사용자 인터페이스(720)는 하나 이상의 데스크톱, 랩톱, 태블릿 등을 포함할 수 있지만, 이에 제한되지는 않는다. 사용자 인터페이스(718)는 시스템(100, 400, 및/또는 700)의 데이터를 사용자에게 표시하는 데 사용되는 디스플레이를 포함할 수 있다. 사용자 인터페이스(720)의 디스플레이는 당업자에게 알려진 임의의 디스플레이를 포함할 수 있다. 예를 들어, 디스플레이는 액정 디스플레이(LCD), 유기 발광 다이오드(OLED) 기반 디스플레이, 또는 CRT 디스플레이를 포함할 수 있지만, 이에 국한되지는 않는다. 당업자는 사용자 인터페이스(720)와 통합될 수 있는 임의의 디스플레이 디바이스가 본 개시내용의 구현에 적합하다는 것을 인식해야 한다. 또 다른 실시형태에서, 사용자는 사용자 인터페이스(720)의 사용자 입력 디바이스를 통해 사용자에게 표시되는 데이터에 응답하여 선택 및/또는 지시를 입력할 수 있다.

본원에서는 시스템(100, 400, 700) 중 하나 이상이 전자 칩 식별(ID) 태그, 마커, 지정자 등과 함께 동작하도록 구성될 수 있다는 점에 주목한다. 예를 들어, 전자 칩 ID는 웨이퍼 기반 빈 데이터, 특성화 데이터(예를 들어, 인라인 결함 검사 데이터 및/또는 계측 데이터), 패키지 테스트 데이터 등의 상관을 용이하게 하기 위해 할당될 수 있다.

도 8은 본 개시내용의 일 이상의 실시형태에 따른, 반도체 디바이스를 제조, 특성화, 및/또는 테스트하기 위한 단계들을 예시하는 방법 또는 프로세스(800)를 도시한다. 본원에서는 방법 또는 프로세스(800)의 단계들이 도 7a 및 도 7b에 예시한 시스템(700)에 의해 전체 또는 일부가 구현될 수 있는 것에 주목한다. 그러나, 추가 또는 대안의 시스템 레벨 실시형태들이 방법 또는 프로세스(800)의 단계들의 전부 또는 일부를 수행할 수 있다는 점에서, 방법 또는 프로세스(800)는 도 7a 및 도 7b에 예시한 시스템(700)에 제한되지 않는 것도 인식되어야 한다.

단계 802에서, 반도체 디바이스가 제조된다. 일부 실시형태에서, 반도체 디바이스(예를 들어, 웨이퍼(104))는 복수의 반도체 제조 프로세스를 통해 제조된다. 예를 들어, 반도체 팹 서브시스템(102)은 다수의 제조 프로세스에서 수행되는 다수의(예를 들어, 수십, 수백, 수천) 단계 후에 제조된 1, 2, ... N개의 층을 포함하는 반도체 디바이스를 제조하도록 구성된 하나 이상의 프로세스 툴(708)을 포함할 수 있지만, 이에 제한되지는 않는다.

단계 804에서, 반도체 디바이스의 제조 중에 특성화 측성치가 획득된다. 일부 실시형태에서, 특성화 측정치는 반도체 팹 특성화 서브시스템(102)에 의해 획득된다. 예를 들어, 특성화 측정은 복수의 프로세스 툴(708)에 의해 수행되는 복수의 반도체 제조 프로세스를 통해 하나 이상의 반도체 디바이스(예를 들어, 웨이퍼(104))의 제조 중에(예를 들어, 제조 단계 전, 단계 사이 및/또는 단계 후) 복수의 특성화 툴(예를 들어, 검사 툴(702) 및/또는 계측 툴(706))에 의해 수행될 수 있다.

단계 806에서, 반도체 디바이스가 전기 테스트 서브시스템에 제공된다. 일부 실시형태에서, 전기 테스트 서브시스템(106)은 로트의 웨이퍼(104)를 수용한다. 예를 들어, 전기 테스트 서브시스템(106)은 테스트 데이터(108)를 생성하기 위해 전기 테스트 및/또는 스트레스 테스트를 수행할 수 있다.

단계 808에서, 특성화 측정치가 결함 감소 서브시스템 또는 결함 유도 상관 서브시스템에 전송된다. 일부 실시형태에서, 시스템(700)은 방법 또는 프로세스(500)의 하나 이상의 단계를 통해 특성화 데이터(404) 및/또는 필터링된 특성화 데이터(406)를 전기 테스트 빈 데이터(112) 상에 오버레이하도록 구성된다. 예를 들어, 결함 감소 서브시스템(402)은, 특성화 데이터(404)를 수신하고, (예를 들어, 시스템(400)의 하나 이상의 컴포넌트에 의해 수행되는) 방법 또는 프로세스(500)의 하나 이상의 단계를 통해 필터링된 특성화 데이터(406)를 생성하도록 구성될 수 있다. 또 다른 예로, 결함 감소 서브시스템(408)은 특성화 데이터(404) 및 필터링된 특성화 데이터(406)를 수신하도록 구성될 수 있다. 결함 유도 상관 서브시스템(408)은 특성화 데이터(404) 및/또는 필터링된 특성화 데이터(406)를 전기 테스트 빈 데이터(112) 상에 오버레이하도록 구성될 수 있다.

단계 810에서, 재분류된 전기 테스트 빈 데이터에 기초하여 조정을 위한 제어 신호가 생성된다. 일부 실시형태에서, 전기 테스트 빈 데이터(112) 상에 특성화 데이터(404) 및/또는 필터링된 특성화 데이터(406)를 오버레이한 후에 결함 유도 상관 서브시스템(408)에 의해 전기 테스트 빈 데이터(112)의 적어도 일부가 재분류된다. 또한, 오버레이에 기초하여 결함 유도 상관 서브시스템(408)에 의해 결함이 새롭게 발견될 수도 있다. 본원에서는 전기 테스트 빈 데이터(112)의 재분류 및/또는 방법 또는 프로세스(500 또는 800)를 수행하는 동안에 새로 발견된 결함에 기초하여 반도체 디바이스의 제조, 특성화 및/또는 테스트 중, 적어도 하나에 대한 하나 이상의 조정이 결정될 수 있는 것에 주목한다. 예를 들어, 하나 이상의 조정은 반도체 팹 특성화 서브시스템(102) 내의 컴포넌트에 대한 피드백 루프에 제공되는 제조 프로세스 또는 방법, 특성화 프로세스 또는 방법, 테스트 프로세스 또는 방법 등을 수정할 수 있다. 예를 들어, 제조 프로세스 또는 방법, 특성화 프로세스 또는 방법, 테스트 프로세스 또는 방법 등은 전기 테스트 빈 데이터(112)의 재분류 및/또는 방법 또는 프로세스(500 또는 800)을 수행하는 동안 새로 발견된 결함에 기초하여 (예를 들어, 하나 이상의 제어 신호를 통해) 조정될 수 있다.

조정치는 (예컨대 향후 반도체 디바이스 조정을 위해) 피드백 루프를 통해 전송된다. 제어 신호는 재분류된 전기 테스트 빈 데이터(112)에 기초하여 시스템(100 또는 400)의 컴포넌트 및 해당 방법 또는 프로세스를 조정할 수 있다. 예컨대, 개선사항은 시스템(100)의 하나 이상의 컴포넌트 및/또는 방법 또는 프로세스(200)의 단계를 조정하는 것에 관한 것일 수 있다. 예를 들어, 개선사항은 시스템(100)의 반도체 팹 특성화 서브시스템(102)의 하나 이상의 컴포넌트를 조정하는 것에 관한 것일 수 있다. 또 다른 예를 들어, 개선사항은 시스템(400)의 하나 이상의 컴포넌트 및/또는 방법 또는 프로세스(500)의 단계를 조정하는 것에 관한 것일 수 있다. 이와 관련하여, 제조 및/또는 특성화 프로세스가 개선됨으로써, 원하는 수준의 품질(예를 들어 PPB 고장율)을 유지하면서 제조업체의 비용(예를 들어 시간, 비용 등)을 줄일 수 있다.

본원에서는 방법 또는 프로세스(200, 500, 및 800)가 제공된 단계들 및/또는 하위 단계들로 제한되지 않는 것에 주목한다. 방법 또는 프로세스(200, 500, 및 800)는 더 많거나 더 적은 단계들 및/또는 하위 단계들을 포함할 수 있다. 방법 또는 프로세스(200, 500, 및 800)는 단계들 및/또는 하위 단계들을 동시에 수행할 수 있다. 방법 또는 프로세스(200, 500, 및 800)는 제공된 순서 또는 제공되지 않은 순서를 포함하여 단계들 및/또는 하위 단계들을 순차적으로 수행할 수 있다. 따라서, 앞의 설명은 본 개시내용의 범위에 대한 제한으로 해석되어서는 안 되며, 단지 예시일 뿐이다.

본 개시내용 전반에 걸쳐 설명한 시스템 및 방법의 일 비제한적인 예에서, 신뢰성에 민감한 디바이스의 경우 반도체 팹 특성화 서브시스템(102)은 특성화 데이터(404)를 얻기 위해 4-8개의 중요한 검사 단계에서 선별 검사를 시작할 수 있으며, 선별 검사는 주어진 반도체 디바이스에 대한 모든 로트의 모든 웨이퍼(104)의 모든 다이에 대해 수행된다. 특성화 데이터(404)는 팹 전체 결함 관리 서브시스템(414) 및/또는 결함 감소 서브시스템(402)(예를 들어, I-PAT 분석기 등)에 자동으로 전달될 수 있으며, 이들은 다이 기반 결함성 스코어에 도달하기 위해 결함성을 계량 및 집계할 수 있고, 다이 기반 결함성 스코어는 필터링된 특성화 데이터(406)로서 적절한 팹 데이터베이스에 전달된다.

팹 처리가 완료된 후, 웨이퍼(104)는 전기 테스트 서브시스템(106)을 통해 웨이퍼 정렬 전기 테스트 및 개별화를 받을 수 있다. 개별화 후에 다이는 패키징되고 여러 전기 및 스트레스 테스트를 거쳐 테스트 데이터(108)를 생성한다. 모든 테스트 후에, 통계적 이상치 검출 서브시스템(110)에 의해 통계적 이상치 알고리즘이 테스트 데이터(108)(예를 들어, Z-PAT를 포함하지만 이에 국한되지 않음)에 적용된다. Z-PAT 이상치의 인스턴스가 통계적 이상치 검출 서브시스템(110)에 의해 식별되면, 대응하는 다이에 대한 전기 테스트 빈 데이터(112)는 분석을 위해 결함 유도 상관 서브시스템(408)에 전송될 것이다.

결함 유도 상관 서브시스템(408)은 전기 테스트 빈 데이터(112)를 특성화 데이터(404) 및/또는 필터링된 특성화 데이터(406)와 오버레이할 수 있다. 오버레이에 기초하여, 결함 유도 상관 서브시스템(408)은 웨이퍼(104) 상의 전기 불량 다이(304)에서 전기 테스트 서브시스템(106)에 의해 결함이 올바르게 발견되었는지 여부, 전기 테스트 서브시스템(106)이 해당 다이를 양품 다이(302)로 선언함으로써 선택 웨이퍼(104) 상의 결함을 놓쳤는지 여부, 또는 전기 테스트 서브시스템(106)이 웨이퍼(104)를 전기 불량이 추정되는 다이(306)를 갖는 것으로서 잘못 특성화한 것인지를 결정할 수 있다. 결함 유도 상관 서브시스템(408)은 잉킹아웃 다이가 유효한지 여부를 결정하고 해당 정보를, 이해 관계자에게 (예를 들어, 개선된 전기 다이 빈 데이터(410)로서) 또는 적어도 통계적 이상치 검출 서브시스템(110)에 (예를 들어, 재분류된 전기 다이빈 데이터(412)로서) 제공할 수 있다.

이와 관련하여, 본 개시내용의 시스템 및 방법은 잠재적인 신뢰성 및/또는 테스트 갭 결함의 식별을 통해 전기 테스트 및/또는 결함 테스트를 개선하면서 샘플링 증가(예를 들어, 3 웨이퍼/로트에서의 로트의 10% 검사, 또는 웨이퍼 및 로트의 다른 서브세트에서의 검사와는 대조적으로, 모든 로트의 모든 웨이퍼의 100% 검사)를 제공할 수 있다. 본 개시내용의 시스템 및 방법은 자동차 반도체 디바이스 제조업체가 신뢰성 불량을 PPM에서 PPB로 감소시키는 것을 돕는 개선된 통찰력을 제공할 수 있다. 반도체 고장은 자동차 제조에서 가장 큰 고장 항목이며, 자동차용 반도체 콘텐츠가 증가함에 따라(예컨대, 자율주행 및 전기 자동차의 구현과 함께) 이 문제는 더욱 심해질 것이다. 마찬가지로 산업, 생물의학, 국방, 항공우주, 하이퍼 스케일 데이터 센터 등에서도 신뢰성 우려가 점점 더 중요해지고 있다. 테스트 커버리지 갭을 식별하면 전기 테스트 방법의 한계에 대한 인식이 생기므로, 이들 문제를 완화하기 위해 인라인 결함 선별 검사를 채택하게 될 것이다.

본 개시내용의 이점은 반도체 신뢰성 불량의 Z-PAT 결함 유도 통계적 이상치 검출을 위한 시스템 및 방법에 관한 것이다. 본 개시내용의 이점은 또한 특성화 데이터(예를 들어, 인라인 결함 검사 데이터 및/또는 계측 데이터)를 사용하여 로트 내의 복수의 웨이퍼 상의 동일한 x, y 위치에서 잠재적인 신뢰성 및/또는 테스트 갭 결함을 나타내는 Z-PAT 결함 시그니처를 식별하는 것에 관한 것이다. 본 개시내용의 이점은 또한 통계적 이상치 알고리즘을 사용하여 Z-PAT 결함 시그니처를 식별하는 것에 관한 것이다. 본 개시내용의 이점은 또한 Z-PAT 결함 시그니처의 존재를 제조 공장 엔지니어에게 자동으로 통지하는 것에 관한 것이다. 본 개시내용의 이점은 또한 공간 시그니처 분석 방법을 사용한 Z-PAT 결함 시그니처의 특성화에 관한 것이다. 본 개시내용의 이점은 또한 머신 러닝 방법을 사용한 Z-PAT 결함 시그니처의 특성화에 관한 것이다. 본 개시내용의 이점은 또한 주어진 로트 내에서 Z-PAT 결함 시그니처의 존재 또는 비존재의 식별에 관한 것이다. 본 개시내용의 이점은 또한 인접한 로트 상의 Z-PAT 결함 시그니처의 식별에 관한 것이다. 본 개시내용의 이점은 또한 전기 테스트 기반 Z-PAT에 의해 검출되지 않는 Z-PAT 결함 시그니처의 식별에 관한 것이다. 본 개시내용의 이점은 또한 Z-PAT 결함 시그니처를 사용하여 영향을 받는 다이/웨이퍼의 범위를 보다 정밀하게 제한함으로써 오버킬을 감소시키는 것에 관한 것이다. 본 개시내용의 이점은 또한 이전에 특성화된 Z-PAT 결함 시그니처로부터의 학습에 기초하여 기본적인 근본 원인을 신속하게 식별하는 것에 관한 것이다. 본 개시내용의 이점은 또한 저장된 인라인 결함 데이터를 사용하여 보증 및/또는 리콜 노력을 지시하기 위한 Z-PAT 결함 시그니처의 소급 식별에 관한 것이다.

여기에 기술한 주제는 때로는 다른 컴포넌트 내에 포함되거나, 이들 컴포넌트에 접속되는 상이한 컴포넌트를 설명한다. 이러한 도시된 아키텍처는 예시적인 것일 뿐이며, 실제로 동일한 기능을 달성하는 수많은 다른 아키텍처가 구현될 수 있음이 이해되어야 한다. 개념적 의미에서, 동일한 기능을 달성하기 위한 컴포넌트들의 임의의 배열은 원하는 기능을 달성하기 위해 효과적으로 "연관"되는 것이다. 따라서, 특정 기능을 달성하기 위해 조합되는 여기에 설명한 임의의 2개의 컴포넌트는 아키텍처 또는 중간 컴포넌트와 관계없이 원하는 기능을 달성하기 위해 서로 "연관"되는 것으로 간주될 수 있다. 마찬가지로, 이렇게 연관되는 임의의 2개의 컴포넌트는 원하는 기능을 달성하기 위해, 서로 "접속" 또는 "결합된" 것으로 간주될 수 있으며, 이렇게 연관될 수 있는 임의의 2개의 컴포넌트는 원하는 기능을 달성하기 위해 서로 또한 "결합될 수 있는" 것으로서 간주될 수도 있다. 결합 가능한 특정 실시형태는 물리적으로 상호작용 가능한 및/또는 물리적으로 상호작용하는 컴포넌트 및/또는 무선으로 상호작용 가능한 그리고/또는 무선으로 상호작용하는 컴포넌트, 및/또는 논리적으로 상호작용 가능한 및/또는 논리적으로 상호작용하는 컴포넌트를 포함하나 이에 국한되지는 않는다.

본 개시내용 및 다수의 수반되는 장점들은 전술한 설명에 의해 이해될 것으로 간주되며, 개시하는 청구 대상으로부터 벗어나는 일 없이 또는 그것의 중요한 장점들 전부를 희생하는 일 없이 컴포넌트의 형태, 구성 및 배열에서 다양한 변화가 이루어질 수 있음이 명백할 것이다. 기술하는 형태는 설명을 위한 것이며, 이러한 변화를 망라하고 포함하는 것이 다음의 청구범위의 의도이다. 또한, 본 발명은 첨부하는 청구범위에 의해 한정되는 것임을 이해되어야 한다.

Claims

시스템에 있어서,
적어도 반도체 팹(fab) 특성화 서브시스템에 통신 가능하게 결합된 컨트롤러를 포함하고,
상기 컨트롤러는 하나 이상의 프로세서를 포함하고, 상기 하나 이상의 프로세서는, 상기 하나 이상의 프로세서로 하여금,
결함 유도 상관 서브시스템을 통해 전기 테스트 빈(bin) 데이터를 수신하고― 상기 전기 테스트 빈 데이터는 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함하고, 상기 전기 테스트 빈 데이터는 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT, Z-direction Part Average Testing)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성되고, 상기 전기 테스트 서브시스템은 상기 반도체 팹 특성화 서브시스템에 의한 제조 후에 상기 로트 내의 복수의 웨이퍼를 테스트하여 상기 테스트 데이터를 생성하도록 구성됨 ―;
상기 결함 유도 상관 서브시스템을 통해 특성화 데이터를 수신하고― 상기 로트 내의 복수의 웨이퍼에 대한 특성화 데이터는 상기 로트 내의 복수의 웨이퍼의 제조 중에 상기 반도체 팹 특성화 서브시스템에 의해 생성됨 ―;
상기 결함 유도 상관 서브시스템을 통해 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하고;
상기 결함 유도 상관 서브시스템을 통해 상기 통계적 상관관계에 기초하여 상기 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하게
하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제1항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
결함 감소 서브시스템을 통해 상기 특성화 데이터를 처리하여 특성화 데이터의 서브세트를 필터링된 특성화 데이터로서 생성하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 결함 감소 서브시스템은 인라인 결함 부품 평균 테스트(I-PAT, Inline Defect Part Average Testing)를 수행하도록 구성되며, 상기 결함 감소 서브시스템은 상기 결함 유도 상관 서브시스템이 상기 필터링된 특성화 데이터를 수신하기 이전에 상기 특성화 데이터에 대해 I-PAT를 수행하여 상기 필터링된 특성화 데이터를 생성하도록 구성되는, 시스템.
제1항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하기 위해 상기 전기 테스트 빈 데이터 상에 상기 특성화 데이터를 오버레이하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 전기 테스트 빈 데이터 상에의 상기 특성화 데이터의 오버레이는 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 일어나는, 시스템.
제1항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 결함 데이터 시그니처에 기초하여 상기 전기 테스트 빈 데이터 내의 적어도 일부의 반도체 다이 데이터를 재분류하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제4항에 있어서, 상기 적어도 일부의 반도체 다이 데이터는 양품 다이, 공지된 전기 불량 다이, 또는 잠재적인 전기 불량 다이로서 재분류되는, 시스템.
제5항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 개선된 전기 테스트 빈 데이터로서 전송하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 개선된 전기 테스트 빈 데이터는, 상기 로트 내의 복수의 웨이퍼 중 다른 웨이퍼 상의 공지된 전기 불량 다이와 동일한 x, y 위치를 갖는 상기 로트 내의 복수의 웨이퍼 중 선택 웨이퍼 상의 양품 다이 또는 잠재적 전기 불량 다이로서 재분류된 반도체 다이 데이터를 잉킹아웃(inking out)하기 위한 하나 이상의 권장사항(recommendation)을 포함하는, 시스템.
제6항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 상기 통계적 이상치 검출 서브시스템에 전송하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제4항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 전기 테스트 빈 데이터 내의 재분류된 반도체 다이 데이터에 기초하여 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 하나 이상의 조정을 결정하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제8항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 상기 하나 이상의 조정에 기초하여 하나 이상의 제어 신호를 생성하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제1항에 있어서, 상기 컨트롤러는 상기 전기 테스트 서브시스템에 통신 가능하게 결합되는, 시스템.
방법에 있어서,
결함 유도 상관 서브시스템을 통해 전기 테스트 빈 데이터를 수신하는 단계― 상기 전기 테스트 빈 데이터는 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함하고, 상기 전기 테스트 빈 데이터는 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성되고, 전기 테스트 서브시스템은 반도체 팹 특성화 서브시스템에 의한 제조 후에 상기 로트 내의 복수의 웨이퍼를 테스트하여 상기 테스트 데이터를 생성하도록 구성됨 ―;
상기 결함 유도 상관 서브시스템을 통해 특성화 데이터를 수신하는 단계― 상기 로트 내의 복수의 웨이퍼에 대한 특성화 데이터는 상기 로트 내의 복수의 웨이퍼의 제조 중에 상기 반도체 팹 특성화 서브시스템에 의해 생성됨 ―;
상기 결함 유도 상관 서브시스템을 통해 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하는 단계; 및
상기 결함 유도 상관 서브시스템을 통해 상기 통계적 상관관계에 기초하여 상기 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하는 단계
를 포함하는, 방법.
제11항에 있어서,
결함 감소 서브시스템을 통해 상기 특성화 데이터를 처리하여 특성화 데이터의 서브세트를 필터링된 특성화 데이터로서 생성하는 단계를 더 포함하고,
상기 결함 감소 서브시스템은 인라인 결함 부품 평균 테스트(I-PAT)를 수행하도록 구성되며, 상기 결함 감소 서브시스템은 상기 결함 유도 상관 서브시스템이 상기 필터링된 특성화 데이터를 수신하기 이전에 상기 특성화 데이터에 대해 I-PAT를 수행하여 상기 필터링된 특성화 데이터를 생성하도록 구성되는, 방법.
제11항에 있어서,
상기 결함 유도 상관 서브시스템을 통해 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하기 위해 상기 전기 테스트 빈 데이터 상에 상기 특성화 데이터를 오버레이하는 단계를 더 포함하고,
상기 전기 테스트 빈 데이터 상에의 상기 특성화 데이터의 오버레이는 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 일어나는, 방법.
제11항에 있어서,
상기 결함 유도 상관 서브시스템을 통해 상기 결함 데이터 시그니처에 기초하여 상기 전기 테스트 빈 데이터 내의 적어도 일부의 반도체 다이 데이터를 재분류하는 단계를 더 포함하는, 방법.
제14항에 있어서, 상기 적어도 일부의 반도체 다이 데이터는 양품 다이, 공지된 전기 불량 다이, 또는 잠재적인 전기 불량 다이로서 재분류되는, 방법.
제15항에 있어서,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 개선된 전기 테스트 빈 데이터로서 전송하는 단계를 더 포함하고,
상기 개선된 전기 테스트 빈 데이터는, 상기 로트 내의 복수의 웨이퍼 중 다른 웨이퍼 상의 공지된 전기 불량 다이와 동일한 x, y 위치를 갖는 상기 로트 내의 복수의 웨이퍼 중 선택 웨이퍼 상의 양품 다이 또는 잠재적 전기 불량 다이로서 재분류된 반도체 다이 데이터를 잉킹아웃하기 위한 하나 이상의 권장사항을 포함하는, 방법.
제16항에 있어서,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 상기 통계적 이상치 검출 서브시스템에 전송하는 단계를 더 포함하는, 방법.
제14항에 있어서,
상기 전기 테스트 빈 데이터 내의 재분류된 반도체 다이 데이터에 기초하여 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 하나 이상의 조정을 결정하는 단계를 더 포함하는, 방법.
제18항에 있어서,
상기 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 상기 하나 이상의 조정에 기초하여 하나 이상의 제어 신호를 생성하는 단계를 더 포함하는, 방법.
시스템에 있어서,
로트 내의 복수의 웨이퍼를 제조하도록 구성되고, 상기 로트 내의 복수의 웨이퍼의 제조 중에 상기 로트 내의 복수의 웨이퍼에 대한 특성화 데이터를 생성하도록 구성된 반도체 팹 특성화 서브시스템;
상기 반도체 팹 특성화 서브시스템에 의한 제조 후에 상기 로트 내의 복수의 웨이퍼에 대한 테스트 데이터를 생성하도록 구성된 전기 테스트 서브시스템; 및
적어도 상기 반도체 팹 특성화 서브시스템에 통신 가능하게 결합된 컨트롤러
를 포함하고,
상기 컨트롤러는 하나 이상의 프로세서를 포함하고, 상기 하나 이상의 프로세서는 상기 하나 이상의 프로세서로 하여금,
결함 유도 상관 서브시스템을 통해 전기 테스트 빈 데이터를 수신하고― 상기 전기 테스트 빈 데이터는 상기 로트 내의 복수의 웨이퍼에 대한 반도체 다이 데이터를 포함하고, 상기 전기 테스트 빈 데이터는 테스트 데이터에 대해 Z방향 부품 평균 테스트(Z-PAT)를 수행하도록 구성된 통계적 이상치 검출 서브시스템에 의해 생성됨 ―;
상기 결함 유도 상관 서브시스템을 통해 상기 특성화 데이터를 수신하고;
상기 결함 유도 상관 서브시스템을 통해 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하고;
상기 결함 유도 상관 서브시스템을 통해 상기 통계적 상관관계에 기초하여 상기 로트 내의 복수의 웨이퍼 상에서 결함 데이터 시그니처를 특정하게
하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제20항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
결함 감소 서브시스템을 통해 상기 특성화 데이터를 처리하여 특성화 데이터의 서브세트를 필터링된 특성화 데이터로서 생성하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 결함 감소 서브시스템은 인라인 결함 부품 평균 테스트(I-PAT)를 수행하도록 구성되며, 상기 결함 감소 서브시스템은 상기 결함 유도 상관 서브시스템이 상기 필터링된 특성화 데이터를 수신하기 이전에 상기 특성화 데이터에 대해 I-PAT를 수행하여 상기 필터링된 특성화 데이터를 생성하도록 구성되는, 시스템.
제20항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 전기 테스트 빈 데이터와 상기 특성화 데이터 사이의 통계적 상관관계를 결정하기 위해 상기 전기 테스트 빈 데이터 상에 상기 특성화 데이터를 오버레이하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 전기 테스트 빈 데이터 상에의 상기 특성화 데이터의 오버레이는 상기 로트 내의 복수의 웨이퍼 각각 상의 동일한 x, y 위치에서 일어나는, 시스템.
제20항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 결함 데이터 시그니처에 기초하여 상기 전기 테스트 빈 데이터 내의 적어도 일부의 반도체 다이 데이터를 재분류하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제23항에 있어서, 상기 적어도 일부의 반도체 다이 데이터는 양품 다이, 공지된 전기 불량 다이, 또는 잠재적인 전기 불량 다이로서 재분류되는, 시스템.
제24항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 개선된 전기 테스트 빈 데이터로서 전송하게 하는 프로그램 명령어를 실행하도록 구성되고,
상기 개선된 전기 테스트 빈 데이터는, 상기 로트 내의 복수의 웨이퍼 중 다른 웨이퍼 상의 공지된 전기 불량 다이와 동일한 x, y 위치를 갖는 상기 로트 내의 복수의 웨이퍼 중 선택 웨이퍼 상의 양품 다이 또는 잠재적 전기 불량 다이로서 재분류된 반도체 다이 데이터를 잉킹아웃하기 위한 하나 이상의 권장사항을 포함하는, 시스템.
제25항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 결함 유도 상관 서브시스템을 통해 상기 재분류된 반도체 다이 데이터를 상기 통계적 이상치 검출 서브시스템에 전송하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제23항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 전기 테스트 빈 데이터 내의 재분류된 반도체 다이 데이터에 기초하여 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 하나 이상의 조정을 결정하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제27항에 있어서, 상기 하나 이상의 프로세서는 또한 상기 하나 이상의 프로세서로 하여금,
상기 후속 로트 내의 후속하는 복수의 웨이퍼의 제조, 특성화, 및 테스트 중, 적어도 하나에 대한 상기 하나 이상의 조정에 기초하여 하나 이상의 제어 신호를 생성하게 하는 프로그램 명령어를 실행하도록 구성되는, 시스템.
제20항에 있어서, 상기 컨트롤러는 상기 전기 테스트 서브시스템에 통신 가능하게 결합되는, 시스템.