JPWO2009017223A1 - 半導体評価回路 - Google Patents

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Abstract

この半導体評価回路は、1つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える。

Description

本発明は、半導体評価回路に関し、特にDUT(Device Under Test)である被測定トランジスタの特性を評価するための半導体評価回路に関する。
本願は、2007年08月02日に日本に出願された特願2007−201922号、および2007年08月02日に日本に出願された特願2007−201923号に基づき優先権を主張し、その内容をここに援用する。
半導体の微細プロセスを開発する場合、微細素子(トランジスタ、抵抗素子等)の特性の評価解析を行うため、種々の寸法の素子からなるTEG(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、TEG中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
このような状況から、例えば加工レベルが45nmの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、SRAM(Static Random Access Memory)等の微小信号をペアトランジスタ(隣接した2つのトランジスタ)で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なTEGが必要である。
従来、大規模な素子評価を行うTEGとして、例えば図9Aに示すように複数個の被測定トランジスタをn行m列のマトリックス状に配置して評価できるDMA(Device Matrix Array)−TEGがある(非特許文献1参照)。
同図を参照して従来技術に係るDMA−TEGの構成を以下に説明する。DUT11〜DUTnmは被測定トランジスタである。被測定トランジスタDUT11〜DUT1mのドレインは、共通ドレイン線D1に接続され、ソースは共通ソース線S1に接続される。
共通ドレイン線D1はスイッチSW2を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線D1の電圧をモニターするために、ドレイン電圧センス線DS1がスイッチSW1を介してドレインセンス線(Drain Sense)に接続される。
また、共通ソース線S1は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線S1の電圧をモニターするために、共通ソース線S1はスイッチSW3を介してソースセンス線(Source Sense)に接続される。上記のスイッチSW1〜SW3は、図示しないデコーダの出力信号によって制御される。
これらのセットを一組として、上述と同様な接続でn番目のセットである被測定トランジスタDUTn1〜DUTnmまで設けられている。また、被測定トランジスタDUT11〜DUTn1のゲートは共通ゲート線G1に接続され、同様にして被測定トランジスタDUT1m〜DUTnmのゲートは共通ゲート線Gmに接続される。
また、共通ゲート線G1にはゲート選択回路500を介してゲート電圧VG1またはゲート非選択電圧VGXの何れかが供給される。選択信号EN1がハイレベル(選択)になるとゲート電圧VG1がゲート線G1に供給され、選択信号EN1がローレベル(非選択)になると、ゲート非選択電圧VGXがゲート線G1に供給される。ゲート非選択電圧VGXは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のDMA−TEGにより、m×n個の被測定トランジスタDUT11〜DUTnmの特性が評価できる。
ここで、上記共通ドレイン線D1にはm個の被測定トランジスタDUT11〜DUT1mが並列接続されているため、各被測定トランジスタにオフリーク電流(トランジスタが完全にオフできずに流れる電流)があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧VGXを−0.2V程度にして、オフリーク電流を抑えるようにする。図9BはスイッチSW1〜SW3の回路図である。
Yoshiyuki Shimizu, MitsuoNakamura, Toshimasa Matsuoka, and Kenji Taniguchi,"Test structure for precise statistical characteristics measurement of MOSFETs", IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
上記従来技術では、大規模なDMA−TEG、例えばm=n=2048、すなわち4M個のトランジスタ評価が可能なTEGを構成した場合、ドレインフォース線には2048個のスイッチSW2が接続される。例えば、被測定トランジスタの測定電流を1mA程度に設定すると、スイッチSW2のトランジスタ寸法はW/L=20μm/0.6μmが必要となり、2048個のスイッチSW2のトータル寸法はW=20μm×2048=40960μmとなる。オフリーク電流がW=1μm当たり0.1pA程度流れると、非選択のスイッチSW2のトランジスタに流れるリーク電流は概略4nA程度となり、バラツキを考慮すると、被測定トランジスタの測定電流を高精度に測定することができないという問題がある。
また、例えば、スイッチSW1、SW2、SW3が非選択となった場合、共通ドレイン線D1と共通ソース線S1がフローティング状態となるため、仮にスイッチSW1、SW2、SW3のオフリーク電流が流れても、一定時間後にはリーク電流によりフローティング状態の共通ドレイン線D1と共通ソース線S1が充電され、自動的にオフリーク電流は流れなくなるが、それでも過渡電流は流れるので逆に安定するまでは測定を行うことができなくなり、トータルの被測定トランジスタの特性評価時間が長くなる、あるいは被測定トランジスタの良否判定を正確に行うことができないという問題がある。
本発明は、上述した事情に鑑みてなされたものであり、被測定トランジスタの特性評価時間を短縮すると共に特性評価精度の向上を図ることの可能な半導体評価回路を提供することを目的とする。
上記目的を達成するために、本発明に係る第1の態様は、1つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える。
また、本発明に係る第2の態様は、上記第1の態様において、前記被測定トランジスタは、n行m列のマトリクス状に配置されており、各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、ドレイン電圧検出線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用スイッチング素子と、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用スイッチング素子と、各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用スイッチング素子と、各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用スイッチング素子と、特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子及び前記ソース電圧検出用スイッチング素子をオンさせるための行選択信号を出力する行選択制御回路と、前記アドレス信号を基に、選択すべき列の前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための列選択信号を出力する列選択制御回路と、を備え、前記基準電圧印加回路は、前記行選択信号の論理反転信号を基に、非選択の行における前記共通ドレイン線及び前記共通ソース線に所定の基準電圧を印加する。
本発明に係る第3の態様は、上記第2の態様において、前記基準電圧印加回路は、所定の基準電圧を供給するための基準電圧供給線と、各行毎に設けられ、各行の共通ドレイン線と前記基準電圧供給線との接続/非接続を切り替えるn個のドレイン基準電圧印加用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記基準電圧供給線との接続/非接続を切り替えるn個のソース基準電圧印加用スイッチング素子と、各行毎に設けられ、前記行選択制御回路から出力される行選択信号の論理反転信号を各行の前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する論理反転回路とを備える。
本発明に係る第4の態様は、上記第2または第3のいずれかの態様において、前記ドレイン電源用スイッチング素子は前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用スイッチング素子は前記共通ドレイン線の他端に配置されており、前記ソース電源用スイッチング素子は前記共通ソース線の一端に配置され、前記ソース電圧検出用スイッチング素子は前記共通ソース線の他端に配置されている。
本発明に係る第5の態様は、上記第2または第3のいずれかの態様において、所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用スイッチング素子と、をさらに備え、前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用スイッチング素子に出力する。
本発明に係る第6の態様は、上記第5の態様において、前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記ゲート基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタ素子から構成されている。
本発明に係る第7の態様は、上記第1の態様において、ドレイン電圧検出線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、第1のアドレス線と、第2のアドレス線と、1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための選択信号を出力する選択回路と、を備え、前記基準電圧印加回路は、前記選択信号の論理反転信号を基に、非選択の被測定トランジスタにおける前記ドレイン端子及び前記ソース端子に所定の基準電圧を印加する。
本発明に係る第8の態様は、上記第7の態様において、前記基準電圧印加回路は、所定の基準電圧を供給するための基準電圧供給線と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記基準電圧供給線との接続/非接続を切り替えるドレイン基準電圧印加用スイッチング素子と、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記基準電圧供給線との接続/非接続を切り替えるソース基準電圧印加用スイッチング素子と、を備え、前記選択回路は、前記選択信号の論理反転信号をドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する。
本発明に係る第9の態様は、上記第8の態様において、前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、前記選択回路は、3V系の高耐圧MOSトランジスタ素子から構成されている。
本発明に係る第10の態様は、上記第8または第9の態様において、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記選択回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状に配置して構成される。
本発明に係る第11の態様は、上記第1の態様において、前記所定の基準電圧は、グランドレベルである。
また、本発明に係る第12の態様は、上記第1の態様において、前記所定の基準電圧は、正電圧である。
本発明に係る第13の態様は、1つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの1つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、前記被測定トランジスタと前記選択回路系とは電気的に分離されたwell構造によって前記半導体基板上に形成されており、前記選択回路系の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する。
本発明に係る第14の態様は、上記第13の態様において、前記被測定トランジスタは、n行m列のマトリクス状に配置されており、各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、ドレイン電源線と、ドレイン電圧検出線と、ソース電源線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、が前記半導体基板上に形成されており、前記選択回路系は、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用トランジスタと、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用トランジスタと、各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用トランジスタと、各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用トランジスタと、各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用トランジスタと、各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用トランジスタと、特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ及び前記ソース電圧検出用トランジスタをオンさせるための行選択信号を出力する行選択制御回路と、前記アドレス信号を基に、選択すべき列の前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための列選択信号を出力する列選択制御回路と、から構成されており、前記行選択制御回路及び列選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する。
本発明に係る第15の態様は、上記第14の態様において、前記ドレイン電源用トランジスタは前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用トランジスタは前記共通ドレイン線の他端に配置されており、前記ソース電源用トランジスタは前記共通ソース線の一端に配置され、前記ソース電圧検出用トランジスタは前記共通ソース線の他端に配置されている。
本発明に係る第16の態様は、上記第14または第15のいずれかの態様において、所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用トランジスタと、をさらに備え、前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用トランジスタに出力する。
本発明に係る第17の態様は、上記第16の解決手段において、前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタであり、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記ゲート基準電圧印加用トランジスタは、3V系の高耐圧MOSトランジスタであり、前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている。
本発明に係る第18の態様は、上記第13の態様において、ドレイン電源線と、ドレイン電圧検出線と、ソース電源線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、第1のアドレス線と、第2のアドレス線と、が前記半導体基板上に形成されており、前記選択回路系は、1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用トランジスタと、前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための選択信号を出力する選択制御回路と、から構成されており、前記選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する。
本発明に係る第19の態様は、上記第18の態様において、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記選択制御回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状にn行m列配置して構成される。
本発明に係る第20の態様は、上記第19の態様において、前記ドレイン電源線にドレイン電源を外部から供給するためのドレイン電源供給用パッドと、前記ソース電源線にソース電源を外部から供給するためのソース電源供給用パッドと、各列毎に設けられ、前記ドレイン電源供給用パッドと各列のドレイン電源線との接続/非接続を切り替えるドレイン用スイッチトランジスタと、各列毎に設けられ、前記ソース電源供給用パッドと各列の前記ソース電源線との接続/非接続を切り替えるソース用スイッチトランジスタと、をさらに備え、前記ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタのゲート端子は、各列に対応する第1のアドレス線または第2のアドレス線の一方に接続されている。
本発明に係る第21の態様は、上記第20の態様において、前記被測定トランジスタは、1V系の低電圧MOSトランジスタであり、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ、ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタは、3V系の高耐圧MOSトランジスタであり、前記選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている。
被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路の場合、非選択時にはスイッチング素子がオフとなるため、スイッチング素子を介して電源線と接続されたドレイン端子とソース端子との少なくとも一方は、フローティング状態となってしまう(スイッチング素子にリーク電流発生)。これに対し、本発明では、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方、つまり非選択時にフローティング状態となるドレイン端子または/及びソース端子に所定の基準電圧を印加する基準電圧印加回路を備える。これにより、非選択時において被測定トランジスタのドレイン端子または/及びソース端子がフローティング状態となることを防ぐことができ、その結果、スイッチング素子に生じるリーク電流を早期に安定化することができるので、従来と比べて特性評価時間の短縮を図ることが可能である。
また、リーク電流の安定化を図るのであれば、非選択時のドレイン端子及びソース端子がフローティング状態となることを防げば良いので、この時の基準電圧はグランドレベルでも良い。さらに、基準電圧を正電圧に設定することにより、スイッチング素子は完全にOFF状態となり、リーク電流の発生を防止することができる。すなわち、選択されている被測定トランジスタの特性評価を高精度に行うことができ、良否判定を正確に行うことができる。
以上のように、本発明によれば、基準電圧の設定によって被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。
さらに、本発明は、1つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの1つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、前記被測定トランジスタと前記選択回路系とは電気的に分離されたwell構造によって前記半導体基板上に形成されており、前記選択回路系の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定するものである。つまり、非選択状態の被測定トランジスタのドレイン端子またはソース端子はwell電圧とほぼ一致するため、選択回路系の基準電源電圧をwell電圧より低い値に設定することにより、被測定トランジスタと各電源線(ドレインフォース、ソースフォース)とを接続するためのスイッチ用のトランジスタの非選択時におけるゲート電圧はwell電圧より低い値になるため、上記スイッチトランジスタのオフリーク電流を低減することができる。従って、本発明によれば、被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。
本発明の第1実施形態に係る半導体評価回路の構成を示す図である。 本発明の第2実施形態に係る半導体評価回路の構成を示す図である。 本発明の第2実施形態に係る半導体評価回路が形成された半導体基板の断面構造を示す模式図である。 本発明の第3実施形態に係る半導体評価回路の構成を示す図である。 本発明の第4実施形態に係る半導体評価回路の構成を示す図である。 本発明の第5実施形態に係る半導体評価回路の構成を示す図である。 本発明の第5実施形態に係る半導体評価回路の詳細説明図である。 本発明の第5実施形態に係る半導体評価回路の電圧設定例である。 従来の半導体評価回路の構成を示す図である。 図9AにおけるスイッチSW1〜SW3の回路図である。 従来の完全分離型ケルビンセンス方式の半導体評価回路の構成を示す図である。
符号の説明
DUT11〜DUTnm…被測定トランジスタ、D1〜Dn…共通ドレイン線、S1〜Sn…共通ソース線、SL1〜SLn…選択信号線、G1〜Gm…共通ゲート線、DF…ドレインフォース線、DS…ドレインセンス線、SF…ソースフォース線、SS…ソースセンス線、DSB…ドレインソースバイアス線、GF…ゲートフォース線、GS…ゲートセンス線、GB…ゲートバイアス線、1…Xアドレスプリデコーダ、XD1〜XDn…Xアドレスメインデコーダ、XS1a〜XSna…第1Xアドレス選択回路、XS1b〜XSnb…第2Xアドレス選択回路、2…Yアドレスプリデコーダ、YD1〜YDm…Yアドレスメインデコーダ、YS1〜YSm…Yアドレス選択回路、T10,T10’…第1トランジスタ、T20,T20’…第2トランジスタ、T30,T30’…第3トランジスタ、T40,T40’…第4トランジスタ、T50,T50’…第5トランジスタ、T60,T60’…第6トランジスタ、100,100’…NAND回路、110,110’…インバータ、XAd…Xアドレス線、YAd…Yアドレス線、T70…第7トランジスタ、T80…第8トランジスタ、120…ドレイン用スイッチトランジスタ、130…ソース用スイッチトランジスタ
以下、図面を参照して、本発明の一実施形態について説明する。
〔第1実施形態〕
図1は、第1実施形態に係る半導体評価回路の回路構成図である。第1実施形態に係る半導体評価回路は、n行m列のマトリクス状に配置された被測定トランジスタDUT11〜DUTnmの特性評価用回路(つまりDMA−TEG)であり、これら被測定トランジスタDUT11〜DUTnmとしては、45nmの微細プロセスで作製された1V系のnチャネル型MOS(Metal Oxide Semiconductor)トランジスタを想定している。
図1に示すように、第1実施形態に係る半導体評価装置は、行方向(図示するXY座標系のY軸方向)に延在するn本の共通ドレイン線D1〜Dn、共通ソース線S1〜Sn及び選択信号線SL1〜SLn、列方向(Y軸方向に直交するX軸方向)に延在するm本の共通ゲート線G1〜Gmと、ドレインフォース線(ドレイン電源線)DFと、ドレインセンス線(ドレイン電圧検出線)DSと、ソースフォース線(ソース電源線)SFと、ソースセンス線(ソース電圧検出線)SSと、ドレインソースバイアス線(基準電圧供給線)DSBと、ゲートフォース線(ゲート電源線)GFと、ゲートセンス線(ゲート電圧検出線)GSと、ゲートバイアス線(ゲート基準電圧供給線)GBと、Xアドレスプリデコーダ1と、n組のXアドレスメインデコーダXD1〜XDnと、n組の第1Xアドレス選択回路XS1a〜XSna、n組の第2Xアドレス選択回路XS1b〜XSnbと、Yアドレスプリデコーダ2と、m組のYアドレスメインデコーダYD1〜YDmと、m組のYアドレス選択回路YS1〜YSmとから構成されている。
Xアドレスプリデコーダ1と、n組のXアドレスメインデコーダXD1〜XDnは、本発明における行選択制御回路を構成し、Yアドレスプリデコーダ2と、m組のYアドレスメインデコーダYD1〜YDmは、本発明における列選択制御回路を構成する。
1行目に配置された被測定トランジスタDUT11〜DUT1mのドレイン端子は、それぞれ共通ドレイン線D1に接続され、ソース端子はそれぞれ共通ソース線S1に接続されている。また、被測定トランジスタDUT11〜DUT1mのゲート端子は、それぞれに対応する共通ゲート線G1〜Gmに接続されている。2行目〜n行目までの被測定トランジスタDUT21〜DUTnmの接続についても同様である。すなわち、例えばn行目に配置された被測定トランジスタDUTn1〜DUTnmのドレイン端子は、それぞれ共通ドレイン線Dnに接続され、ソース端子はそれぞれ共通ソース線Snに接続され、ゲート端子はそれぞれに対応する共通ゲート線G1〜Gmに接続されている。
1行目の第1Xアドレス選択回路XS1aは、第1トランジスタ(ドレイン電源用スイッチング素子、ドレイン電源用トランジスタ)T1−1及び第2トランジスタ(ソース電圧検出用スイッチング素子、ソース電圧検出用トランジスタ)T2−1から構成されており、これら第1トランジスタT1−1及び第2トランジスタT2−1は、特性の安定した3V系のnチャネル型MOSトランジスタである。第1トランジスタT1−1のソース端子は共通ドレイン線D1の一端と接続され、ドレイン端子はドレインフォース線DFと接続され、ゲート端子は選択信号線SL1の一端、第2トランジスタT2−1のゲート端子及びXアドレスメインデコーダXD1と接続されている。第2トランジスタT2−1のソース端子は共通ソース線S1の一端と接続され、ドレイン端子はソースセンス線SSと接続され、ゲート端子は選択信号線SL1の一端、第1トランジスタT1−1のゲート端子及びXアドレスメインデコーダXD1と接続されている。
2行目〜n行目までの第1Xアドレス選択回路XS2a〜第1Xアドレス選択回路XSnaの回路構成も同様である。すなわち、例えばn行目の第1Xアドレス選択回路XSnaは、第1トランジスタT1−n及び第2トランジスタT2−nから構成されている。第1トランジスタT1−nのソース端子は共通ドレイン線Dnの一端と接続され、ドレイン端子はドレインフォース線DFと接続され、ゲート端子は選択信号線SLnの一端、第2トランジスタT2−nのゲート端子及びXアドレスメインデコーダXDnと接続されている。第2トランジスタT2−nのソース端子は共通ソース線Snの一端と接続され、ドレイン端子はソースセンス線SSと接続され、ゲート端子は選択信号線SLnの一端、第1トランジスタT1−nのゲート端子及びXアドレスメインデコーダXDnと接続されている。
1行目の第2Xアドレス選択回路XS1bは、第3トランジスタ(ドレイン電圧検出用スイッチング素子)T3−1、第4トランジスタ(ソース電源用スイッチング素子)T4−1、第5トランジスタ(ドレイン基準電圧印加用スイッチング素子)T5−1、第6トランジスタ(ソース基準電圧印加用スイッチング素子)T6−1、インバータ(論理反転回路)IV1−1から構成されている。これら第3トランジスタT3−1、第4トランジスタT4−1、第5トランジスタT5−1、第6トランジスタT6−1は、特性の安定した3V系のnチャネル型MOSトランジスタであり、インバータIV1−1も同一プロセスによって作製された3V系のMOSトランジスタから構成されている。
第3トランジスタT3−1のドレイン端子はドレインセンス線DSと接続され、ソース端子は共通ドレイン線D1の他端及び第5トランジスタT5−1のソース端子と接続され、ゲート端子は選択信号線SL1の他端、インバータIV1−1の入力端及び第4トランジスタT4−1のゲート端子と接続されている。第4トランジスタT4−1のドレイン端子はソースフォース線SFと接続され、ソース端子は共通ソース線S1の他端及び第6トランジスタT6−1のソース端子と接続され、ゲート端子は選択信号線SL1の他端、インバータIV1−1の入力端及び第3トランジスタT3−1のゲート端子と接続されている。
第5トランジスタT5−1のドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は共通ドレイン線D1の他端及び第3トランジスタT3−1のソース端子と接続され、ゲート端子はインバータIV1−1の出力端と接続されている。第6トランジスタT6−1のドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は共通ソース線S1の他端及び第4トランジスタT4−1のソース端子と接続され、ゲート端子はインバータIV1−1の出力端と接続されている。インバータIV1−1は、論理反転回路であり、その入力端は選択信号線SL1の他端と接続され、出力端は第5トランジスタT5−1及び第6トランジスタT6−1のゲート端子と接続されている。
2行目〜n行目までの第2Xアドレス選択回路XS2b〜第2Xアドレス選択回路XSnbの回路構成も同様である。すなわち、例えば、n行目の第2Xアドレス選択回路XSnbは、第3トランジスタT3−n、第4トランジスタT4−n、第5トランジスタT5−n、第6トランジスタT6−n、インバータIV1−nから構成されている。
第3トランジスタT3−nのドレイン端子はドレインセンス線DSと接続され、ソース端子は共通ドレイン線Dnの他端及び第5トランジスタT5−nのソース端子と接続され、ゲート端子は選択信号線SLnの他端、インバータIV1−nの入力端及び第4トランジスタT4−nのゲート端子と接続されている。第4トランジスタT4−nのドレイン端子はソースフォース線SFと接続され、ソース端子は共通ソース線Snの他端及び第6トランジスタT6−nのソース端子と接続され、ゲート端子は選択信号線SLnの他端、インバータIV1−nの入力端及び第3トランジスタT3−nのゲート端子と接続されている。
第5トランジスタT5−nのドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は共通ドレイン線Dnの他端及び第3トランジスタT3−nのソース端子と接続され、ゲート端子はインバータIV1−nの出力端と接続されている。第6トランジスタT6−nのドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は共通ソース線Snの他端及び第4トランジスタT4−nのソース端子と接続され、ゲート端子はインバータIV1−nの出力端と接続されている。インバータIV1−nの入力端は選択信号線SLnの他端と接続され、出力端は第5トランジスタT5−n及び第6トランジスタT6−nのゲート端子と接続されている。
1行目のXアドレスメインデコーダXD1は、Xアドレスプリデコーダ1から入力されるX選択制御信号に応じて、第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1をON/OFFさせるためのX選択信号(行選択信号)を選択信号線SL1の一端(第1トランジスタT1−1及び第2トランジスタT2−1のゲート端子)に出力する。具体的には、XアドレスメインデコーダXD1は、Xアドレスプリデコーダ1からのX選択制御信号を入力とし、このX選択制御信号の否定論理積信号を出力するNAND回路10−1と、上記否定論理積信号の論理反転信号をX選択信号として出力するインバータIV2−1とから構成されている。これらNAND回路10−1及びインバータIV2−1は、特性の安定した3V系のMOSトランジスタから構成されている。
2行目〜n行目までのXアドレスメインデコーダXD2〜XアドレスメインデコーダXDnの回路構成も同様である。すなわち、例えば、n行目のXアドレスメインデコーダXDnは、Xアドレスプリデコーダ1から入力されるX選択制御信号に応じて、第1トランジスタT1−n、第2トランジスタT2−n、第3トランジスタT3−n及び第4トランジスタT4−nをON/OFFさせるためのX選択信号を選択信号線SLnの一端(第1トランジスタT1−n及び第2トランジスタT2−nのゲート端子)に出力する。具体的には、XアドレスメインデコーダXDnは、Xアドレスプリデコーダ1からのX選択制御信号を入力とし、このX選択制御信号の否定論理積信号を出力するNAND回路10−nと、上記否定論理積信号の論理反転信号をX選択信号として出力するインバータIV2−nとから構成されている。
Xアドレスプリデコーダ1は、図示しない上位制御装置から入力されるXアドレス信号を基にX選択制御信号を生成してXアドレスメインデコーダXD1〜XDnに出力する。
ここで、Xアドレス信号とは、特性評価を行う被測定トランジスタのX座標(行方向)のアドレスを示す信号である。
1列目のYアドレス選択回路YS1は、第7トランジスタ(ゲート電源用スイッチング素子)T7−1、第8トランジスタ(ゲート電圧検出用スイッチング素子)T8−1及び第9トランジスタ(ゲート基準電圧印加用スイッチング素子)T9−1から構成されており、これらは特性の安定した3V系のnチャネル型MOSトランジスタである。第7トランジスタT7−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートフォース線GFと接続され、ゲート端子は第8トランジスタ8−1のゲート端子及びYアドレスメインデコーダYD1(詳細にはインバータIV3−1の出力端)と接続されている。第8トランジスタT8−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートセンス線GSと接続され、ゲート端子は第7トランジスタT7−1のゲート端子及びYアドレスメインデコーダYD1(詳細にはインバータIV3−1の出力端)と接続されている。第9トランジスタT9−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートバイアス線GBと接続され、ゲート端子はYアドレスメインデコーダYD1(詳細にはインバータIV3−1の入力端)と接続されている。
2列目〜m列目までのYアドレス選択回路YS2〜Yアドレス選択回路YSmの回路構成も同様である。すなわち、例えば、m列目のYアドレス選択回路YSmは、第7トランジスタT7−m、第8トランジスタT8−m及び第9トランジスタ9−mから構成されている。第7トランジスタT7−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートフォース線GFと接続され、ゲート端子は第8トランジスタT8−mのゲート端子及びYアドレスメインデコーダYDm(詳細にはインバータIV3−mの出力端)と接続されている。第8トランジスタT8−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートセンス線GSと接続され、ゲート端子は第7トランジスタ7−mのゲート端子及びYアドレスメインデコーダYDm(詳細にはインバータIV3−mの出力端)と接続されている。第9トランジスタT9−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートバイアス線GBと接続され、ゲート端子はYアドレスメインデコーダYDm(詳細にはインバータIV3−mの入力端)と接続されている。
1列目のYアドレスメインデコーダYD1は、Yアドレスプリデコーダ2から入力されるY選択制御信号に応じて、第7トランジスタT7−1及び第8トランジスタT8−1をON/OFFさせるためのY選択信号(列選択信号)を、第7トランジスタT7−1及び第8トランジスタT8−1のゲート端子に出力すると共に、第9トランジスタT9−1をON/OFFさせるためのY選択反転信号(Y選択信号の論理反転信号)を第9トランジスタT9−1のゲート端子に出力する。具体的には、YアドレスメインデコーダYD1は、Yアドレスプリデコーダ2からのY選択制御信号を入力とし、このY選択制御信号の否定論理積信号を出力するNAND回路20−1と、上記否定論理積信号の論理反転信号をY選択信号として出力するインバータIV3−1とから構成されている。インバータIV3−1の入力端は、第9トランジスタT9−1のゲート端子と接続されているので、第9トランジスタT9−1のゲート端子にはY選択信号の論理反転信号であるY選択反転信号が出力される。
2列目〜m列目までのYアドレスメインデコーダYD2〜YアドレスメインデコーダYDmの回路構成も同様である。すなわち、例えば、m列目のYアドレスメインデコーダYDmは、Yアドレスプリデコーダ2から入力されるY選択制御信号に応じて、第7トランジスタT7−m及び第8トランジスタT8−mをON/OFFさせるためのY選択信号を、第7トランジスタT7−m及び第8トランジスタT8−mのゲート端子に出力すると共に、第9トランジスタT9−mをON/OFFさせるためのY選択反転信号を第9トランジスタT9−mのゲート端子に出力する。具体的には、YアドレスメインデコーダYDmは、Yアドレスプリデコーダ2からのY選択制御信号を入力とし、このY選択制御信号の否定論理積信号を出力するNAND回路20−mと、上記否定論理積信号の論理反転信号をY選択信号として出力するインバータIV3−mとから構成されている。
Yアドレスプリデコーダ2は、図示しない上位制御装置から入力されるYアドレス信号を基にY選択制御信号を生成してYアドレスメインデコーダYD1〜YDmに出力する。
ここで、Yアドレス信号とは、特性評価を行う被測定トランジスタのY座標(列方向)のアドレスを示す信号である。
ドレインフォース線DFは、選択された被測定トランジスタDUT11〜DUTnmにドレイン電圧を供給するための配線であり、その一端は図示しないドレイン電圧供給装置と接続されたドレインフォースパッドDFPが接続されている。ドレインセンス線DSは、選択された被測定トランジスタDUT11〜DUTnmのドレイン電圧を検出するための配線であり、その一端には図示しないドレイン電圧検出装置と接続されたドレインセンスパッドDSPが接続されている。
ソースフォース線SFは、選択された被測定トランジスタDUT11〜DUTnmにソース電圧を供給するための配線であり、その一端は図示しないソース電圧供給装置と接続されたソースフォースパッドSFPが接続されている。ソースセンス線SSは、選択された被測定トランジスタDUT11〜DUTnmのソース電圧を検出するための配線であり、その一端には図示しないソース電圧検出装置と接続されたソースセンスパッドSSPが接続されている。
ドレインソースバイアス線DSBは、非選択の共通ドレイン線D1〜Dn及び共通ソース線S1〜Snに所定のバイアス電圧(基準電圧)を供給するための配線であり、その一端は図示しないドレインソースバイアス電圧供給装置と接続されたドレインソースバイアスパッドDSBPが接続されている。
ゲートフォース線GFは、選択された被測定トランジスタDUT11〜DUTnmにゲート電圧を供給するための配線であり、その一端は図示しないゲート電圧供給装置と接続されたゲートフォースパッドGFPが接続されている。ゲートセンス線GSは、選択された被測定トランジスタDUT11〜DUTnmのゲート電圧を検出するための配線であり、その一端には図示しないゲート電圧検出装置と接続されたゲートセンスパッドGSPが接続されている。ゲートバイアス線GBは、非選択の被測定トランジスタDUT11〜DUTnmのゲート端子にゲートバイアス電圧を供給するための配線であり、その一端には図示しないゲートバイアス電圧供給装置と接続されたゲートバイアスパッドGBPが接続されている。
図1に示すように、ドレインセンス線DSへの接続用スイッチである第3トランジスタT3−1は、ドレインフォース線DFへの接続用スイッチである第1トランジスタT1−1に対して共通ドレイン線D1の反対側に設けることが望ましい。このような配置関係にすることにより、例えば、DUT11が選択された場合に、ドレインフォース線DFから第1トランジスタT1−1を通り、共通ドレイン線D1からDUT11を介して共通ソース線S1を通り、第4トランジスタT4−1を介してソースフォース線SFに電流が流れる経路となり、DUT11から第3トランジスタT3−1を介してドレインセンス線DSに流れる電流をなくすことができ、その結果、DUT11から第3トランジスタT3−1までの共通ドレイン線D1の抵抗成分による電圧降下が生じないため、高精度にドレイン電圧を検出することができる。同様に、ソースセンス線SSへの接続用スイッチである第2トランジスタT2−1は、ソースフォース線SFへの接続用スイッチである第4トランジスタT4−1に対して共通ソース線S1の反対側に設けることが望ましい。
次に、上記のように構成された第1実施形態に係る半導体評価回路の動作について説明する。
まず、上位制御装置は、被測定トランジスタDUT11を選択するためのXアドレス信号をXアドレスプリデコーダ1に出力し、Yアドレス信号をYアドレスプリデコーダ2に出力する。これにより、Xアドレスプリデコーダ1は、1行目のXアドレスメインデコーダXD1にX選択制御信号を出力し、また、XアドレスメインデコーダXD1は、X選択制御信号に応じて、第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1をONさせるためのX選択信号(「1」)を選択信号線SL1の一端に出力する。
これにより、1行目の第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1はONとなり、1行目の共通ドレイン線D1はドレインフォース線DF及びドレインセンス線DSと接続され、共通ソース線S1はソースフォース線SF及びソースセンス線SSと接続される。この時、第5トランジスタT5−1及び第6トランジスタT6−1はOFFとなるため、1行目の共通ドレイン線D1及び共通ソース線S1はドレインソースバイアス線DSBと接続されない(非導通)。
一方、Yアドレスプリデコーダ2は、1列目のYアドレスメインデコーダYD1にY選択制御信号を出力し、また、YアドレスメインデコーダYD1は、Y選択制御信号に応じて、第7トランジスタT7−1及び第8トランジスタT8−1をONさせるためのY選択信号(「1」)を、第7トランジスタT7−1及び第8トランジスタT8−1のゲート端子に出力すると共に、第9トランジスタT9−1をOFFさせるためのY選択反転信号(「0」)を第9トランジスタT9−1のゲート端子に出力する。
これにより、第7トランジスタT7−1及び第8トランジスタT8−1はONとなり、1列目の共通ゲート線G1はゲートフォース線GF及びゲートセンス線GSと接続される。この時、第9トランジスタT9−1はOFFとなるため、1列目の共通ゲート線G1はゲートバイアス線GBと接続されない。
この時、2行目〜n行目までの回路は非選択状態となり、上記の1行目の回路とは正反対の動作となる。すなわち、n行目の回路を代表的に用いて説明すると、n行目の第1トランジスタT1−n、第2トランジスタT2−n、第3トランジスタT3−n及び第4トランジスタT4−nはOFFとなり、n行目の共通ドレイン線Dnはドレインフォース線DF及びドレインセンス線DSと接続されず、共通ソース線Snはソースフォース線SF及びソースセンス線SSと接続されない。この時、第5トランジスタT5−n及び第6トランジスタT6−nはONとなるため、n行目の共通ドレイン線Dn及び共通ソース線Snはドレインソースバイアス線DSBと接続される。
また、2列目〜m列目までの回路も非選択状態となり、上記の1列目の回路とは正反対の動作となる。すなわち、m列目の回路を代表的に用いて説明すると、m列目の第7トランジスタT7−m及び第8トランジスタT8−mはOFFとなり、m列目の共通ゲート線Gmはゲートフォース線GF及びゲートセンス線GSと接続されないが、第9トランジスタT9−1はONとなるため、共通ゲート線Gmはゲートバイアス線GBと接続される。
このような動作により、被測定トランジスタDUT11のみが選択されることになり、ドレインフォース線DFにドレイン電圧を供給し、ソースフォース線SFにソース電圧を供給し、ゲートフォース線GFにゲート電圧を供給することで被測定トランジスタDUT11を駆動させ、ドレインセンス線DS(ドレインセンスパッドDSP)に生じるドレイン電圧を検出すると共にソースセンス線SS(ソースセンスパッドSSP)に生じるソース電圧、ゲートセンス線GS(ゲートセンスパッドGSP)に生じるゲート電圧を検出することにより、被測定トランジスタDUT11の特性評価を行う。
ここで、ゲートバイアス線GBには−0.2Vのゲートバイアス電圧を供給することにより、非選択状態の被測定トランジスタDUT12〜DUTnmのゲート端子には−0.2Vのゲートバイアス電圧が印加され、非選択状態の被測定トランジスタDUT12〜DUTnmは完全にOFF状態となり、非選択状態の被測定トランジスタDUT12〜DUTnmからリーク電流は流れない。
一方、ドレインソースバイアス線DSBにバイアス電圧を供給して、非選択状態の2行目〜n行目における共通ドレイン線D2〜Dn及び共通ソース線S2〜Snにバイアス電圧を印加することにより、これら非選択状態の共通ドレイン線D2〜Dn及び共通ソース線S2〜Snがフローティング状態となることを防ぐことができる。これにより、非選択状態(OFF状態)の第1トランジスタT1−2〜T1−n、第2トランジスタT2−2〜T2−n、第3トランジスタT3−2〜T3−n及び第4トランジスタT4−2〜T4−nに流れるリーク電流を早期に安定化することができるので、従来と比べて特性評価時間の短縮を図ることができる。リーク電流の安定化を図るのであれば、非選択状態の共通ドレイン線及び共通ソース線がフローティング状態となることを防げば良いので、この時のドレインソースバイアス線DSBに供給するバイアス電圧はグランドレベルでも良い。
さらに、例えばドレインソースバイアス線DSBに供給するバイアス電圧を+0.2V程度の正電圧に設定することにより、非選択状態の第1トランジスタT1−2〜T1−n、第2トランジスタT2−2〜T2−n、第3トランジスタT3−2〜T3−n及び第4トランジスタT4−2〜T4−nのソース電圧が+0.2V、ゲート電圧が0Vとなり、これらのトランジスタは完全にOFF状態となり、リーク電流の発生を防止することができる。すなわち、選択されている被測定トランジスタDUT11の特性評価を高精度に行うことができ、良否判定を正確に行うことができる。ドレインソースバイアス線DSBに供給するバイアス電圧は、1Vを超えない範囲でリーク電流が生じない程度の電圧値に設定すれば良い。
また、上記の説明では、被測定トランジスタDUT11を選択した場合について説明したが、他の被測定トランジスタDUT12〜DUTnmも同様にして順次選択して特性評価を行っていくので、第1実施形態に係る半導体評価回路によれば、従来と比べてトータルの特性評価時間の短縮を図ることができると共に特性評価精度の向上を図ることが可能である。
〔第2実施形態〕
図2は、第2実施形態に係る半導体評価回路の回路構成図である。以下において、第1実施形態に係る半導体評価装置との相違点について述べる。
1行目の第2Xアドレス選択回路XS1bは、第3トランジスタ(ドレイン電圧検出用トランジスタ)T3−1、第4トランジスタ(ソース電源用トランジスタ)T4−1から構成されている。これら第3トランジスタT3−1及び第4トランジスタT4−1は、特性の安定した3V系のnチャネル型MOSトランジスタである。第3トランジスタT3−1のドレイン端子はドレインセンス線DSと接続され、ソース端子は共通ドレイン線D1の他端と接続され、ゲート端子は選択信号線SL1の他端及び第4トランジスタT4−1のゲート端子と接続されている。第4トランジスタT4−1のドレイン端子はソースフォース線SFと接続され、ソース端子は共通ソース線S1の他端と接続され、ゲート端子は選択信号線SL1の他端及び第3トランジスタT3−1のゲート端子と接続されている。
2行目〜n行目までの第2Xアドレス選択回路XS2b〜第2Xアドレス選択回路XSnbの回路構成も同様である。すなわち、例えば、n行目の第2Xアドレス選択回路XSnbは、第3トランジスタT3−n、第4トランジスタT4−nから構成されている。第3トランジスタT3−nのドレイン端子はドレインセンス線DSと接続され、ソース端子は共通ドレイン線Dnの他端と接続され、ゲート端子は選択信号線SLnの他端及び第4トランジスタT4−nのゲート端子と接続されている。第4トランジスタT4−nのドレイン端子はソースフォース線SFと接続され、ソース端子は共通ソース線Snの他端と接続され、ゲート端子は選択信号線SLnの他端及び第3トランジスタT3−nのゲート端子と接続されている。
1列目のYアドレス選択回路YS1は、第5トランジスタ(ゲート電源用トランジスタ)T5−1、第6トランジスタ(ゲート電圧検出用トランジスタ)T6−1及び第7トランジスタ(ゲート基準電圧印加用トランジスタ)T7−1から構成されており、これらは特性の安定した3V系のnチャネル型MOSトランジスタである。第5トランジスタT5−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートフォース線GFと接続され、ゲート端子は第6トランジスタT6−1のゲート端子及びYアドレスメインデコーダYD1(詳細にはインバータIV3−1の出力端)と接続されている。第6トランジスタT6−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートセンス線GSと接続され、ゲート端子は第5トランジスタT5−1のゲート端子及びYアドレスメインデコーダYD1(詳細にはインバータIV3−1の出力端)と接続されている。第7トランジスタT7−1のソース端子は共通ゲート線G1の一端と接続され、ドレイン端子はゲートバイアス線GBと接続され、ゲート端子はYアドレスメインデコーダYD1(詳細にはインバータIV3−1の入力端)と接続されている。
2列目〜m列目までのYアドレス選択回路YS2〜Yアドレス選択回路YSmの回路構成も同様である。すなわち、例えば、m列目のYアドレス選択回路YSmは、第5トランジスタT5−m、第6トランジスタT6−m及び第7トランジスタT7−mから構成されている。第5トランジスタT5−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートフォース線GFと接続され、ゲート端子は第6トランジスタT6−mのゲート端子及びYアドレスメインデコーダYDm(詳細にはインバータIV3−mの出力端)と接続されている。第6トランジスタT6−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートセンス線GSと接続され、ゲート端子は第5トランジスタT5−mのゲート端子及びYアドレスメインデコーダYDm(詳細にはインバータIV3−mの出力端)と接続されている。第7トランジスタT7−mのソース端子は共通ゲート線Gmの一端と接続され、ドレイン端子はゲートバイアス線GBと接続され、ゲート端子はYアドレスメインデコーダYDm(詳細にはインバータIV3−mの入力端)と接続されている。
1列目のYアドレスメインデコーダYD1は、Yアドレスプリデコーダ2から入力されるY選択制御信号に応じて、第5トランジスタT5−1及び第6トランジスタT6−1をON/OFFさせるためのY選択信号(列選択信号)を、第5トランジスタT5−1及び第6トランジスタT6−1のゲート端子に出力すると共に、第7トランジスタT7−1をON/OFFさせるためのY選択反転信号(Y選択信号の論理反転信号)を第7トランジスタT7−1のゲート端子に出力する。具体的には、YアドレスメインデコーダYD1は、Yアドレスプリデコーダ2からのY選択制御信号を入力とし、このY選択制御信号の否定論理積信号を出力するNAND回路20−1と、上記否定論理積信号の論理反転信号をY選択信号として出力するインバータIV3−1とから構成されている。インバータIV3−1の入力端は、第7トランジスタT7−1のゲート端子と接続されているので、第7トランジスタT7−1のゲート端子にはY選択信号の論理反転信号であるY選択反転信号が出力される。
2列目〜m列目までのYアドレスメインデコーダYD2〜YアドレスメインデコーダYDmの回路構成も同様である。すなわち、例えば、m列目のYアドレスメインデコーダYDmは、Yアドレスプリデコーダ2から入力されるY選択制御信号に応じて、第5トランジスタT5−m及び第6トランジスタT6−mをON/OFFさせるためのY選択信号を、第5トランジスタT5−m及び第6トランジスタT6−mのゲート端子に出力すると共に、第7トランジスタT7−mをON/OFFさせるためのY選択反転信号を第7トランジスタT7−mのゲート端子に出力する。具体的には、YアドレスメインデコーダYDmは、Yアドレスプリデコーダ2からのY選択制御信号を入力とし、このY選択制御信号の否定論理積信号を出力するNAND回路20−mと、上記否定論理積信号の論理反転信号をY選択信号として出力するインバータIV3−mとから構成されている。
1V系のMOSトランジスタである被測定トランジスタDUT11〜DUTnmと、3V系のMOSトランジスタから構成されている選択回路系であるXアドレスプリデコーダ1、XアドレスメインデコーダXD1〜XDn、第1Xアドレス選択回路XS1a〜XSna、第2Xアドレス選択回路XS1b〜XSnb、Yアドレスプリデコーダ2、YアドレスメインデコーダYD1〜YDm、Yアドレス選択回路YS1〜YSmとは、同一の半導体基板上に形成されている。
図3は、同一の半導体基板上に形成された被測定トランジスタと選択回路系の断面構造を模式的に表した図である。図3に示すように、本実施形態では、P型半導体基板(P−sub)30上に、被測定トランジスタである1V系のMOSトランジスタを構成するwell構造と、選択回路系である3V系のMOSトランジスタを構成するwell構造とを用いる。
被測定トランジスタを形成する領域では、P−sub30上に形成されたDeep−Nwell(DNW)31内に、1V系のN型MOSトランジスタを作製するためのP−well(PW)32と、1V系のP型MOSトランジスタを作製するためのN−well(NW)33とが形成されている。PW32内には、ソース領域32Sとドレイン領域32Dとが形成されており、ソース領域32Sにはソース端子PSが接続され、ドレイン領域32Dにはドレイン端子PDが接続されている。NW33内には、ソース領域33Sとドレイン領域33Dとが形成されており、ソース領域33Sにはソース端子PSが接続され、ドレイン領域33Dにはドレイン端子PDが接続されている。
本実施形態では、被測定トランジスタとしてN型MOSトランジスタを想定しているため、PW32内におけるソース領域32Sのソース端子PSが共通ソース線と接続され、ドレイン領域32Dのドレイン端子PDが共通ドレイン線と接続される。また、図2では図示を省略しているが、N型MOSトランジスタのPW32には、well電圧VPWが印加されている。また、被測定トランジスタとしてP型MOSトランジスタを用いる場合は、NW33内におけるソース領域33Sのソース端子PSを共通ソース線と接続し、ドレイン領域33Dのドレイン端子PDを共通ドレイン線と接続する。このP型MOSトランジスタのNW33には、well電圧VNWが印加される。このNW33のwell電圧VNWと、DNW31に印加されるwell電圧VDNWとを同電位とする。
一方、選択回路系では、P−sub30上に、3V系のN型MOSトランジスタを作製するための高電圧用P−well(HPW)34と、3V系のP型MOSトランジスタを作製するための高電圧用N−well(HNW)35とが形成されている。HPW34内には、ソース領域34Sとドレイン領域34Dとが形成され、HNW35内には、ソース領域35Sとドレイン領域35Dとが形成されている。N型MOSトランジスタのHPW34と、ソース領域34Sと、P−sub30とは選択回路系のVSS(基準電源電圧)と共通接続されている。また、P型MOSトランジスタのHNW35とソース領域35Sとは選択回路系のVDDと共通接続されている。
このような構造を採用することにより、被測定トランジスタのwellと選択回路系のwellとを電気的に分離することができるため、それぞれのwellに異なる電圧を印加することができる。本実施形態では、VPW=0V、VNW=VDNW=1.0V、Vsub(P−sub30の印加電圧)=VHPW(HPW34の印加電圧)=VSS=−0.5V、VHNW(HNW35の印加電圧)=VDD=3.3Vとする。すなわち、図1に示すように、選択回路系であるXアドレスプリデコーダ1、XアドレスメインデコーダXD1〜XDn、Yアドレスプリデコーダ2、YアドレスメインデコーダYD1〜YDmのVDDは3.3V、VSSは−0.5Vとなる。
次に、上記のように構成された第2実施形態に係る半導体評価回路の動作について説明する。
まず、上位制御装置は、被測定トランジスタDUT11を選択するためのXアドレス信号をXアドレスプリデコーダ1に出力し、Yアドレス信号をYアドレスプリデコーダ2に出力する。これにより、Xアドレスプリデコーダ1は、1行目のXアドレスメインデコーダXD1にX選択制御信号を出力し、また、XアドレスメインデコーダXD1は、X選択制御信号に応じて、第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1をONさせるためのX選択信号(ハイレベル信号)を選択信号線SL1の一端に出力する。
これにより、1行目の第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1はONとなり、1行目の共通ドレイン線D1はドレインフォース線DF及びドレインセンス線DSと接続され、共通ソース線S1はソースフォース線SF及びソースセンス線SSと接続される。
一方、Yアドレスプリデコーダ2は、1列目のYアドレスメインデコーダYD1にY選択制御信号を出力し、また、YアドレスメインデコーダYD1は、Y選択制御信号に応じて、第5トランジスタT5−1及び第6トランジスタT6−1をONさせるためのY選択信号(ハイレベル信号)を、第5トランジスタT5−1及び第6トランジスタT6−1のゲート端子に出力すると共に、第7トランジスタT7−1をOFFさせるためのY選択反転信号(ローレベル信号)を第7トランジスタT7−1のゲート端子に出力する。
これにより、第5トランジスタT5−1及び第6トランジスタT6−1はONとなり、1列目の共通ゲート線G1はゲートフォース線GF及びゲートセンス線GSと接続される。この時、第7トランジスタT7−1はOFFとなるため、1列目の共通ゲート線G1はゲートバイアス線GBと接続されない。
この時、2行目〜n行目までの回路は非選択状態となり、上記の1行目の回路とは正反対の動作となる。すなわち、n行目の回路を代表的に用いて説明すると、n行目のXアドレスメインデコーダXDnはX選択信号(ローレベル信号)を出力するので、n行目の第1トランジスタT1−n、第2トランジスタT2−n、第3トランジスタT3−n及び第4トランジスタT4−nはOFFとなり、n行目の共通ドレイン線Dnはドレインフォース線DF及びドレインセンス線DSと接続されず、共通ソース線Snはソースフォース線SF及びソースセンス線SSと接続されない。
また、2列目〜m列目までの回路も非選択状態となり、上記の1列目の回路とは正反対の動作となる。すなわち、m列目の回路を代表的に用いて説明すると、m列目の第5トランジスタT5−m及び第6トランジスタT6−mはOFFとなり、m列目の共通ゲート線Gmはゲートフォース線GF及びゲートセンス線GSと接続されないが、第7トランジスタT7−mはONとなるため、共通ゲート線Gmはゲートバイアス線GBと接続される。ここで、ゲートバイアス線GBには−0.2Vのゲートバイアス電圧を供給することにより、非選択状態の被測定トランジスタDUT12〜DUTnmのゲート端子には−0.2Vのゲートバイアス電圧が印加され、非選択状態の被測定トランジスタDUT12〜DUTnmは完全にOFF状態となり、非選択状態の被測定トランジスタDUT12〜DUTnmからオフリーク電流は流れない。
このような動作により、被測定トランジスタDUT11のみが選択され、ドレインフォース線DFにドレイン電圧(例えば1.0V)を供給し、ソースフォース線SFにソース電圧(例えば0V)を供給し、ゲートフォース線GFにゲート電圧を供給することで被測定トランジスタDUT11を駆動させ、ドレインセンス線DS(ドレインセンスパッドDSP)に生じるドレイン電圧を検出すると共にソースセンス線SS(ソースセンスパッドSSP)に生じるソース電圧、ゲートセンス線GS(ゲートセンスパッドGSP)に生じるゲート電圧を検出することにより、被測定トランジスタDUT11の特性評価を行う。
ここで、非選択状態の被測定トランジスタDUT12〜DUTnmのドレイン端子及びソース端子は、図3からわかるように、PW32に印加されている電圧(VPW=0V)と同電位となる。一方、非選択行のXアドレスメインデコーダXD2〜XDnが出力するローレベルのX選択信号はVSSレベルと同電位、つまり−0.5Vとなる。すなわち、非選択行の第1トランジスタT1−2〜T1−n、第2トランジスタT2−2〜T2−n、第3トランジスタT3−2〜T3−n及び第4トランジスタT4−2〜T4−nのそれぞれのゲート端子にはソース端子の電圧(0V)より十分低い−0.5Vが印加されるため、これらのトランジスタは十分にOFFし、オフリーク電流を大幅に低減することができる。その結果、選択中の被測定トランジスタDUT11の特性評価精度の向上及び特性評価時間の短縮を図ることができる。
また、上記の説明では、被測定トランジスタDUT11を選択した場合について説明したが、他の被測定トランジスタDUT12〜DUTnmも同様にして順次選択して特性評価を行っていくので、第2実施形態に係る半導体評価回路によれば、従来と比べてトータルの特性評価時間の短縮を図ることができると共に特性評価精度の向上を図ることが可能である。
〔第3実施形態〕
次に、本発明の第3実施形態について説明する。
まず、第3実施形態の前提として、1つの被測定トランジスタ毎にケルビンセンス評価を行うことができるように構成された完全分離型ケルビンセンス方式の半導体評価回路について説明する。
図10は、改良された完全分離型ケルビンセンス方式の半導体評価回路の回路構成図である。この図10に示すように、改良された完全分離型ケルビンセンス方式の半導体評価回路は、第1トランジスタ(ドレイン電源用スイッチング素子、ドレイン電源用トランジスタ)T10、第2トランジスタ(ドレイン電圧検出用スイッチング素子、ドレイン電圧検出用トランジスタ)T20、第3トランジスタ(ソース電源用スイッチング素子、ソース電源用トランジスタ)T30、第4トランジスタ(ソース電圧検出用スイッチング素子、ソース電圧検出用トランジスタ)T40、第5トランジスタ(ゲート電源用スイッチング素子、ゲート電源用トランジスタ)T50、第6トランジスタ(ゲート電圧検出用スイッチング素子、ゲート電圧検出用トランジスタ)T60、NAND回路100、インバータ110、Xアドレス線(第1のアドレス線)XAd、Yアドレス線(第2のアドレス線)YAd、ドレインフォース線DF、ドレインセンス線DS、ソースフォース線SF、ソースセンス線SS、ゲートフォース線GF及びゲートセンス線GSから構成されている。NAND回路100及びインバータ110は、本発明における選択回路を構成している。
第1トランジスタT10、第2トランジスタT20、第3トランジスタT30、第4トランジスタT40、第5トランジスタT50及び第6トランジスタT60は、特性の安定した3V系のnチャネル型MOSトランジスタであり、NAND回路100及びインバータ110も同一プロセスによって作製された3V系のMOSトランジスタから構成されている。
第1トランジスタT10のドレイン端子はドレインフォース線DFと接続され、ソース端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子はインバータ110の出力端と接続されている。第2トランジスタT20のドレイン端子はドレインセンス線DSと接続され、ソース端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子はインバータ110の出力端と接続されている。第3トランジスタT30のドレイン端子はソースフォース線SFと接続され、ソース端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子はインバータ110の出力端と接続されている。
第4トランジスタT40のドレイン端子はソースセンス線SSと接続され、ソース端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子はインバータ110の出力端と接続されている。
第5トランジスタT50のドレイン端子はゲートフォース線GFと接続され、ソース端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子はインバータ110の出力端と接続されている。第6トランジスタT60のドレイン端子はゲートセンス線GSと接続され、ソース端子は被測定トランジスタDUTのゲート端子と接続され、ゲート端子はインバータ110の出力端と接続されている。
NAND回路100の一方の入力端はXアドレス線XAdと接続され、他方の入力端はYアドレス線YAdと接続されており、Xアドレス線XAdを介して入力されるX選択信号とYアドレス線YAdを介して入力されるY選択信号との否定論理積信号をインバータ110に出力する。インバータ110は、上記否定論理積信号の論理反転信号を選択信号として出力する。
このように1つの被測定トランジスタDUTに対して設けられた第1トランジスタT10、第2トランジスタT20、第3トランジスタT30、第4トランジスタT40、第5トランジスタT50、第6トランジスタT60、NAND回路100及びインバータ110を1つの評価ユニット200とし、この評価ユニット200を行方向及び列方向に複数個n行m列のマトリクス状に配置することにより、DMAを容易に構成することができる。
要するに、評価ユニット200の中に、アドレス選択回路を含むことで、この評価ユニット200の選択が容易になる。
次に、上記のような構成の評価ユニット200の動作について説明する。
図示しないデコーダによってXアドレス線XAd及びYアドレス線YAdに「1」を示すX選択信号及びY選択信号が出力されて評価ユニット200が選択されると、NAND回路100の出力は「0」ローレベルとなり、インバータ110の出力、つまり選択信号は「1」ハイレベルとなる。
これにより、第1トランジスタT10、第2トランジスタT20、第3トランジスタT30、第4トランジスタT40、第5トランジスタT50及び第6トランジスタT60の全てはON状態となり、被測定トランジスタDUTのドレイン端子はドレインフォース線DF及びドレインセンス線DSと接続され、ソース端子はソースフォース線SF及びソースセンス線SSと接続され、ゲート端子はゲートフォース線GF及びゲートセンス線GSと接続される。そして、ドレインフォース線DFにドレイン電圧を供給し、ソースフォース線SFにソース電圧を供給し、ゲートフォース線GFにゲート電圧を供給することで被測定トランジスタDUTを駆動させ、ドレインセンス線DSに生じるドレイン電圧を検出すると共にソースセンス線SSに生じるソース電圧、ゲートセンス線GSに生じるゲート電圧を検出することにより、被測定トランジスタDUTの特性評価を行う。
一方、デコーダによってXアドレス線XAd及びYアドレス線YAdの少なくとも1つに「0」を示すX選択信号またはY選択信号が出力されて評価ユニット200が非選択とされると、NAND回路100の出力は「1」ハイレベルとなり、インバータ110の出力、つまり選択信号は「0」ローレベルとなる。この場合、第1トランジスタT10、第2トランジスタT20、第3トランジスタT30、第4トランジスタT40、第5トランジスタT50及び第6トランジスタT60の全てはOFF状態となり、被測定トランジスタDUTは非選択状態となる。
このような評価ユニット200を有する半導体評価回路では、個々の被測定トランジスタに対してスイッチ(トランジスタ)が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能であるが、1つの評価ユニット200は面積が比較的大きくなるので、大容量のDMAには向かない。しかしながら、例えば、n=m=512の構成で256K個の被測定トランジスタの評価が可能な中規模のDMAを構成する場合、ドレインフォース線DF側の第1トランジスタT10、あるいはソースフォース線SF側の第3トランジスタT30の寸法が、例えばドレイン電流を1mA流す場合、W=20μmとなり、256K個分のトータル寸法は512×512×20μm=5242880μmとなり、非選択時のオフリーク電流を0.1pA/μmとすると、トータルのリーク電流は500nAとなってしまい、DMAとして使用することはできない。
このような問題を解決するために考案されたものが、第3実施形態に係る半導体評価回路および後述する第4実施形態に係る半導体評価回路である。図4は、第3実施形態に係る半導体評価回路の回路構成図である。図4において図10と同様の構成要素には同一符号を付し、説明を省略する。図4に示すように、第3実施形態に係る半導体評価回路と、図10の完全分離型ケルビンセンス方式の半導体評価回路とで異なる点は、ドレインソースバイアス線(基準電圧供給線)DSBと、第7トランジスタ(ドレイン基準電圧印加用スイッチング素子)T70と、第8トランジスタ(ソース基準電圧印加用スイッチング素子)T80とが新たに設けられたことである。第3実施形態における評価ユニットの符号を200’とする。
第7トランジスタT70及び第8トランジスタT80は、特性の安定した3V系のnチャネル型MOSトランジスタである。第7トランジスタT70のドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は被測定トランジスタDUTのドレイン端子と接続され、ゲート端子はインバータ110の入力端に接続されている。第8トランジスタT80のドレイン端子はドレインソースバイアス線DSBと接続され、ソース端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子はインバータ110の入力端に接続されている。ドレインソースバイアス線DSBは、第1実施形態と同様に、バイアス電圧を供給するための配線である。
次に、このように構成された第2実施形態に係る半導体評価回路の動作について説明する。まず、評価ユニット200’が選択された場合、NAND回路100の出力は「0」となるので、第7トランジスタT70及び第8トランジスタT80はOFF状態となり、従来と同様に被測定トランジスタDUTの特性評価を行うことができる。
一方、評価ユニット200’が非選択とされた場合は、NAND回路100の出力は「1」となるので、第7トランジスタT70及び第8トランジスタT80はON状態となり、被測定トランジスタDUTのドレイン端子及びソース端子にはバイアス電圧が印加される。ここで、例えばバイアス電圧を+0.2Vと設定すると、第1トランジスタT10のドレイン電圧は1.0V、ソース電圧は0.2V、ゲート電圧は0Vとなり、ソース電圧よりゲート電圧の方が低くなるため、第1トランジスタT10のオフリーク電流を2桁程度低減することができる。また、第3トランジスタT30のオフリーク電流についても同様に低減することができる。
以上のように、第3実施形態に係る半導体評価回路によれば、完全分離型ケルビンセンス方式の構成であっても非選択状態の評価ユニット200’にて発生するオフリーク電流を低減することができ、その結果、高精度に被測定トランジスタの特性評価を行うことが可能である。
〔第4実施形態〕
次に、本発明の第4実施形態について説明する。以下において、第3実施形態に係る半導体評価回路との相違点について述べる。
図5は、第2実施形態に係る半導体評価回路の回路構成図である。図5に示すように、第2実施形態に係る半導体評価回路と、図10とで異なる点は、第2実施形態と同様に、1V系の被測定トランジスタDUTのwellと、3V系の選択回路系(第1トランジスタT10、第2トランジスタT20、第3トランジスタT30、第4トランジスタT40、第5トランジスタT50、第6トランジスタT60、NAND回路100、インバータ110)のwellとを電気的に分離する構造を採用し、それぞれのwellに異なる電圧を印加した点である。すなわち、図5に示すように、選択回路系であるNAND回路100、インバータ110のVDDは3.3V、VSSは−0.5Vとなる。図5では、図10と区別するために、評価回路200’、第1トランジスタT10’、第2トランジスタT20’、第3トランジスタT30’、第4トランジスタT40’、第5トランジスタT50’、第6トランジスタT60’、NAND回路100’、インバータ110’と符号を変更している。
次に、このように構成された第4実施形態に係る半導体評価回路の動作について説明する。まず、評価ユニット200’が選択された場合、インバータ110’の出力はハイレベル(3.3V)となり、第1トランジスタT10’、第2トランジスタT20’、第3トランジスタT30’、第4トランジスタT40’、第5トランジスタT50’及び第6トランジスタT60’のゲート端子には3.3Vが印加されるため、これらトランジスタは全てON状態となり、図8と同様に被測定トランジスタDUTの特性評価を行うことができる。ここで、ドレインフォース線DFの電圧を1.2Vと設定することにより、第1トランジスタT10’、第2トランジスタT20’、第3トランジスタT30’、第4トランジスタT40’、第5トランジスタT50’及び第6トランジスタT60’は、十分に三極間領域で動作し、抵抗も十分小さく設定することができる。
一方、評価ユニット200’が非選択とされた場合は、インバータ110’の出力はローレベル(−0.5V)となるので、第1トランジスタT10’、第2トランジスタT20’、第3トランジスタT30’、第4トランジスタT40’、第5トランジスタT50’及び第6トランジスタT60’は全てOFF状態となり、被測定トランジスタDUTは非選択となる。ここで、第1トランジスタT10’、第2トランジスタT20’、第3トランジスタT30’、第4トランジスタT40’、第5トランジスタT50’及び第6トランジスタT60’のゲート端子には−0.5Vが印加されるため、これらトランジスタに生じるオフリーク電流を大幅に(3桁程度)低減することができる。
以上のように、第4実施形態に係る半導体評価回路によれば、完全分離型ケルビンセンス方式の構成であっても非選択状態の評価ユニット200’にて発生するオフリーク電流を低減することができ、その結果、DMAを構成した場合に高精度に被測定トランジスタの特性評価を行うことが可能である。
〔第5実施形態〕
次に、本発明の第5実施形態について説明する。第5実施形態に係る半導体評価回路は、第4実施形態の完全分離型ケルビンセンス方式の半導体評価回路を複数用いてDMAを構成した場合において、オフリーク電流をより低減することを可能とする。
図6は、第5実施形態に係る半導体評価回路の回路構成図である。図6に示すように、第5実施形態に係る半導体評価回路では、第4実施形態の構成要素に加えて、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130が新たに設けられている。ドレイン用スイッチトランジスタ120は、N型MOSトランジスタであり、ゲート端子がYアドレス線YAdと接続され、ドレイン端子がドレインフォースパッドDFPと接続され、ソース端子がドレインフォース線DFと接続されている。ソース用スイッチトランジスタ130は、N型MOSトランジスタであり、ゲート端子がYアドレス線YAdと接続され、ドレイン端子がソースフォースパッドSFPと接続され、ソース端子がソースフォース線SFと接続されている。
これにより、評価ユニット200’、つまり被測定トランジスタDUTが非選択の場合、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130はOFF状態となるので、非選択の評価ユニット200’をドレインフォース線DF及びソースフォース線SFから分離することができ、評価ユニット1個分のオフリーク電流を削減することができる。
例えば、図7に示すように、第5実施形態の半導体評価回路を2列分配置してDMAを構成した場合を想定して具体的に説明する。図7において、1列目の評価ユニット、ドレイン用スイッチトランジスタ、ソース用スイッチトランジスタ及びYアドレス線の符号を、それぞれ200’−1、120−1、130−1、YAd1とし、2列目の評価ユニット、ドレイン用スイッチトランジスタ、ソース用スイッチトランジスタ及びYアドレス線の符号を、それぞれ200’−2、120−2、130−2、YAd2とする。
ここで、1列目の評価ユニット200’−1を選択(Yアドレス線YAd1はハイレベル)し、2列目の評価ユニット200’−2を非選択(Yアドレス線YAd2はローレベル)とした場合、ドレイン用スイッチトランジスタ120−1及びソース用スイッチトランジスタ130−1はON状態となり、ドレイン用スイッチトランジスタ120−2及びソース用スイッチトランジスタ130−2はOFF状態となる。すなわち、ドレインフォース線DF及びソースフォース線SFに流れるトータルのオフリーク電流には、選択されている評価ユニット200’−1によって発生したものだけが含まれ、評価ユニット200’−2にて発生したオフリーク電流は含まれない。従って、ドレインフォース線DF及びソースフォース線SFに流れるオフリーク電流は、評価ユニット1個(1列)分だけ削減されて1/2となる。
同様に、例えば第5実施形態の半導体評価回路を8列分配置してDMAを構成した場合、ドレインフォース線DF及びソースフォース線SFに流れるオフリーク電流を1/8に低減でき、さらに、512列分配置してDMAを構成した場合はオフリーク電流を1/512に低減できるので、ドレインフォース線DF及びソースフォース線SFに流れるオフリーク電流はほとんど問題とならなくなる。
このように、第5実施形態に係る半導体評価回路を用いることにより、完全分離型ケルビンセンス方式の大規模なDMAを構成した場合であっても、オフリーク電流の影響を極めて軽微にすることができ、高精度に被測定トランジスタの特性評価を行うことが可能である。
以下、第5実施形態で示した完全分離型ケルビンセンス方式の半導体評価回路において、ドレインフォース線DF、ソースフォース線SF、選択回路系のVDD及びVSSの電圧設定例を図8を参照して説明する。 図8では、説明の簡略化のために、図6において動作に必要なフォース側のトランジスタ(第1トランジスタT10’、第3トランジスタT30’、第5トランジスタT50’)のみを抜きだしている。
図8に示すように、被測定トランジスタDUTの測定電圧として、ドレイン電圧(点bの電圧)を1.2V、ソース電圧(点cの電圧)を0Vと想定する。このような電圧を被測定トランジスタDUTのドレイン端子及びソース端子に印加するためには、第1トランジスタT10’、第3トランジスタT30’、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130の抵抗成分を考慮すると、ドレインフォース線DFには1.5V、点aには1.4V、点dには−0.2V、ソースフォース線SFには−0.3Vの電圧が設定される。ここで、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130のサイズは、第1トランジスタT10’の2倍の大きさと仮定している。
この評価ユニット200’が非選択のときは、NAND回路140、インバータ150で構成されるYデコーダの出力及びNAND回路100’、インバータ110’で構成される評価ユニット200’内のデコーダの出力が共に−0.5Vとなり、第1トランジスタT10’、第3トランジスタT30’、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130は完全にOFF状態となり、オフリーク電流は低減される。ここで、ケルビンセンス方式で特に注意する事項として、スイッチ(第1トランジスタT10’、第3トランジスタT30’、ドレイン用スイッチトランジスタ120及びソース用スイッチトランジスタ130)の抵抗成分、配線の寄生抵抗等により、例えば点cの電圧を0Vに設定するためにはソースフォース線SFを−0.3Vに設定する必要がある。第3トランジスタT30’及びソース用スイッチトランジスタ130を完全にOFFにするためには、ソースフォース線SFの電圧VSF>VSSに設定する必要がある。
よって、上記のように本実施例では、VSF=−0.3V、VSS=−0.5Vに設定した。
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタやその他のトランジスタをpチャネル型のMOSトランジスタとしたり、また、行と列の関係を入れ替えても良い(行方向に共通ゲート線を設け、列方向に共通ドレイン線及び共通ソース線を設ける)。
また、本発明では、DUTに微細トランジスタを想定しているため、微細プロセスのDUTトランジスタとは別に、評価用の制御回路(デコーダ等)には安定した3V系のプロセスを用いたが、DUTのプロセスが比較的安定したものであれば、評価用の制御回路もDUTと同一のプロセスで作られたトランジスタを用いても、本発明の要旨を逸脱しない。
ここで、ケルビンセンス方式における電圧検知用端子(センス線)について言及する。
電圧検知端子の目的は、DMAの構成により測定系に寄生抵抗が入り、電流の流れるドレインーソース経路は寄生抵抗により電圧降下が起こり、正確な測定が出来ない。そのために、被測定トランジスタの根元のドレイン電圧或いはソース電圧を検出するための端子である。従って、通常は、ドレイン、ソース及びゲートに検知端子を設けるが、最も重要なのは、ドレインーソースの電流経路であり、ゲートには電流の流れる経路がないため、DUTの面積重視で、多少の測定精度を落としても良い場合には、ゲートの検知端子は省略できる。
本発明の半導体評価回路によれば、被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。

Claims (21)

  1. 1つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、
    非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える半導体評価回路。
  2. 前記被測定トランジスタは、n行m列のマトリクス状に配置されており、
    各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、
    各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、
    各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、
    ドレイン電圧検出線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用スイッチング素子と、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用スイッチング素子と、
    各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用スイッチング素子と、
    各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用スイッチング素子と、
    各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用スイッチング素子と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用スイッチング素子と、
    特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子及び前記ソース電圧検出用スイッチング素子をオンさせるための行選択信号を出力する行選択制御回路と、
    前記アドレス信号を基に、選択すべき列の前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための列選択信号を出力する列選択制御回路と、
    を備え、
    前記基準電圧印加回路は、前記行選択信号の論理反転信号を基に、非選択の行における前記共通ドレイン線及び前記共通ソース線に所定の基準電圧を印加する請求項1記載の半導体評価回路。
  3. 前記基準電圧印加回路は、
    所定の基準電圧を供給するための基準電圧供給線と、
    各行毎に設けられ、各行の共通ドレイン線と前記基準電圧供給線との接続/非接続を切り替えるn個のドレイン基準電圧印加用スイッチング素子と、 各行毎に設けられ、各行の共通ソース線と前記基準電圧供給線との接続/非接続を切り替えるn個のソース基準電圧印加用スイッチング素子と、 各行毎に設けられ、前記行選択制御回路から出力される行選択信号の論理反転信号を各行の前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する論理反転回路と、
    を備える請求項2記載の半導体評価回路。
  4. 前記ドレイン電源用スイッチング素子は前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用スイッチング素子は前記共通ドレイン線の他端に配置されており、 前記ソース電源用スイッチング素子は前記共通ソース線の一端に配置され、前記ソース電圧検出用スイッチング素子は前記共通ソース線の他端に配置されている請求項2または3記載の半導体評価回路。
  5. 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用スイッチング素子と、
    をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用スイッチング素子に出力する請求項2または3に記載の半導体評価回路。
  6. 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記ゲート基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、 前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタ素子から構成されている請求項5記載の半導体評価回路。
  7. ドレイン電圧検出線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    第1のアドレス線と、
    第2のアドレス線と、 1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用スイッチング素子と、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用スイッチング素子と、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用スイッチング素子と、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用スイッチング素子と、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための選択信号を出力する選択回路と、 を備え、 前記基準電圧印加回路は、前記選択信号の論理反転信号を基に、非選択の被測定トランジスタにおける前記ドレイン端子及び前記ソース端子に所定の基準電圧を印加する請求項1記載の半導体評価回路。
  8. 前記基準電圧印加回路は、
    所定の基準電圧を供給するための基準電圧供給線と、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記基準電圧供給線との接続/非接続を切り替えるドレイン基準電圧印加用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記基準電圧供給線との接続/非接続を切り替えるソース基準電圧印加用スイッチング素子と、 を備え、 前記選択回路は、前記選択信号の論理反転信号をドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する請求項7記載の半導体評価回路。
  9. 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、 前記選択回路は、3V系の高耐圧MOSトランジスタ素子から構成されている請求項8記載の半導体評価回路。
  10. 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記選択回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状に配置して構成される請求項8または9に記載の半導体評価回路。
  11. 前記所定の基準電圧は、グランドレベルである請求項1に記載の半導体評価回路。
  12. 前記所定の基準電圧は、正電圧である請求項1に記載の半導体評価回路。
  13. 1つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの1つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、
    前記被測定トランジスタと前記選択回路系とは電気的に分離されたwell構造によって前記半導体基板上に形成されており、
    前記選択回路系の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する半導体評価回路。
  14. 前記被測定トランジスタは、n行m列のマトリクス状に配置されており、
    各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、
    各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、
    各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、
    ドレイン電源線と、
    ドレイン電圧検出線と、
    ソース電源線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、が前記半導体基板上に形成されており、
    前記選択回路系は、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用トランジスタと、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用トランジスタと、
    各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用トランジスタと、
    各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用トランジスタと、
    各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用トランジスタと、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用トランジスタと、
    特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ及び前記ソース電圧検出用トランジスタをオンさせるための行選択信号を出力する行選択制御回路と、
    前記アドレス信号を基に、選択すべき列の前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための列選択信号を出力する列選択制御回路と、
    から構成されており、
    前記行選択制御回路及び列選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する請求項13記載の半導体評価回路。
  15. 前記ドレイン電源用トランジスタは前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用トランジスタは前記共通ドレイン線の他端に配置されており、 前記ソース電源用トランジスタは前記共通ソース線の一端に配置され、前記ソース電圧検出用トランジスタは前記共通ソース線の他端に配置されている請求項14記載の半導体評価回路。
  16. 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用トランジスタと、
    をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用トランジスタに出力する請求項14または15に記載の半導体評価回路。
  17. 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記ゲート基準電圧印加用トランジスタは、3V系の高耐圧MOSトランジスタであり、 前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている請求項16記載の半導体評価回路。
  18. ドレイン電源線と、
    ドレイン電圧検出線と、
    ソース電源線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    第1のアドレス線と、
    第2のアドレス線と、が前記半導体基板上に形成されており、
    前記選択回路系は、 1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用トランジスタと、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用トランジスタと、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用トランジスタと、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用トランジスタと、
    前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用トランジスタと、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用トランジスタと、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための選択信号を出力する選択制御回路と、 から構成されており、 前記選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する請求項13記載の半導体評価回路。
  19. 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記選択制御回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状にn行m列配置して構成される請求項18記載の半導体評価回路。
  20. 前記ドレイン電源線にドレイン電源を外部から供給するためのドレイン電源供給用パッドと、
    前記ソース電源線にソース電源を外部から供給するためのソース電源供給用パッドと、 各列毎に設けられ、前記ドレイン電源供給用パッドと各列のドレイン電源線との接続/非接続を切り替えるドレイン用スイッチトランジスタと、 各列毎に設けられ、前記ソース電源供給用パッドと各列の前記ソース電源線との接続/非接続を切り替えるソース用スイッチトランジスタと、をさらに備え、 前記ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタのゲート端子は、各列に対応する第1のアドレス線または第2のアドレス線の一方に接続されている請求項19記載の半導体評価回路。
  21. 前記被測定トランジスタは、1V系の低電圧MOSトランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ、ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタは、3V系の高耐圧MOSトランジスタであり、 前記選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている請求項20記載の半導体評価回路。
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