JPWO2009017223A1 - 半導体評価回路 - Google Patents

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Abstract

この半導体評価回路は、１つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える。

Description

本発明は、半導体評価回路に関し、特にＤＵＴ(Device Under Test）である被測定トランジスタの特性を評価するための半導体評価回路に関する。
本願は、２００７年０８月０２日に日本に出願された特願２００７−２０１９２２号、および２００７年０８月０２日に日本に出願された特願２００７−２０１９２３号に基づき優先権を主張し、その内容をここに援用する。
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハに作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
従来、大規模な素子評価を行うＴＥＧとして、例えば図９Ａに示すように複数個の被測定トランジスタをｎ行ｍ列のマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。
共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。
これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。
また、共通ゲート線Ｇ１にはゲート選択回路５００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。図９ＢはスイッチＳＷ１〜ＳＷ３の回路図である。
Yoshiyuki Shimizu, MitsuoNakamura, Toshimasa Matsuoka, and Kenji Taniguchi,"Test structure for precise statistical characteristics measurement of MOSFETs", IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
上記従来技術では、大規模なＤＭＡ−ＴＥＧ、例えばｍ＝ｎ＝２０４８、すなわち４Ｍ個のトランジスタ評価が可能なＴＥＧを構成した場合、ドレインフォース線には２０４８個のスイッチＳＷ２が接続される。例えば、被測定トランジスタの測定電流を１ｍＡ程度に設定すると、スイッチＳＷ２のトランジスタ寸法はＷ／Ｌ＝２０μｍ／０．６μｍが必要となり、２０４８個のスイッチＳＷ２のトータル寸法はＷ＝２０μｍ×２０４８＝４０９６０μｍとなる。オフリーク電流がＷ＝１μｍ当たり０．１ｐＡ程度流れると、非選択のスイッチＳＷ２のトランジスタに流れるリーク電流は概略４ｎＡ程度となり、バラツキを考慮すると、被測定トランジスタの測定電流を高精度に測定することができないという問題がある。
また、例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３が非選択となった場合、共通ドレイン線Ｄ１と共通ソース線Ｓ１がフローティング状態となるため、仮にスイッチＳＷ１、ＳＷ２、ＳＷ３のオフリーク電流が流れても、一定時間後にはリーク電流によりフローティング状態の共通ドレイン線Ｄ１と共通ソース線Ｓ１が充電され、自動的にオフリーク電流は流れなくなるが、それでも過渡電流は流れるので逆に安定するまでは測定を行うことができなくなり、トータルの被測定トランジスタの特性評価時間が長くなる、あるいは被測定トランジスタの良否判定を正確に行うことができないという問題がある。
本発明は、上述した事情に鑑みてなされたものであり、被測定トランジスタの特性評価時間を短縮すると共に特性評価精度の向上を図ることの可能な半導体評価回路を提供することを目的とする。
上記目的を達成するために、本発明に係る第１の態様は、１つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える。
また、本発明に係る第２の態様は、上記第１の態様において、前記被測定トランジスタは、ｎ行ｍ列のマトリクス状に配置されており、各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたｎ本の共通ドレイン線と、各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたｎ本の共通ソース線と、各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたｍ本の共通ゲート線と、ドレイン電圧検出線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続／非接続を切り替えるｎ個のドレイン電源用スイッチング素子と、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続／非接続を切り替えるｎ個のドレイン電圧検出用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続／非接続を切り替えるｎ個のソース電源用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続／非接続を切り替えるｎ個のソース電圧検出用スイッチング素子と、各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続／非接続を切り替えるｍ個のゲート電源用スイッチング素子と、各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続／非接続を切り替えるｍ個のゲート電圧検出用スイッチング素子と、特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子及び前記ソース電圧検出用スイッチング素子をオンさせるための行選択信号を出力する行選択制御回路と、前記アドレス信号を基に、選択すべき列の前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための列選択信号を出力する列選択制御回路と、を備え、前記基準電圧印加回路は、前記行選択信号の論理反転信号を基に、非選択の行における前記共通ドレイン線及び前記共通ソース線に所定の基準電圧を印加する。
本発明に係る第３の態様は、上記第２の態様において、前記基準電圧印加回路は、所定の基準電圧を供給するための基準電圧供給線と、各行毎に設けられ、各行の共通ドレイン線と前記基準電圧供給線との接続／非接続を切り替えるｎ個のドレイン基準電圧印加用スイッチング素子と、各行毎に設けられ、各行の共通ソース線と前記基準電圧供給線との接続／非接続を切り替えるｎ個のソース基準電圧印加用スイッチング素子と、各行毎に設けられ、前記行選択制御回路から出力される行選択信号の論理反転信号を各行の前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する論理反転回路とを備える。
本発明に係る第４の態様は、上記第２または第３のいずれかの態様において、前記ドレイン電源用スイッチング素子は前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用スイッチング素子は前記共通ドレイン線の他端に配置されており、前記ソース電源用スイッチング素子は前記共通ソース線の一端に配置され、前記ソース電圧検出用スイッチング素子は前記共通ソース線の他端に配置されている。
本発明に係る第５の態様は、上記第２または第３のいずれかの態様において、所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続／非接続を切り替えるｍ個のゲート基準電圧印加用スイッチング素子と、をさらに備え、前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用スイッチング素子に出力する。
本発明に係る第６の態様は、上記第５の態様において、前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ素子であり、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記ゲート基準電圧印加用スイッチング素子は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子であり、前記行選択制御回路及び前記列選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子から構成されている。
本発明に係る第７の態様は、上記第１の態様において、ドレイン電圧検出線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、第１のアドレス線と、第２のアドレス線と、１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続／非接続を切り替えるドレイン電源用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続／非接続を切り替えるドレイン電圧検出用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続／非接続を切り替えるソース電源用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続／非接続を切り替えるソース電圧検出用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続／非接続を切り替えるゲート電源用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続／非接続を切り替えるゲート電圧検出用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第１のアドレス線及び第２のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための選択信号を出力する選択回路と、を備え、前記基準電圧印加回路は、前記選択信号の論理反転信号を基に、非選択の被測定トランジスタにおける前記ドレイン端子及び前記ソース端子に所定の基準電圧を印加する。
本発明に係る第８の態様は、上記第７の態様において、前記基準電圧印加回路は、所定の基準電圧を供給するための基準電圧供給線と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記基準電圧供給線との接続／非接続を切り替えるドレイン基準電圧印加用スイッチング素子と、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記基準電圧供給線との接続／非接続を切り替えるソース基準電圧印加用スイッチング素子と、を備え、前記選択回路は、前記選択信号の論理反転信号をドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する。
本発明に係る第９の態様は、上記第８の態様において、前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ素子であり、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子であり、前記選択回路は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子から構成されている。
本発明に係る第１０の態様は、上記第８または第９の態様において、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記選択回路の組み合わせを１つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状に配置して構成される。
本発明に係る第１１の態様は、上記第１の態様において、前記所定の基準電圧は、グランドレベルである。
また、本発明に係る第１２の態様は、上記第１の態様において、前記所定の基準電圧は、正電圧である。
本発明に係る第１３の態様は、１つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの１つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、前記被測定トランジスタと前記選択回路系とは電気的に分離されたｗｅｌｌ構造によって前記半導体基板上に形成されており、前記選択回路系の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する。
本発明に係る第１４の態様は、上記第１３の態様において、前記被測定トランジスタは、ｎ行ｍ列のマトリクス状に配置されており、各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたｎ本の共通ドレイン線と、各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたｎ本の共通ソース線と、各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたｍ本の共通ゲート線と、ドレイン電源線と、ドレイン電圧検出線と、ソース電源線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、が前記半導体基板上に形成されており、前記選択回路系は、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続／非接続を切り替えるｎ個のドレイン電源用トランジスタと、各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続／非接続を切り替えるｎ個のドレイン電圧検出用トランジスタと、各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続／非接続を切り替えるｎ個のソース電源用トランジスタと、各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続／非接続を切り替えるｎ個のソース電圧検出用トランジスタと、各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続／非接続を切り替えるｍ個のゲート電源用トランジスタと、各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続／非接続を切り替えるｍ個のゲート電圧検出用トランジスタと、特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ及び前記ソース電圧検出用トランジスタをオンさせるための行選択信号を出力する行選択制御回路と、前記アドレス信号を基に、選択すべき列の前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための列選択信号を出力する列選択制御回路と、から構成されており、前記行選択制御回路及び列選択制御回路の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する。
本発明に係る第１５の態様は、上記第１４の態様において、前記ドレイン電源用トランジスタは前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用トランジスタは前記共通ドレイン線の他端に配置されており、前記ソース電源用トランジスタは前記共通ソース線の一端に配置され、前記ソース電圧検出用トランジスタは前記共通ソース線の他端に配置されている。
本発明に係る第１６の態様は、上記第１４または第１５のいずれかの態様において、所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続／非接続を切り替えるｍ個のゲート基準電圧印加用トランジスタと、をさらに備え、前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用トランジスタに出力する。
本発明に係る第１７の態様は、上記第１６の解決手段において、前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記ゲート基準電圧印加用トランジスタは、３Ｖ系の高耐圧ＭＯＳトランジスタであり、前記行選択制御回路及び前記列選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタから構成されている。
本発明に係る第１８の態様は、上記第１３の態様において、ドレイン電源線と、ドレイン電圧検出線と、ソース電源線と、ソース電圧検出線と、ゲート電源線と、ゲート電圧検出線と、第１のアドレス線と、第２のアドレス線と、が前記半導体基板上に形成されており、前記選択回路系は、１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続／非接続を切り替えるドレイン電源用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続／非接続を切り替えるドレイン電圧検出用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続／非接続を切り替えるソース電源用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続／非接続を切り替えるソース電圧検出用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続／非接続を切り替えるゲート電源用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続／非接続を切り替えるゲート電圧検出用トランジスタと、前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第１のアドレス線及び第２のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための選択信号を出力する選択制御回路と、から構成されており、前記選択制御回路の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する。
本発明に係る第１９の態様は、上記第１８の態様において、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記選択制御回路の組み合わせを１つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状にｎ行ｍ列配置して構成される。
本発明に係る第２０の態様は、上記第１９の態様において、前記ドレイン電源線にドレイン電源を外部から供給するためのドレイン電源供給用パッドと、前記ソース電源線にソース電源を外部から供給するためのソース電源供給用パッドと、各列毎に設けられ、前記ドレイン電源供給用パッドと各列のドレイン電源線との接続／非接続を切り替えるドレイン用スイッチトランジスタと、各列毎に設けられ、前記ソース電源供給用パッドと各列の前記ソース電源線との接続／非接続を切り替えるソース用スイッチトランジスタと、をさらに備え、前記ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタのゲート端子は、各列に対応する第１のアドレス線または第２のアドレス線の一方に接続されている。
本発明に係る第２１の態様は、上記第２０の態様において、前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳトランジスタであり、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ、ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタは、３Ｖ系の高耐圧ＭＯＳトランジスタであり、前記選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタから構成されている。
被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路の場合、非選択時にはスイッチング素子がオフとなるため、スイッチング素子を介して電源線と接続されたドレイン端子とソース端子との少なくとも一方は、フローティング状態となってしまう（スイッチング素子にリーク電流発生）。これに対し、本発明では、非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方、つまり非選択時にフローティング状態となるドレイン端子または／及びソース端子に所定の基準電圧を印加する基準電圧印加回路を備える。これにより、非選択時において被測定トランジスタのドレイン端子または／及びソース端子がフローティング状態となることを防ぐことができ、その結果、スイッチング素子に生じるリーク電流を早期に安定化することができるので、従来と比べて特性評価時間の短縮を図ることが可能である。
また、リーク電流の安定化を図るのであれば、非選択時のドレイン端子及びソース端子がフローティング状態となることを防げば良いので、この時の基準電圧はグランドレベルでも良い。さらに、基準電圧を正電圧に設定することにより、スイッチング素子は完全にＯＦＦ状態となり、リーク電流の発生を防止することができる。すなわち、選択されている被測定トランジスタの特性評価を高精度に行うことができ、良否判定を正確に行うことができる。
以上のように、本発明によれば、基準電圧の設定によって被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。
さらに、本発明は、１つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの１つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、前記被測定トランジスタと前記選択回路系とは電気的に分離されたｗｅｌｌ構造によって前記半導体基板上に形成されており、前記選択回路系の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定するものである。つまり、非選択状態の被測定トランジスタのドレイン端子またはソース端子はｗｅｌｌ電圧とほぼ一致するため、選択回路系の基準電源電圧をｗｅｌｌ電圧より低い値に設定することにより、被測定トランジスタと各電源線（ドレインフォース、ソースフォース）とを接続するためのスイッチ用のトランジスタの非選択時におけるゲート電圧はｗｅｌｌ電圧より低い値になるため、上記スイッチトランジスタのオフリーク電流を低減することができる。従って、本発明によれば、被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。
本発明の第１実施形態に係る半導体評価回路の構成を示す図である。 本発明の第２実施形態に係る半導体評価回路の構成を示す図である。 本発明の第２実施形態に係る半導体評価回路が形成された半導体基板の断面構造を示す模式図である。 本発明の第３実施形態に係る半導体評価回路の構成を示す図である。 本発明の第４実施形態に係る半導体評価回路の構成を示す図である。 本発明の第５実施形態に係る半導体評価回路の構成を示す図である。 本発明の第５実施形態に係る半導体評価回路の詳細説明図である。 本発明の第５実施形態に係る半導体評価回路の電圧設定例である。 従来の半導体評価回路の構成を示す図である。 図９ＡにおけるスイッチＳＷ１〜ＳＷ３の回路図である。 従来の完全分離型ケルビンセンス方式の半導体評価回路の構成を示す図である。
符号の説明
ＤＵＴ１１〜ＤＵＴｎｍ…被測定トランジスタ、Ｄ１〜Ｄｎ…共通ドレイン線、Ｓ１〜Ｓｎ…共通ソース線、ＳＬ１〜ＳＬｎ…選択信号線、Ｇ１〜Ｇｍ…共通ゲート線、ＤＦ…ドレインフォース線、ＤＳ…ドレインセンス線、ＳＦ…ソースフォース線、ＳＳ…ソースセンス線、ＤＳＢ…ドレインソースバイアス線、ＧＦ…ゲートフォース線、ＧＳ…ゲートセンス線、ＧＢ…ゲートバイアス線、１…Ｘアドレスプリデコーダ、ＸＤ１〜ＸＤｎ…Ｘアドレスメインデコーダ、ＸＳ１a〜ＸＳｎa…第１Ｘアドレス選択回路、ＸＳ１b〜ＸＳｎb…第２Ｘアドレス選択回路、２…Ｙアドレスプリデコーダ、ＹＤ１〜ＹＤｍ…Ｙアドレスメインデコーダ、ＹＳ１〜ＹＳｍ…Ｙアドレス選択回路、Ｔ１０，Ｔ１０’…第１トランジスタ、Ｔ２０，Ｔ２０’…第２トランジスタ、Ｔ３０，Ｔ３０’…第３トランジスタ、Ｔ４０，Ｔ４０’…第４トランジスタ、Ｔ５０，Ｔ５０’…第５トランジスタ、Ｔ６０，Ｔ６０’…第６トランジスタ、１００，１００’…ＮＡＮＤ回路、１１０，１１０’…インバータ、ＸＡｄ…Ｘアドレス線、ＹＡｄ…Ｙアドレス線、Ｔ７０…第７トランジスタ、Ｔ８０…第８トランジスタ、１２０…ドレイン用スイッチトランジスタ、１３０…ソース用スイッチトランジスタ
以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係る半導体評価回路の回路構成図である。第１実施形態に係る半導体評価回路は、ｎ行ｍ列のマトリクス状に配置された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性評価用回路（つまりＤＭＡ−ＴＥＧ）であり、これら被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍとしては、４５ｎｍの微細プロセスで作製された１Ｖ系のｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを想定している。
図１に示すように、第１実施形態に係る半導体評価装置は、行方向（図示するＸＹ座標系のＹ軸方向）に延在するｎ本の共通ドレイン線Ｄ１〜Ｄｎ、共通ソース線Ｓ１〜Ｓｎ及び選択信号線ＳＬ１〜ＳＬｎ、列方向（Ｙ軸方向に直交するＸ軸方向）に延在するｍ本の共通ゲート線Ｇ１〜Ｇｍと、ドレインフォース線（ドレイン電源線）ＤＦと、ドレインセンス線（ドレイン電圧検出線）ＤＳと、ソースフォース線（ソース電源線）ＳＦと、ソースセンス線（ソース電圧検出線）ＳＳと、ドレインソースバイアス線（基準電圧供給線）ＤＳＢと、ゲートフォース線（ゲート電源線）ＧＦと、ゲートセンス線（ゲート電圧検出線）ＧＳと、ゲートバイアス線（ゲート基準電圧供給線）ＧＢと、Ｘアドレスプリデコーダ１と、ｎ組のＸアドレスメインデコーダＸＤ１〜ＸＤｎと、ｎ組の第１Ｘアドレス選択回路ＸＳ１a〜ＸＳｎa、ｎ組の第２Ｘアドレス選択回路ＸＳ１b〜ＸＳｎbと、Ｙアドレスプリデコーダ２と、ｍ組のＹアドレスメインデコーダＹＤ１〜ＹＤｍと、ｍ組のＹアドレス選択回路ＹＳ１〜ＹＳｍとから構成されている。
Ｘアドレスプリデコーダ１と、ｎ組のＸアドレスメインデコーダＸＤ１〜ＸＤｎは、本発明における行選択制御回路を構成し、Ｙアドレスプリデコーダ２と、ｍ組のＹアドレスメインデコーダＹＤ１〜ＹＤｍは、本発明における列選択制御回路を構成する。
１行目に配置された被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレイン端子は、それぞれ共通ドレイン線Ｄ１に接続され、ソース端子はそれぞれ共通ソース線Ｓ１に接続されている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのゲート端子は、それぞれに対応する共通ゲート線Ｇ１〜Ｇｍに接続されている。２行目〜ｎ行目までの被測定トランジスタＤＵＴ２１〜ＤＵＴｎｍの接続についても同様である。すなわち、例えばｎ行目に配置された被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍのドレイン端子は、それぞれ共通ドレイン線Ｄｎに接続され、ソース端子はそれぞれ共通ソース線Ｓｎに接続され、ゲート端子はそれぞれに対応する共通ゲート線Ｇ１〜Ｇｍに接続されている。
１行目の第１Ｘアドレス選択回路ＸＳ１aは、第１トランジスタ（ドレイン電源用スイッチング素子、ドレイン電源用トランジスタ）Ｔ１−１及び第２トランジスタ（ソース電圧検出用スイッチング素子、ソース電圧検出用トランジスタ）Ｔ２−１から構成されており、これら第１トランジスタＴ１−１及び第２トランジスタＴ２−１は、特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタである。第１トランジスタＴ１−１のソース端子は共通ドレイン線Ｄ１の一端と接続され、ドレイン端子はドレインフォース線ＤＦと接続され、ゲート端子は選択信号線ＳＬ１の一端、第２トランジスタＴ２−１のゲート端子及びＸアドレスメインデコーダＸＤ１と接続されている。第２トランジスタＴ２−１のソース端子は共通ソース線Ｓ１の一端と接続され、ドレイン端子はソースセンス線ＳＳと接続され、ゲート端子は選択信号線ＳＬ１の一端、第１トランジスタＴ１−１のゲート端子及びＸアドレスメインデコーダＸＤ１と接続されている。
２行目〜ｎ行目までの第１Ｘアドレス選択回路ＸＳ２a〜第１Ｘアドレス選択回路ＸＳｎaの回路構成も同様である。すなわち、例えばｎ行目の第１Ｘアドレス選択回路ＸＳｎaは、第１トランジスタＴ１−ｎ及び第２トランジスタＴ２−ｎから構成されている。第１トランジスタＴ１−ｎのソース端子は共通ドレイン線Ｄｎの一端と接続され、ドレイン端子はドレインフォース線ＤＦと接続され、ゲート端子は選択信号線ＳＬｎの一端、第２トランジスタＴ２−ｎのゲート端子及びＸアドレスメインデコーダＸＤｎと接続されている。第２トランジスタＴ２−ｎのソース端子は共通ソース線Ｓｎの一端と接続され、ドレイン端子はソースセンス線ＳＳと接続され、ゲート端子は選択信号線ＳＬｎの一端、第１トランジスタＴ１−ｎのゲート端子及びＸアドレスメインデコーダＸＤｎと接続されている。
１行目の第２Ｘアドレス選択回路ＸＳ１bは、第３トランジスタ（ドレイン電圧検出用スイッチング素子）Ｔ３−１、第４トランジスタ（ソース電源用スイッチング素子）Ｔ４−１、第５トランジスタ（ドレイン基準電圧印加用スイッチング素子）Ｔ５−１、第６トランジスタ（ソース基準電圧印加用スイッチング素子）Ｔ６−１、インバータ（論理反転回路）ＩＶ１−１から構成されている。これら第３トランジスタＴ３−１、第４トランジスタＴ４−１、第５トランジスタＴ５−１、第６トランジスタＴ６−１は、特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタであり、インバータＩＶ１−１も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
第３トランジスタＴ３−１のドレイン端子はドレインセンス線ＤＳと接続され、ソース端子は共通ドレイン線Ｄ１の他端及び第５トランジスタＴ５−１のソース端子と接続され、ゲート端子は選択信号線ＳＬ１の他端、インバータＩＶ１−１の入力端及び第４トランジスタＴ４−１のゲート端子と接続されている。第４トランジスタＴ４−１のドレイン端子はソースフォース線ＳＦと接続され、ソース端子は共通ソース線Ｓ１の他端及び第６トランジスタＴ６−１のソース端子と接続され、ゲート端子は選択信号線ＳＬ１の他端、インバータＩＶ１−１の入力端及び第３トランジスタＴ３−１のゲート端子と接続されている。
第５トランジスタＴ５−１のドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は共通ドレイン線Ｄ１の他端及び第３トランジスタＴ３−１のソース端子と接続され、ゲート端子はインバータＩＶ１−１の出力端と接続されている。第６トランジスタＴ６−１のドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は共通ソース線Ｓ１の他端及び第４トランジスタＴ４−１のソース端子と接続され、ゲート端子はインバータＩＶ１−１の出力端と接続されている。インバータＩＶ１−１は、論理反転回路であり、その入力端は選択信号線ＳＬ１の他端と接続され、出力端は第５トランジスタＴ５−１及び第６トランジスタＴ６−１のゲート端子と接続されている。
２行目〜ｎ行目までの第２Ｘアドレス選択回路ＸＳ２b〜第２Ｘアドレス選択回路ＸＳｎbの回路構成も同様である。すなわち、例えば、ｎ行目の第２Ｘアドレス選択回路ＸＳｎbは、第３トランジスタＴ３−ｎ、第４トランジスタＴ４−ｎ、第５トランジスタＴ５−ｎ、第６トランジスタＴ６−ｎ、インバータＩＶ１−ｎから構成されている。
第３トランジスタＴ３−ｎのドレイン端子はドレインセンス線ＤＳと接続され、ソース端子は共通ドレイン線Ｄｎの他端及び第５トランジスタＴ５−ｎのソース端子と接続され、ゲート端子は選択信号線ＳＬｎの他端、インバータＩＶ１−ｎの入力端及び第４トランジスタＴ４−ｎのゲート端子と接続されている。第４トランジスタＴ４−ｎのドレイン端子はソースフォース線ＳＦと接続され、ソース端子は共通ソース線Ｓｎの他端及び第６トランジスタＴ６−ｎのソース端子と接続され、ゲート端子は選択信号線ＳＬｎの他端、インバータＩＶ１−ｎの入力端及び第３トランジスタＴ３−ｎのゲート端子と接続されている。
第５トランジスタＴ５−ｎのドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は共通ドレイン線Ｄｎの他端及び第３トランジスタＴ３−ｎのソース端子と接続され、ゲート端子はインバータＩＶ１−ｎの出力端と接続されている。第６トランジスタＴ６−ｎのドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は共通ソース線Ｓｎの他端及び第４トランジスタＴ４−ｎのソース端子と接続され、ゲート端子はインバータＩＶ１−ｎの出力端と接続されている。インバータＩＶ１−ｎの入力端は選択信号線ＳＬｎの他端と接続され、出力端は第５トランジスタＴ５−ｎ及び第６トランジスタＴ６−ｎのゲート端子と接続されている。
１行目のＸアドレスメインデコーダＸＤ１は、Ｘアドレスプリデコーダ１から入力されるＸ選択制御信号に応じて、第１トランジスタＴ１−１、第２トランジスタＴ２−１、第３トランジスタＴ３−１及び第４トランジスタＴ４−１をＯＮ／ＯＦＦさせるためのＸ選択信号（行選択信号）を選択信号線ＳＬ１の一端（第１トランジスタＴ１−１及び第２トランジスタＴ２−１のゲート端子）に出力する。具体的には、ＸアドレスメインデコーダＸＤ１は、Ｘアドレスプリデコーダ１からのＸ選択制御信号を入力とし、このＸ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路１０−１と、上記否定論理積信号の論理反転信号をＸ選択信号として出力するインバータＩＶ２−１とから構成されている。これらＮＡＮＤ回路１０−１及びインバータＩＶ２−１は、特性の安定した３Ｖ系のＭＯＳトランジスタから構成されている。
２行目〜ｎ行目までのＸアドレスメインデコーダＸＤ２〜ＸアドレスメインデコーダＸＤｎの回路構成も同様である。すなわち、例えば、ｎ行目のＸアドレスメインデコーダＸＤｎは、Ｘアドレスプリデコーダ１から入力されるＸ選択制御信号に応じて、第１トランジスタＴ１−ｎ、第２トランジスタＴ２−ｎ、第３トランジスタＴ３−ｎ及び第４トランジスタＴ４−ｎをＯＮ／ＯＦＦさせるためのＸ選択信号を選択信号線ＳＬｎの一端（第１トランジスタＴ１−ｎ及び第２トランジスタＴ２−ｎのゲート端子）に出力する。具体的には、ＸアドレスメインデコーダＸＤｎは、Ｘアドレスプリデコーダ１からのＸ選択制御信号を入力とし、このＸ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路１０−ｎと、上記否定論理積信号の論理反転信号をＸ選択信号として出力するインバータＩＶ２−ｎとから構成されている。
Ｘアドレスプリデコーダ１は、図示しない上位制御装置から入力されるＸアドレス信号を基にＸ選択制御信号を生成してＸアドレスメインデコーダＸＤ１〜ＸＤｎに出力する。
ここで、Ｘアドレス信号とは、特性評価を行う被測定トランジスタのＸ座標（行方向）のアドレスを示す信号である。
１列目のＹアドレス選択回路ＹＳ１は、第７トランジスタ（ゲート電源用スイッチング素子）Ｔ７−１、第８トランジスタ（ゲート電圧検出用スイッチング素子）Ｔ８−１及び第９トランジスタ（ゲート基準電圧印加用スイッチング素子）Ｔ９−１から構成されており、これらは特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタである。第７トランジスタＴ７−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートフォース線ＧＦと接続され、ゲート端子は第８トランジスタ８−１のゲート端子及びＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の出力端）と接続されている。第８トランジスタＴ８−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートセンス線ＧＳと接続され、ゲート端子は第７トランジスタＴ７−１のゲート端子及びＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の出力端）と接続されている。第９トランジスタＴ９−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートバイアス線ＧＢと接続され、ゲート端子はＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の入力端）と接続されている。
２列目〜ｍ列目までのＹアドレス選択回路ＹＳ２〜Ｙアドレス選択回路ＹＳｍの回路構成も同様である。すなわち、例えば、ｍ列目のＹアドレス選択回路ＹＳｍは、第７トランジスタＴ７−ｍ、第８トランジスタＴ８−ｍ及び第９トランジスタ９−ｍから構成されている。第７トランジスタＴ７−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートフォース線ＧＦと接続され、ゲート端子は第８トランジスタＴ８−ｍのゲート端子及びＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの出力端）と接続されている。第８トランジスタＴ８−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートセンス線ＧＳと接続され、ゲート端子は第７トランジスタ７−ｍのゲート端子及びＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの出力端）と接続されている。第９トランジスタＴ９−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートバイアス線ＧＢと接続され、ゲート端子はＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの入力端）と接続されている。
１列目のＹアドレスメインデコーダＹＤ１は、Ｙアドレスプリデコーダ２から入力されるＹ選択制御信号に応じて、第７トランジスタＴ７−１及び第８トランジスタＴ８−１をＯＮ／ＯＦＦさせるためのＹ選択信号（列選択信号）を、第７トランジスタＴ７−１及び第８トランジスタＴ８−１のゲート端子に出力すると共に、第９トランジスタＴ９−１をＯＮ／ＯＦＦさせるためのＹ選択反転信号（Ｙ選択信号の論理反転信号）を第９トランジスタＴ９−１のゲート端子に出力する。具体的には、ＹアドレスメインデコーダＹＤ１は、Ｙアドレスプリデコーダ２からのＹ選択制御信号を入力とし、このＹ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路２０−１と、上記否定論理積信号の論理反転信号をＹ選択信号として出力するインバータＩＶ３−１とから構成されている。インバータＩＶ３−１の入力端は、第９トランジスタＴ９−１のゲート端子と接続されているので、第９トランジスタＴ９−１のゲート端子にはＹ選択信号の論理反転信号であるＹ選択反転信号が出力される。
２列目〜ｍ列目までのＹアドレスメインデコーダＹＤ２〜ＹアドレスメインデコーダＹＤｍの回路構成も同様である。すなわち、例えば、ｍ列目のＹアドレスメインデコーダＹＤｍは、Ｙアドレスプリデコーダ２から入力されるＹ選択制御信号に応じて、第７トランジスタＴ７−ｍ及び第８トランジスタＴ８−ｍをＯＮ／ＯＦＦさせるためのＹ選択信号を、第７トランジスタＴ７−ｍ及び第８トランジスタＴ８−ｍのゲート端子に出力すると共に、第９トランジスタＴ９−ｍをＯＮ／ＯＦＦさせるためのＹ選択反転信号を第９トランジスタＴ９−ｍのゲート端子に出力する。具体的には、ＹアドレスメインデコーダＹＤｍは、Ｙアドレスプリデコーダ２からのＹ選択制御信号を入力とし、このＹ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路２０−ｍと、上記否定論理積信号の論理反転信号をＹ選択信号として出力するインバータＩＶ３−ｍとから構成されている。
Ｙアドレスプリデコーダ２は、図示しない上位制御装置から入力されるＹアドレス信号を基にＹ選択制御信号を生成してＹアドレスメインデコーダＹＤ１〜ＹＤｍに出力する。
ここで、Ｙアドレス信号とは、特性評価を行う被測定トランジスタのＹ座標（列方向）のアドレスを示す信号である。
ドレインフォース線ＤＦは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍにドレイン電圧を供給するための配線であり、その一端は図示しないドレイン電圧供給装置と接続されたドレインフォースパッドＤＦＰが接続されている。ドレインセンス線ＤＳは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍのドレイン電圧を検出するための配線であり、その一端には図示しないドレイン電圧検出装置と接続されたドレインセンスパッドＤＳＰが接続されている。
ソースフォース線ＳＦは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍにソース電圧を供給するための配線であり、その一端は図示しないソース電圧供給装置と接続されたソースフォースパッドＳＦＰが接続されている。ソースセンス線ＳＳは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍのソース電圧を検出するための配線であり、その一端には図示しないソース電圧検出装置と接続されたソースセンスパッドＳＳＰが接続されている。
ドレインソースバイアス線ＤＳＢは、非選択の共通ドレイン線Ｄ１〜Ｄｎ及び共通ソース線Ｓ１〜Ｓｎに所定のバイアス電圧（基準電圧）を供給するための配線であり、その一端は図示しないドレインソースバイアス電圧供給装置と接続されたドレインソースバイアスパッドＤＳＢＰが接続されている。
ゲートフォース線ＧＦは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍにゲート電圧を供給するための配線であり、その一端は図示しないゲート電圧供給装置と接続されたゲートフォースパッドＧＦＰが接続されている。ゲートセンス線ＧＳは、選択された被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍのゲート電圧を検出するための配線であり、その一端には図示しないゲート電圧検出装置と接続されたゲートセンスパッドＧＳＰが接続されている。ゲートバイアス線ＧＢは、非選択の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍのゲート端子にゲートバイアス電圧を供給するための配線であり、その一端には図示しないゲートバイアス電圧供給装置と接続されたゲートバイアスパッドＧＢＰが接続されている。
図１に示すように、ドレインセンス線ＤＳへの接続用スイッチである第３トランジスタＴ３−１は、ドレインフォース線ＤＦへの接続用スイッチである第１トランジスタＴ１−１に対して共通ドレイン線Ｄ１の反対側に設けることが望ましい。このような配置関係にすることにより、例えば、ＤＵＴ１１が選択された場合に、ドレインフォース線ＤＦから第１トランジスタＴ１−１を通り、共通ドレイン線Ｄ１からＤＵＴ１１を介して共通ソース線Ｓ１を通り、第４トランジスタＴ４−１を介してソースフォース線ＳＦに電流が流れる経路となり、ＤＵＴ１１から第３トランジスタＴ３−１を介してドレインセンス線ＤＳに流れる電流をなくすことができ、その結果、ＤＵＴ１１から第３トランジスタＴ３−１までの共通ドレイン線Ｄ１の抵抗成分による電圧降下が生じないため、高精度にドレイン電圧を検出することができる。同様に、ソースセンス線ＳＳへの接続用スイッチである第２トランジスタＴ２−１は、ソースフォース線ＳＦへの接続用スイッチである第４トランジスタＴ４−１に対して共通ソース線Ｓ１の反対側に設けることが望ましい。
次に、上記のように構成された第１実施形態に係る半導体評価回路の動作について説明する。
まず、上位制御装置は、被測定トランジスタＤＵＴ１１を選択するためのＸアドレス信号をＸアドレスプリデコーダ１に出力し、Ｙアドレス信号をＹアドレスプリデコーダ２に出力する。これにより、Ｘアドレスプリデコーダ１は、１行目のＸアドレスメインデコーダＸＤ１にＸ選択制御信号を出力し、また、ＸアドレスメインデコーダＸＤ１は、Ｘ選択制御信号に応じて、第１トランジスタＴ１−１、第２トランジスタＴ２−１、第３トランジスタＴ３−１及び第４トランジスタＴ４−１をＯＮさせるためのＸ選択信号（「１」）を選択信号線ＳＬ１の一端に出力する。
これにより、１行目の第１トランジスタＴ１−１、第２トランジスタＴ２−１、第３トランジスタＴ３−１及び第４トランジスタＴ４−１はＯＮとなり、１行目の共通ドレイン線Ｄ１はドレインフォース線ＤＦ及びドレインセンス線ＤＳと接続され、共通ソース線Ｓ１はソースフォース線ＳＦ及びソースセンス線ＳＳと接続される。この時、第５トランジスタＴ５−１及び第６トランジスタＴ６−１はＯＦＦとなるため、１行目の共通ドレイン線Ｄ１及び共通ソース線Ｓ１はドレインソースバイアス線ＤＳＢと接続されない（非導通）。
一方、Ｙアドレスプリデコーダ２は、１列目のＹアドレスメインデコーダＹＤ１にＹ選択制御信号を出力し、また、ＹアドレスメインデコーダＹＤ１は、Ｙ選択制御信号に応じて、第７トランジスタＴ７−１及び第８トランジスタＴ８−１をＯＮさせるためのＹ選択信号（「１」）を、第７トランジスタＴ７−１及び第８トランジスタＴ８−１のゲート端子に出力すると共に、第９トランジスタＴ９−１をＯＦＦさせるためのＹ選択反転信号（「０」）を第９トランジスタＴ９−１のゲート端子に出力する。
これにより、第７トランジスタＴ７−１及び第８トランジスタＴ８−１はＯＮとなり、１列目の共通ゲート線Ｇ１はゲートフォース線ＧＦ及びゲートセンス線ＧＳと接続される。この時、第９トランジスタＴ９−１はＯＦＦとなるため、１列目の共通ゲート線Ｇ１はゲートバイアス線ＧＢと接続されない。
この時、２行目〜ｎ行目までの回路は非選択状態となり、上記の１行目の回路とは正反対の動作となる。すなわち、ｎ行目の回路を代表的に用いて説明すると、ｎ行目の第１トランジスタＴ１−ｎ、第２トランジスタＴ２−ｎ、第３トランジスタＴ３−ｎ及び第４トランジスタＴ４−ｎはＯＦＦとなり、ｎ行目の共通ドレイン線Ｄｎはドレインフォース線ＤＦ及びドレインセンス線ＤＳと接続されず、共通ソース線Ｓｎはソースフォース線ＳＦ及びソースセンス線ＳＳと接続されない。この時、第５トランジスタＴ５−ｎ及び第６トランジスタＴ６−ｎはＯＮとなるため、ｎ行目の共通ドレイン線Ｄｎ及び共通ソース線Ｓｎはドレインソースバイアス線ＤＳＢと接続される。
また、２列目〜ｍ列目までの回路も非選択状態となり、上記の１列目の回路とは正反対の動作となる。すなわち、ｍ列目の回路を代表的に用いて説明すると、ｍ列目の第７トランジスタＴ７−ｍ及び第８トランジスタＴ８−ｍはＯＦＦとなり、ｍ列目の共通ゲート線Ｇｍはゲートフォース線ＧＦ及びゲートセンス線ＧＳと接続されないが、第９トランジスタＴ９−１はＯＮとなるため、共通ゲート線Ｇｍはゲートバイアス線ＧＢと接続される。
このような動作により、被測定トランジスタＤＵＴ１１のみが選択されることになり、ドレインフォース線ＤＦにドレイン電圧を供給し、ソースフォース線ＳＦにソース電圧を供給し、ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴ１１を駆動させ、ドレインセンス線ＤＳ（ドレインセンスパッドＤＳＰ）に生じるドレイン電圧を検出すると共にソースセンス線ＳＳ（ソースセンスパッドＳＳＰ）に生じるソース電圧、ゲートセンス線ＧＳ（ゲートセンスパッドＧＳＰ）に生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴ１１の特性評価を行う。
ここで、ゲートバイアス線ＧＢには−０．２Ｖのゲートバイアス電圧を供給することにより、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍのゲート端子には−０．２Ｖのゲートバイアス電圧が印加され、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍは完全にＯＦＦ状態となり、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍからリーク電流は流れない。
一方、ドレインソースバイアス線ＤＳＢにバイアス電圧を供給して、非選択状態の２行目〜ｎ行目における共通ドレイン線Ｄ２〜Ｄｎ及び共通ソース線Ｓ２〜Ｓｎにバイアス電圧を印加することにより、これら非選択状態の共通ドレイン線Ｄ２〜Ｄｎ及び共通ソース線Ｓ２〜Ｓｎがフローティング状態となることを防ぐことができる。これにより、非選択状態（ＯＦＦ状態）の第１トランジスタＴ１−２〜Ｔ１−ｎ、第２トランジスタＴ２−２〜Ｔ２−ｎ、第３トランジスタＴ３−２〜Ｔ３−ｎ及び第４トランジスタＴ４−２〜Ｔ４−ｎに流れるリーク電流を早期に安定化することができるので、従来と比べて特性評価時間の短縮を図ることができる。リーク電流の安定化を図るのであれば、非選択状態の共通ドレイン線及び共通ソース線がフローティング状態となることを防げば良いので、この時のドレインソースバイアス線ＤＳＢに供給するバイアス電圧はグランドレベルでも良い。
さらに、例えばドレインソースバイアス線ＤＳＢに供給するバイアス電圧を＋０．２Ｖ程度の正電圧に設定することにより、非選択状態の第１トランジスタＴ１−２〜Ｔ１−ｎ、第２トランジスタＴ２−２〜Ｔ２−ｎ、第３トランジスタＴ３−２〜Ｔ３−ｎ及び第４トランジスタＴ４−２〜Ｔ４−ｎのソース電圧が＋０．２Ｖ、ゲート電圧が０Ｖとなり、これらのトランジスタは完全にＯＦＦ状態となり、リーク電流の発生を防止することができる。すなわち、選択されている被測定トランジスタＤＵＴ１１の特性評価を高精度に行うことができ、良否判定を正確に行うことができる。ドレインソースバイアス線ＤＳＢに供給するバイアス電圧は、１Ｖを超えない範囲でリーク電流が生じない程度の電圧値に設定すれば良い。
また、上記の説明では、被測定トランジスタＤＵＴ１１を選択した場合について説明したが、他の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍも同様にして順次選択して特性評価を行っていくので、第１実施形態に係る半導体評価回路によれば、従来と比べてトータルの特性評価時間の短縮を図ることができると共に特性評価精度の向上を図ることが可能である。
〔第２実施形態〕
図２は、第２実施形態に係る半導体評価回路の回路構成図である。以下において、第１実施形態に係る半導体評価装置との相違点について述べる。
１行目の第２Ｘアドレス選択回路ＸＳ１bは、第３トランジスタ（ドレイン電圧検出用トランジスタ）Ｔ３−１、第４トランジスタ（ソース電源用トランジスタ）Ｔ４−１から構成されている。これら第３トランジスタＴ３−１及び第４トランジスタＴ４−１は、特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタである。第３トランジスタＴ３−１のドレイン端子はドレインセンス線ＤＳと接続され、ソース端子は共通ドレイン線Ｄ１の他端と接続され、ゲート端子は選択信号線ＳＬ１の他端及び第４トランジスタＴ４−１のゲート端子と接続されている。第４トランジスタＴ４−１のドレイン端子はソースフォース線ＳＦと接続され、ソース端子は共通ソース線Ｓ１の他端と接続され、ゲート端子は選択信号線ＳＬ１の他端及び第３トランジスタＴ３−１のゲート端子と接続されている。
２行目〜ｎ行目までの第２Ｘアドレス選択回路ＸＳ２b〜第２Ｘアドレス選択回路ＸＳｎbの回路構成も同様である。すなわち、例えば、ｎ行目の第２Ｘアドレス選択回路ＸＳｎbは、第３トランジスタＴ３−ｎ、第４トランジスタＴ４−ｎから構成されている。第３トランジスタＴ３−ｎのドレイン端子はドレインセンス線ＤＳと接続され、ソース端子は共通ドレイン線Ｄｎの他端と接続され、ゲート端子は選択信号線ＳＬｎの他端及び第４トランジスタＴ４−ｎのゲート端子と接続されている。第４トランジスタＴ４−ｎのドレイン端子はソースフォース線ＳＦと接続され、ソース端子は共通ソース線Ｓｎの他端と接続され、ゲート端子は選択信号線ＳＬｎの他端及び第３トランジスタＴ３−ｎのゲート端子と接続されている。
１列目のＹアドレス選択回路ＹＳ１は、第５トランジスタ（ゲート電源用トランジスタ）Ｔ５−１、第６トランジスタ（ゲート電圧検出用トランジスタ）Ｔ６−１及び第７トランジスタ（ゲート基準電圧印加用トランジスタ）Ｔ７−１から構成されており、これらは特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタである。第５トランジスタＴ５−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートフォース線ＧＦと接続され、ゲート端子は第６トランジスタＴ６−１のゲート端子及びＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の出力端）と接続されている。第６トランジスタＴ６−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートセンス線ＧＳと接続され、ゲート端子は第５トランジスタＴ５−１のゲート端子及びＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の出力端）と接続されている。第７トランジスタＴ７−１のソース端子は共通ゲート線Ｇ１の一端と接続され、ドレイン端子はゲートバイアス線ＧＢと接続され、ゲート端子はＹアドレスメインデコーダＹＤ１（詳細にはインバータＩＶ３−１の入力端）と接続されている。
２列目〜ｍ列目までのＹアドレス選択回路ＹＳ２〜Ｙアドレス選択回路ＹＳｍの回路構成も同様である。すなわち、例えば、ｍ列目のＹアドレス選択回路ＹＳｍは、第５トランジスタＴ５−ｍ、第６トランジスタＴ６−ｍ及び第７トランジスタＴ７−ｍから構成されている。第５トランジスタＴ５−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートフォース線ＧＦと接続され、ゲート端子は第６トランジスタＴ６−ｍのゲート端子及びＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの出力端）と接続されている。第６トランジスタＴ６−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートセンス線ＧＳと接続され、ゲート端子は第５トランジスタＴ５−ｍのゲート端子及びＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの出力端）と接続されている。第７トランジスタＴ７−ｍのソース端子は共通ゲート線Ｇｍの一端と接続され、ドレイン端子はゲートバイアス線ＧＢと接続され、ゲート端子はＹアドレスメインデコーダＹＤｍ（詳細にはインバータＩＶ３−ｍの入力端）と接続されている。
１列目のＹアドレスメインデコーダＹＤ１は、Ｙアドレスプリデコーダ２から入力されるＹ選択制御信号に応じて、第５トランジスタＴ５−１及び第６トランジスタＴ６−１をＯＮ／ＯＦＦさせるためのＹ選択信号（列選択信号）を、第５トランジスタＴ５−１及び第６トランジスタＴ６−１のゲート端子に出力すると共に、第７トランジスタＴ７−１をＯＮ／ＯＦＦさせるためのＹ選択反転信号（Ｙ選択信号の論理反転信号）を第７トランジスタＴ７−１のゲート端子に出力する。具体的には、ＹアドレスメインデコーダＹＤ１は、Ｙアドレスプリデコーダ２からのＹ選択制御信号を入力とし、このＹ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路２０−１と、上記否定論理積信号の論理反転信号をＹ選択信号として出力するインバータＩＶ３−１とから構成されている。インバータＩＶ３−１の入力端は、第７トランジスタＴ７−１のゲート端子と接続されているので、第７トランジスタＴ７−１のゲート端子にはＹ選択信号の論理反転信号であるＹ選択反転信号が出力される。
２列目〜ｍ列目までのＹアドレスメインデコーダＹＤ２〜ＹアドレスメインデコーダＹＤｍの回路構成も同様である。すなわち、例えば、ｍ列目のＹアドレスメインデコーダＹＤｍは、Ｙアドレスプリデコーダ２から入力されるＹ選択制御信号に応じて、第５トランジスタＴ５−ｍ及び第６トランジスタＴ６−ｍをＯＮ／ＯＦＦさせるためのＹ選択信号を、第５トランジスタＴ５−ｍ及び第６トランジスタＴ６−ｍのゲート端子に出力すると共に、第７トランジスタＴ７−ｍをＯＮ／ＯＦＦさせるためのＹ選択反転信号を第７トランジスタＴ７−ｍのゲート端子に出力する。具体的には、ＹアドレスメインデコーダＹＤｍは、Ｙアドレスプリデコーダ２からのＹ選択制御信号を入力とし、このＹ選択制御信号の否定論理積信号を出力するＮＡＮＤ回路２０−ｍと、上記否定論理積信号の論理反転信号をＹ選択信号として出力するインバータＩＶ３−ｍとから構成されている。
１Ｖ系のＭＯＳトランジスタである被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍと、３Ｖ系のＭＯＳトランジスタから構成されている選択回路系であるＸアドレスプリデコーダ１、ＸアドレスメインデコーダＸＤ１〜ＸＤｎ、第１Ｘアドレス選択回路ＸＳ１a〜ＸＳｎa、第２Ｘアドレス選択回路ＸＳ１b〜ＸＳｎb、Ｙアドレスプリデコーダ２、ＹアドレスメインデコーダＹＤ１〜ＹＤｍ、Ｙアドレス選択回路ＹＳ１〜ＹＳｍとは、同一の半導体基板上に形成されている。
図３は、同一の半導体基板上に形成された被測定トランジスタと選択回路系の断面構造を模式的に表した図である。図３に示すように、本実施形態では、Ｐ型半導体基板（Ｐ−ｓｕｂ）３０上に、被測定トランジスタである１Ｖ系のＭＯＳトランジスタを構成するｗｅｌｌ構造と、選択回路系である３Ｖ系のＭＯＳトランジスタを構成するｗｅｌｌ構造とを用いる。
被測定トランジスタを形成する領域では、Ｐ−ｓｕｂ３０上に形成されたＤｅｅｐ−Ｎｗｅｌｌ（ＤＮＷ）３１内に、１Ｖ系のＮ型ＭＯＳトランジスタを作製するためのＰ−ｗｅｌｌ（ＰＷ）３２と、１Ｖ系のＰ型ＭＯＳトランジスタを作製するためのＮ−ｗｅｌｌ（ＮＷ）３３とが形成されている。ＰＷ３２内には、ソース領域３２Ｓとドレイン領域３２Ｄとが形成されており、ソース領域３２Ｓにはソース端子ＰＳが接続され、ドレイン領域３２Ｄにはドレイン端子ＰＤが接続されている。ＮＷ３３内には、ソース領域３３Ｓとドレイン領域３３Ｄとが形成されており、ソース領域３３Ｓにはソース端子ＰＳが接続され、ドレイン領域３３Ｄにはドレイン端子ＰＤが接続されている。
本実施形態では、被測定トランジスタとしてＮ型ＭＯＳトランジスタを想定しているため、ＰＷ３２内におけるソース領域３２Ｓのソース端子ＰＳが共通ソース線と接続され、ドレイン領域３２Ｄのドレイン端子ＰＤが共通ドレイン線と接続される。また、図２では図示を省略しているが、Ｎ型ＭＯＳトランジスタのＰＷ３２には、ｗｅｌｌ電圧ＶＰＷが印加されている。また、被測定トランジスタとしてＰ型ＭＯＳトランジスタを用いる場合は、ＮＷ３３内におけるソース領域３３Ｓのソース端子ＰＳを共通ソース線と接続し、ドレイン領域３３Ｄのドレイン端子ＰＤを共通ドレイン線と接続する。このＰ型ＭＯＳトランジスタのＮＷ３３には、ｗｅｌｌ電圧ＶＮＷが印加される。このＮＷ３３のｗｅｌｌ電圧ＶＮＷと、ＤＮＷ３１に印加されるｗｅｌｌ電圧ＶＤＮＷとを同電位とする。
一方、選択回路系では、Ｐ−ｓｕｂ３０上に、３Ｖ系のＮ型ＭＯＳトランジスタを作製するための高電圧用Ｐ−ｗｅｌｌ（ＨＰＷ）３４と、３Ｖ系のＰ型ＭＯＳトランジスタを作製するための高電圧用Ｎ−ｗｅｌｌ（ＨＮＷ）３５とが形成されている。ＨＰＷ３４内には、ソース領域３４Ｓとドレイン領域３４Ｄとが形成され、ＨＮＷ３５内には、ソース領域３５Ｓとドレイン領域３５Ｄとが形成されている。Ｎ型ＭＯＳトランジスタのＨＰＷ３４と、ソース領域３４Ｓと、Ｐ−ｓｕｂ３０とは選択回路系のＶＳＳ（基準電源電圧）と共通接続されている。また、Ｐ型ＭＯＳトランジスタのＨＮＷ３５とソース領域３５Ｓとは選択回路系のＶＤＤと共通接続されている。
このような構造を採用することにより、被測定トランジスタのｗｅｌｌと選択回路系のｗｅｌｌとを電気的に分離することができるため、それぞれのｗｅｌｌに異なる電圧を印加することができる。本実施形態では、ＶＰＷ＝０Ｖ、ＶＮＷ＝ＶＤＮＷ＝１．０Ｖ、Ｖｓｕｂ（Ｐ−ｓｕｂ３０の印加電圧）＝ＶＨＰＷ（ＨＰＷ３４の印加電圧）＝ＶＳＳ＝−０．５Ｖ、ＶＨＮＷ（ＨＮＷ３５の印加電圧）＝ＶＤＤ＝３．３Ｖとする。すなわち、図１に示すように、選択回路系であるＸアドレスプリデコーダ１、ＸアドレスメインデコーダＸＤ１〜ＸＤｎ、Ｙアドレスプリデコーダ２、ＹアドレスメインデコーダＹＤ１〜ＹＤｍのＶＤＤは３．３Ｖ、ＶＳＳは−０．５Ｖとなる。
次に、上記のように構成された第２実施形態に係る半導体評価回路の動作について説明する。
まず、上位制御装置は、被測定トランジスタＤＵＴ１１を選択するためのＸアドレス信号をＸアドレスプリデコーダ１に出力し、Ｙアドレス信号をＹアドレスプリデコーダ２に出力する。これにより、Ｘアドレスプリデコーダ１は、１行目のＸアドレスメインデコーダＸＤ１にＸ選択制御信号を出力し、また、ＸアドレスメインデコーダＸＤ１は、Ｘ選択制御信号に応じて、第１トランジスタＴ１−１、第２トランジスタＴ２−１、第３トランジスタＴ３−１及び第４トランジスタＴ４−１をＯＮさせるためのＸ選択信号（ハイレベル信号）を選択信号線ＳＬ１の一端に出力する。
これにより、１行目の第１トランジスタＴ１−１、第２トランジスタＴ２−１、第３トランジスタＴ３−１及び第４トランジスタＴ４−１はＯＮとなり、１行目の共通ドレイン線Ｄ１はドレインフォース線ＤＦ及びドレインセンス線ＤＳと接続され、共通ソース線Ｓ１はソースフォース線ＳＦ及びソースセンス線ＳＳと接続される。
一方、Ｙアドレスプリデコーダ２は、１列目のＹアドレスメインデコーダＹＤ１にＹ選択制御信号を出力し、また、ＹアドレスメインデコーダＹＤ１は、Ｙ選択制御信号に応じて、第５トランジスタＴ５−１及び第６トランジスタＴ６−１をＯＮさせるためのＹ選択信号（ハイレベル信号）を、第５トランジスタＴ５−１及び第６トランジスタＴ６−１のゲート端子に出力すると共に、第７トランジスタＴ７−１をＯＦＦさせるためのＹ選択反転信号（ローレベル信号）を第７トランジスタＴ７−１のゲート端子に出力する。
これにより、第５トランジスタＴ５−１及び第６トランジスタＴ６−１はＯＮとなり、１列目の共通ゲート線Ｇ１はゲートフォース線ＧＦ及びゲートセンス線ＧＳと接続される。この時、第７トランジスタＴ７−１はＯＦＦとなるため、１列目の共通ゲート線Ｇ１はゲートバイアス線ＧＢと接続されない。
この時、２行目〜ｎ行目までの回路は非選択状態となり、上記の１行目の回路とは正反対の動作となる。すなわち、ｎ行目の回路を代表的に用いて説明すると、ｎ行目のＸアドレスメインデコーダＸＤｎはＸ選択信号（ローレベル信号）を出力するので、ｎ行目の第１トランジスタＴ１−ｎ、第２トランジスタＴ２−ｎ、第３トランジスタＴ３−ｎ及び第４トランジスタＴ４−ｎはＯＦＦとなり、ｎ行目の共通ドレイン線Ｄｎはドレインフォース線ＤＦ及びドレインセンス線ＤＳと接続されず、共通ソース線Ｓｎはソースフォース線ＳＦ及びソースセンス線ＳＳと接続されない。
また、２列目〜ｍ列目までの回路も非選択状態となり、上記の１列目の回路とは正反対の動作となる。すなわち、ｍ列目の回路を代表的に用いて説明すると、ｍ列目の第５トランジスタＴ５−ｍ及び第６トランジスタＴ６−ｍはＯＦＦとなり、ｍ列目の共通ゲート線Ｇｍはゲートフォース線ＧＦ及びゲートセンス線ＧＳと接続されないが、第７トランジスタＴ７−ｍはＯＮとなるため、共通ゲート線Ｇｍはゲートバイアス線ＧＢと接続される。ここで、ゲートバイアス線ＧＢには−０．２Ｖのゲートバイアス電圧を供給することにより、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍのゲート端子には−０．２Ｖのゲートバイアス電圧が印加され、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍは完全にＯＦＦ状態となり、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍからオフリーク電流は流れない。
このような動作により、被測定トランジスタＤＵＴ１１のみが選択され、ドレインフォース線ＤＦにドレイン電圧（例えば１．０Ｖ）を供給し、ソースフォース線ＳＦにソース電圧（例えば０Ｖ）を供給し、ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴ１１を駆動させ、ドレインセンス線ＤＳ（ドレインセンスパッドＤＳＰ）に生じるドレイン電圧を検出すると共にソースセンス線ＳＳ（ソースセンスパッドＳＳＰ）に生じるソース電圧、ゲートセンス線ＧＳ（ゲートセンスパッドＧＳＰ）に生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴ１１の特性評価を行う。
ここで、非選択状態の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍのドレイン端子及びソース端子は、図３からわかるように、ＰＷ３２に印加されている電圧（ＶＰＷ＝０Ｖ）と同電位となる。一方、非選択行のＸアドレスメインデコーダＸＤ２〜ＸＤｎが出力するローレベルのＸ選択信号はＶＳＳレベルと同電位、つまり−０．５Ｖとなる。すなわち、非選択行の第１トランジスタＴ１−２〜Ｔ１−ｎ、第２トランジスタＴ２−２〜Ｔ２−ｎ、第３トランジスタＴ３−２〜Ｔ３−ｎ及び第４トランジスタＴ４−２〜Ｔ４−ｎのそれぞれのゲート端子にはソース端子の電圧（０Ｖ）より十分低い−０．５Ｖが印加されるため、これらのトランジスタは十分にＯＦＦし、オフリーク電流を大幅に低減することができる。その結果、選択中の被測定トランジスタＤＵＴ１１の特性評価精度の向上及び特性評価時間の短縮を図ることができる。
また、上記の説明では、被測定トランジスタＤＵＴ１１を選択した場合について説明したが、他の被測定トランジスタＤＵＴ１２〜ＤＵＴｎｍも同様にして順次選択して特性評価を行っていくので、第２実施形態に係る半導体評価回路によれば、従来と比べてトータルの特性評価時間の短縮を図ることができると共に特性評価精度の向上を図ることが可能である。
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。
まず、第３実施形態の前提として、１つの被測定トランジスタ毎にケルビンセンス評価を行うことができるように構成された完全分離型ケルビンセンス方式の半導体評価回路について説明する。
図１０は、改良された完全分離型ケルビンセンス方式の半導体評価回路の回路構成図である。この図１０に示すように、改良された完全分離型ケルビンセンス方式の半導体評価回路は、第１トランジスタ（ドレイン電源用スイッチング素子、ドレイン電源用トランジスタ）Ｔ１０、第２トランジスタ（ドレイン電圧検出用スイッチング素子、ドレイン電圧検出用トランジスタ）Ｔ２０、第３トランジスタ（ソース電源用スイッチング素子、ソース電源用トランジスタ）Ｔ３０、第４トランジスタ（ソース電圧検出用スイッチング素子、ソース電圧検出用トランジスタ）Ｔ４０、第５トランジスタ（ゲート電源用スイッチング素子、ゲート電源用トランジスタ）Ｔ５０、第６トランジスタ（ゲート電圧検出用スイッチング素子、ゲート電圧検出用トランジスタ）Ｔ６０、ＮＡＮＤ回路１００、インバータ１１０、Ｘアドレス線（第１のアドレス線）ＸＡｄ、Ｙアドレス線（第２のアドレス線）ＹＡｄ、ドレインフォース線ＤＦ、ドレインセンス線ＤＳ、ソースフォース線ＳＦ、ソースセンス線ＳＳ、ゲートフォース線ＧＦ及びゲートセンス線ＧＳから構成されている。ＮＡＮＤ回路１００及びインバータ１１０は、本発明における選択回路を構成している。
第１トランジスタＴ１０、第２トランジスタＴ２０、第３トランジスタＴ３０、第４トランジスタＴ４０、第５トランジスタＴ５０及び第６トランジスタＴ６０は、特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタであり、ＮＡＮＤ回路１００及びインバータ１１０も同一プロセスによって作製された３Ｖ系のＭＯＳトランジスタから構成されている。
第１トランジスタＴ１０のドレイン端子はドレインフォース線ＤＦと接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。第２トランジスタＴ２０のドレイン端子はドレインセンス線ＤＳと接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。第３トランジスタＴ３０のドレイン端子はソースフォース線ＳＦと接続され、ソース端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。
第４トランジスタＴ４０のドレイン端子はソースセンス線ＳＳと接続され、ソース端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。
第５トランジスタＴ５０のドレイン端子はゲートフォース線ＧＦと接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。第６トランジスタＴ６０のドレイン端子はゲートセンス線ＧＳと接続され、ソース端子は被測定トランジスタＤＵＴのゲート端子と接続され、ゲート端子はインバータ１１０の出力端と接続されている。
ＮＡＮＤ回路１００の一方の入力端はＸアドレス線ＸＡｄと接続され、他方の入力端はＹアドレス線ＹＡｄと接続されており、Ｘアドレス線ＸＡｄを介して入力されるＸ選択信号とＹアドレス線ＹＡｄを介して入力されるＹ選択信号との否定論理積信号をインバータ１１０に出力する。インバータ１１０は、上記否定論理積信号の論理反転信号を選択信号として出力する。
このように１つの被測定トランジスタＤＵＴに対して設けられた第１トランジスタＴ１０、第２トランジスタＴ２０、第３トランジスタＴ３０、第４トランジスタＴ４０、第５トランジスタＴ５０、第６トランジスタＴ６０、ＮＡＮＤ回路１００及びインバータ１１０を１つの評価ユニット２００とし、この評価ユニット２００を行方向及び列方向に複数個ｎ行ｍ列のマトリクス状に配置することにより、ＤＭＡを容易に構成することができる。
要するに、評価ユニット２００の中に、アドレス選択回路を含むことで、この評価ユニット２００の選択が容易になる。
次に、上記のような構成の評価ユニット２００の動作について説明する。
図示しないデコーダによってＸアドレス線ＸＡｄ及びＹアドレス線ＹＡｄに「１」を示すＸ選択信号及びＹ選択信号が出力されて評価ユニット２００が選択されると、ＮＡＮＤ回路１００の出力は「０」ローレベルとなり、インバータ１１０の出力、つまり選択信号は「１」ハイレベルとなる。
これにより、第１トランジスタＴ１０、第２トランジスタＴ２０、第３トランジスタＴ３０、第４トランジスタＴ４０、第５トランジスタＴ５０及び第６トランジスタＴ６０の全てはＯＮ状態となり、被測定トランジスタＤＵＴのドレイン端子はドレインフォース線ＤＦ及びドレインセンス線ＤＳと接続され、ソース端子はソースフォース線ＳＦ及びソースセンス線ＳＳと接続され、ゲート端子はゲートフォース線ＧＦ及びゲートセンス線ＧＳと接続される。そして、ドレインフォース線ＤＦにドレイン電圧を供給し、ソースフォース線ＳＦにソース電圧を供給し、ゲートフォース線ＧＦにゲート電圧を供給することで被測定トランジスタＤＵＴを駆動させ、ドレインセンス線ＤＳに生じるドレイン電圧を検出すると共にソースセンス線ＳＳに生じるソース電圧、ゲートセンス線ＧＳに生じるゲート電圧を検出することにより、被測定トランジスタＤＵＴの特性評価を行う。
一方、デコーダによってＸアドレス線ＸＡｄ及びＹアドレス線ＹＡｄの少なくとも１つに「０」を示すＸ選択信号またはＹ選択信号が出力されて評価ユニット２００が非選択とされると、ＮＡＮＤ回路１００の出力は「１」ハイレベルとなり、インバータ１１０の出力、つまり選択信号は「０」ローレベルとなる。この場合、第１トランジスタＴ１０、第２トランジスタＴ２０、第３トランジスタＴ３０、第４トランジスタＴ４０、第５トランジスタＴ５０及び第６トランジスタＴ６０の全てはＯＦＦ状態となり、被測定トランジスタＤＵＴは非選択状態となる。
このような評価ユニット２００を有する半導体評価回路では、個々の被測定トランジスタに対してスイッチ（トランジスタ）が設けられており、完全に分離されたケルビンセンス評価が可能となるので高精度の評価が可能であるが、１つの評価ユニット２００は面積が比較的大きくなるので、大容量のＤＭＡには向かない。しかしながら、例えば、ｎ＝ｍ＝５１２の構成で２５６Ｋ個の被測定トランジスタの評価が可能な中規模のＤＭＡを構成する場合、ドレインフォース線ＤＦ側の第１トランジスタＴ１０、あるいはソースフォース線ＳＦ側の第３トランジスタＴ３０の寸法が、例えばドレイン電流を１ｍＡ流す場合、Ｗ＝２０μｍとなり、２５６Ｋ個分のトータル寸法は５１２×５１２×２０μｍ＝５２４２８８０μｍとなり、非選択時のオフリーク電流を０．１ｐＡ／μｍとすると、トータルのリーク電流は５００ｎＡとなってしまい、ＤＭＡとして使用することはできない。
このような問題を解決するために考案されたものが、第３実施形態に係る半導体評価回路および後述する第４実施形態に係る半導体評価回路である。図４は、第３実施形態に係る半導体評価回路の回路構成図である。図４において図１０と同様の構成要素には同一符号を付し、説明を省略する。図４に示すように、第３実施形態に係る半導体評価回路と、図１０の完全分離型ケルビンセンス方式の半導体評価回路とで異なる点は、ドレインソースバイアス線（基準電圧供給線）ＤＳＢと、第７トランジスタ（ドレイン基準電圧印加用スイッチング素子）Ｔ７０と、第８トランジスタ（ソース基準電圧印加用スイッチング素子）Ｔ８０とが新たに設けられたことである。第３実施形態における評価ユニットの符号を２００’とする。
第７トランジスタＴ７０及び第８トランジスタＴ８０は、特性の安定した３Ｖ系のｎチャネル型ＭＯＳトランジスタである。第７トランジスタＴ７０のドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は被測定トランジスタＤＵＴのドレイン端子と接続され、ゲート端子はインバータ１１０の入力端に接続されている。第８トランジスタＴ８０のドレイン端子はドレインソースバイアス線ＤＳＢと接続され、ソース端子は被測定トランジスタＤＵＴのソース端子と接続され、ゲート端子はインバータ１１０の入力端に接続されている。ドレインソースバイアス線ＤＳＢは、第１実施形態と同様に、バイアス電圧を供給するための配線である。
次に、このように構成された第２実施形態に係る半導体評価回路の動作について説明する。まず、評価ユニット２００’が選択された場合、ＮＡＮＤ回路１００の出力は「０」となるので、第７トランジスタＴ７０及び第８トランジスタＴ８０はＯＦＦ状態となり、従来と同様に被測定トランジスタＤＵＴの特性評価を行うことができる。
一方、評価ユニット２００’が非選択とされた場合は、ＮＡＮＤ回路１００の出力は「１」となるので、第７トランジスタＴ７０及び第８トランジスタＴ８０はＯＮ状態となり、被測定トランジスタＤＵＴのドレイン端子及びソース端子にはバイアス電圧が印加される。ここで、例えばバイアス電圧を＋０．２Ｖと設定すると、第１トランジスタＴ１０のドレイン電圧は１．０Ｖ、ソース電圧は０．２Ｖ、ゲート電圧は０Ｖとなり、ソース電圧よりゲート電圧の方が低くなるため、第１トランジスタＴ１０のオフリーク電流を２桁程度低減することができる。また、第３トランジスタＴ３０のオフリーク電流についても同様に低減することができる。
以上のように、第３実施形態に係る半導体評価回路によれば、完全分離型ケルビンセンス方式の構成であっても非選択状態の評価ユニット２００’にて発生するオフリーク電流を低減することができ、その結果、高精度に被測定トランジスタの特性評価を行うことが可能である。
〔第４実施形態〕
次に、本発明の第４実施形態について説明する。以下において、第３実施形態に係る半導体評価回路との相違点について述べる。
図５は、第２実施形態に係る半導体評価回路の回路構成図である。図５に示すように、第２実施形態に係る半導体評価回路と、図１０とで異なる点は、第２実施形態と同様に、１Ｖ系の被測定トランジスタＤＵＴのｗｅｌｌと、３Ｖ系の選択回路系（第１トランジスタＴ１０、第２トランジスタＴ２０、第３トランジスタＴ３０、第４トランジスタＴ４０、第５トランジスタＴ５０、第６トランジスタＴ６０、ＮＡＮＤ回路１００、インバータ１１０）のｗｅｌｌとを電気的に分離する構造を採用し、それぞれのｗｅｌｌに異なる電圧を印加した点である。すなわち、図５に示すように、選択回路系であるＮＡＮＤ回路１００、インバータ１１０のＶＤＤは３．３Ｖ、ＶＳＳは−０．５Ｖとなる。図５では、図１０と区別するために、評価回路２００’、第１トランジスタＴ１０’、第２トランジスタＴ２０’、第３トランジスタＴ３０’、第４トランジスタＴ４０’、第５トランジスタＴ５０’、第６トランジスタＴ６０’、ＮＡＮＤ回路１００’、インバータ１１０’と符号を変更している。
次に、このように構成された第４実施形態に係る半導体評価回路の動作について説明する。まず、評価ユニット２００’が選択された場合、インバータ１１０’の出力はハイレベル（３．３Ｖ）となり、第１トランジスタＴ１０’、第２トランジスタＴ２０’、第３トランジスタＴ３０’、第４トランジスタＴ４０’、第５トランジスタＴ５０’及び第６トランジスタＴ６０’のゲート端子には３．３Ｖが印加されるため、これらトランジスタは全てＯＮ状態となり、図８と同様に被測定トランジスタＤＵＴの特性評価を行うことができる。ここで、ドレインフォース線ＤＦの電圧を１．２Ｖと設定することにより、第１トランジスタＴ１０’、第２トランジスタＴ２０’、第３トランジスタＴ３０’、第４トランジスタＴ４０’、第５トランジスタＴ５０’及び第６トランジスタＴ６０’は、十分に三極間領域で動作し、抵抗も十分小さく設定することができる。
一方、評価ユニット２００’が非選択とされた場合は、インバータ１１０’の出力はローレベル（−０．５Ｖ）となるので、第１トランジスタＴ１０’、第２トランジスタＴ２０’、第３トランジスタＴ３０’、第４トランジスタＴ４０’、第５トランジスタＴ５０’及び第６トランジスタＴ６０’は全てＯＦＦ状態となり、被測定トランジスタＤＵＴは非選択となる。ここで、第１トランジスタＴ１０’、第２トランジスタＴ２０’、第３トランジスタＴ３０’、第４トランジスタＴ４０’、第５トランジスタＴ５０’及び第６トランジスタＴ６０’のゲート端子には−０．５Ｖが印加されるため、これらトランジスタに生じるオフリーク電流を大幅に（３桁程度）低減することができる。
以上のように、第４実施形態に係る半導体評価回路によれば、完全分離型ケルビンセンス方式の構成であっても非選択状態の評価ユニット２００’にて発生するオフリーク電流を低減することができ、その結果、ＤＭＡを構成した場合に高精度に被測定トランジスタの特性評価を行うことが可能である。
〔第５実施形態〕
次に、本発明の第５実施形態について説明する。第５実施形態に係る半導体評価回路は、第４実施形態の完全分離型ケルビンセンス方式の半導体評価回路を複数用いてＤＭＡを構成した場合において、オフリーク電流をより低減することを可能とする。
図６は、第５実施形態に係る半導体評価回路の回路構成図である。図６に示すように、第５実施形態に係る半導体評価回路では、第４実施形態の構成要素に加えて、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０が新たに設けられている。ドレイン用スイッチトランジスタ１２０は、Ｎ型ＭＯＳトランジスタであり、ゲート端子がＹアドレス線ＹＡｄと接続され、ドレイン端子がドレインフォースパッドＤＦＰと接続され、ソース端子がドレインフォース線ＤＦと接続されている。ソース用スイッチトランジスタ１３０は、Ｎ型ＭＯＳトランジスタであり、ゲート端子がＹアドレス線ＹＡｄと接続され、ドレイン端子がソースフォースパッドＳＦＰと接続され、ソース端子がソースフォース線ＳＦと接続されている。
これにより、評価ユニット２００’、つまり被測定トランジスタＤＵＴが非選択の場合、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０はＯＦＦ状態となるので、非選択の評価ユニット２００’をドレインフォース線ＤＦ及びソースフォース線ＳＦから分離することができ、評価ユニット１個分のオフリーク電流を削減することができる。
例えば、図７に示すように、第５実施形態の半導体評価回路を２列分配置してＤＭＡを構成した場合を想定して具体的に説明する。図７において、１列目の評価ユニット、ドレイン用スイッチトランジスタ、ソース用スイッチトランジスタ及びＹアドレス線の符号を、それぞれ２００’−１、１２０−１、１３０−１、ＹＡｄ１とし、２列目の評価ユニット、ドレイン用スイッチトランジスタ、ソース用スイッチトランジスタ及びＹアドレス線の符号を、それぞれ２００’−２、１２０−２、１３０−２、ＹＡｄ２とする。
ここで、１列目の評価ユニット２００’−１を選択（Ｙアドレス線ＹＡｄ１はハイレベル）し、２列目の評価ユニット２００’−２を非選択（Ｙアドレス線ＹＡｄ２はローレベル）とした場合、ドレイン用スイッチトランジスタ１２０−１及びソース用スイッチトランジスタ１３０−１はＯＮ状態となり、ドレイン用スイッチトランジスタ１２０−２及びソース用スイッチトランジスタ１３０−２はＯＦＦ状態となる。すなわち、ドレインフォース線ＤＦ及びソースフォース線ＳＦに流れるトータルのオフリーク電流には、選択されている評価ユニット２００’−１によって発生したものだけが含まれ、評価ユニット２００’−２にて発生したオフリーク電流は含まれない。従って、ドレインフォース線ＤＦ及びソースフォース線ＳＦに流れるオフリーク電流は、評価ユニット１個（１列）分だけ削減されて１／２となる。
同様に、例えば第５実施形態の半導体評価回路を８列分配置してＤＭＡを構成した場合、ドレインフォース線ＤＦ及びソースフォース線ＳＦに流れるオフリーク電流を１／８に低減でき、さらに、５１２列分配置してＤＭＡを構成した場合はオフリーク電流を１／５１２に低減できるので、ドレインフォース線ＤＦ及びソースフォース線ＳＦに流れるオフリーク電流はほとんど問題とならなくなる。
このように、第５実施形態に係る半導体評価回路を用いることにより、完全分離型ケルビンセンス方式の大規模なＤＭＡを構成した場合であっても、オフリーク電流の影響を極めて軽微にすることができ、高精度に被測定トランジスタの特性評価を行うことが可能である。
以下、第５実施形態で示した完全分離型ケルビンセンス方式の半導体評価回路において、ドレインフォース線ＤＦ、ソースフォース線ＳＦ、選択回路系のＶＤＤ及びＶＳＳの電圧設定例を図８を参照して説明する。 図８では、説明の簡略化のために、図６において動作に必要なフォース側のトランジスタ（第１トランジスタＴ１０’、第３トランジスタＴ３０’、第５トランジスタＴ５０’）のみを抜きだしている。
図８に示すように、被測定トランジスタＤＵＴの測定電圧として、ドレイン電圧（点ｂの電圧）を１．２Ｖ、ソース電圧（点ｃの電圧）を０Ｖと想定する。このような電圧を被測定トランジスタＤＵＴのドレイン端子及びソース端子に印加するためには、第１トランジスタＴ１０’、第３トランジスタＴ３０’、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０の抵抗成分を考慮すると、ドレインフォース線ＤＦには１．５Ｖ、点ａには１．４Ｖ、点ｄには−０．２Ｖ、ソースフォース線ＳＦには−０．３Ｖの電圧が設定される。ここで、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０のサイズは、第１トランジスタＴ１０’の２倍の大きさと仮定している。
この評価ユニット２００’が非選択のときは、ＮＡＮＤ回路１４０、インバータ１５０で構成されるＹデコーダの出力及びＮＡＮＤ回路１００’、インバータ１１０’で構成される評価ユニット２００’内のデコーダの出力が共に−０．５Ｖとなり、第１トランジスタＴ１０’、第３トランジスタＴ３０’、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０は完全にＯＦＦ状態となり、オフリーク電流は低減される。ここで、ケルビンセンス方式で特に注意する事項として、スイッチ（第１トランジスタＴ１０’、第３トランジスタＴ３０’、ドレイン用スイッチトランジスタ１２０及びソース用スイッチトランジスタ１３０）の抵抗成分、配線の寄生抵抗等により、例えば点ｃの電圧を０Ｖに設定するためにはソースフォース線ＳＦを−０．３Ｖに設定する必要がある。第３トランジスタＴ３０’及びソース用スイッチトランジスタ１３０を完全にＯＦＦにするためには、ソースフォース線ＳＦの電圧ＶＳＦ＞ＶＳＳに設定する必要がある。
よって、上記のように本実施例では、ＶＳＦ＝−０．３Ｖ、ＶＳＳ＝−０．５Ｖに設定した。
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタやその他のトランジスタをｐチャネル型のＭＯＳトランジスタとしたり、また、行と列の関係を入れ替えても良い（行方向に共通ゲート線を設け、列方向に共通ドレイン線及び共通ソース線を設ける）。
また、本発明では、ＤＵＴに微細トランジスタを想定しているため、微細プロセスのＤＵＴトランジスタとは別に、評価用の制御回路（デコーダ等）には安定した３Ｖ系のプロセスを用いたが、ＤＵＴのプロセスが比較的安定したものであれば、評価用の制御回路もＤＵＴと同一のプロセスで作られたトランジスタを用いても、本発明の要旨を逸脱しない。
ここで、ケルビンセンス方式における電圧検知用端子（センス線）について言及する。
電圧検知端子の目的は、ＤＭＡの構成により測定系に寄生抵抗が入り、電流の流れるドレインーソース経路は寄生抵抗により電圧降下が起こり、正確な測定が出来ない。そのために、被測定トランジスタの根元のドレイン電圧或いはソース電圧を検出するための端子である。従って、通常は、ドレイン、ソース及びゲートに検知端子を設けるが、最も重要なのは、ドレインーソースの電流経路であり、ゲートには電流の流れる経路がないため、ＤＵＴの面積重視で、多少の測定精度を落としても良い場合には、ゲートの検知端子は省略できる。
本発明の半導体評価回路によれば、被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。

Claims (21)

  1. １つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、
    非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える半導体評価回路。
  2. 前記被測定トランジスタは、ｎ行ｍ列のマトリクス状に配置されており、
    各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたｎ本の共通ドレイン線と、
    各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたｎ本の共通ソース線と、
    各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたｍ本の共通ゲート線と、
    ドレイン電圧検出線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続／非接続を切り替えるｎ個のドレイン電源用スイッチング素子と、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続／非接続を切り替えるｎ個のドレイン電圧検出用スイッチング素子と、
    各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続／非接続を切り替えるｎ個のソース電源用スイッチング素子と、
    各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続／非接続を切り替えるｎ個のソース電圧検出用スイッチング素子と、
    各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続／非接続を切り替えるｍ個のゲート電源用スイッチング素子と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続／非接続を切り替えるｍ個のゲート電圧検出用スイッチング素子と、
    特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子及び前記ソース電圧検出用スイッチング素子をオンさせるための行選択信号を出力する行選択制御回路と、
    前記アドレス信号を基に、選択すべき列の前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための列選択信号を出力する列選択制御回路と、
    を備え、
    前記基準電圧印加回路は、前記行選択信号の論理反転信号を基に、非選択の行における前記共通ドレイン線及び前記共通ソース線に所定の基準電圧を印加する請求項１記載の半導体評価回路。
  3. 前記基準電圧印加回路は、
    所定の基準電圧を供給するための基準電圧供給線と、
    各行毎に設けられ、各行の共通ドレイン線と前記基準電圧供給線との接続／非接続を切り替えるｎ個のドレイン基準電圧印加用スイッチング素子と、 各行毎に設けられ、各行の共通ソース線と前記基準電圧供給線との接続／非接続を切り替えるｎ個のソース基準電圧印加用スイッチング素子と、 各行毎に設けられ、前記行選択制御回路から出力される行選択信号の論理反転信号を各行の前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する論理反転回路と、
    を備える請求項２記載の半導体評価回路。
  4. 前記ドレイン電源用スイッチング素子は前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用スイッチング素子は前記共通ドレイン線の他端に配置されており、 前記ソース電源用スイッチング素子は前記共通ソース線の一端に配置され、前記ソース電圧検出用スイッチング素子は前記共通ソース線の他端に配置されている請求項２または３記載の半導体評価回路。
  5. 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続／非接続を切り替えるｍ個のゲート基準電圧印加用スイッチング素子と、
    をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用スイッチング素子に出力する請求項２または３に記載の半導体評価回路。
  6. 前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記ゲート基準電圧印加用スイッチング素子は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子であり、 前記行選択制御回路及び前記列選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子から構成されている請求項５記載の半導体評価回路。
  7. ドレイン電圧検出線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    第１のアドレス線と、
    第２のアドレス線と、 １つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続／非接続を切り替えるドレイン電源用スイッチング素子と、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続／非接続を切り替えるドレイン電圧検出用スイッチング素子と、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続／非接続を切り替えるソース電源用スイッチング素子と、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続／非接続を切り替えるソース電圧検出用スイッチング素子と、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続／非接続を切り替えるゲート電源用スイッチング素子と、 前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続／非接続を切り替えるゲート電圧検出用スイッチング素子と、 前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第１のアドレス線及び第２のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための選択信号を出力する選択回路と、 を備え、 前記基準電圧印加回路は、前記選択信号の論理反転信号を基に、非選択の被測定トランジスタにおける前記ドレイン端子及び前記ソース端子に所定の基準電圧を印加する請求項１記載の半導体評価回路。
  8. 前記基準電圧印加回路は、
    所定の基準電圧を供給するための基準電圧供給線と、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記基準電圧供給線との接続／非接続を切り替えるドレイン基準電圧印加用スイッチング素子と、 前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記基準電圧供給線との接続／非接続を切り替えるソース基準電圧印加用スイッチング素子と、 を備え、 前記選択回路は、前記選択信号の論理反転信号をドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する請求項７記載の半導体評価回路。
  9. 前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子であり、 前記選択回路は、３Ｖ系の高耐圧ＭＯＳトランジスタ素子から構成されている請求項８記載の半導体評価回路。
  10. 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記選択回路の組み合わせを１つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状に配置して構成される請求項８または９に記載の半導体評価回路。
  11. 前記所定の基準電圧は、グランドレベルである請求項１に記載の半導体評価回路。
  12. 前記所定の基準電圧は、正電圧である請求項１に記載の半導体評価回路。
  13. １つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの１つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、
    前記被測定トランジスタと前記選択回路系とは電気的に分離されたｗｅｌｌ構造によって前記半導体基板上に形成されており、
    前記選択回路系の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する半導体評価回路。
  14. 前記被測定トランジスタは、ｎ行ｍ列のマトリクス状に配置されており、
    各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたｎ本の共通ドレイン線と、
    各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたｎ本の共通ソース線と、
    各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたｍ本の共通ゲート線と、
    ドレイン電源線と、
    ドレイン電圧検出線と、
    ソース電源線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、が前記半導体基板上に形成されており、
    前記選択回路系は、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続／非接続を切り替えるｎ個のドレイン電源用トランジスタと、
    各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続／非接続を切り替えるｎ個のドレイン電圧検出用トランジスタと、
    各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続／非接続を切り替えるｎ個のソース電源用トランジスタと、
    各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続／非接続を切り替えるｎ個のソース電圧検出用トランジスタと、
    各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続／非接続を切り替えるｍ個のゲート電源用トランジスタと、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続／非接続を切り替えるｍ個のゲート電圧検出用トランジスタと、
    特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ及び前記ソース電圧検出用トランジスタをオンさせるための行選択信号を出力する行選択制御回路と、
    前記アドレス信号を基に、選択すべき列の前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための列選択信号を出力する列選択制御回路と、
    から構成されており、
    前記行選択制御回路及び列選択制御回路の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する請求項１３記載の半導体評価回路。
  15. 前記ドレイン電源用トランジスタは前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用トランジスタは前記共通ドレイン線の他端に配置されており、 前記ソース電源用トランジスタは前記共通ソース線の一端に配置され、前記ソース電圧検出用トランジスタは前記共通ソース線の他端に配置されている請求項１４記載の半導体評価回路。
  16. 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続／非接続を切り替えるｍ個のゲート基準電圧印加用トランジスタと、
    をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用トランジスタに出力する請求項１４または１５に記載の半導体評価回路。
  17. 前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記ゲート基準電圧印加用トランジスタは、３Ｖ系の高耐圧ＭＯＳトランジスタであり、 前記行選択制御回路及び前記列選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタから構成されている請求項１６記載の半導体評価回路。
  18. ドレイン電源線と、
    ドレイン電圧検出線と、
    ソース電源線と、
    ソース電圧検出線と、
    ゲート電源線と、
    ゲート電圧検出線と、
    第１のアドレス線と、
    第２のアドレス線と、が前記半導体基板上に形成されており、
    前記選択回路系は、 １つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続／非接続を切り替えるドレイン電源用トランジスタと、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続／非接続を切り替えるドレイン電圧検出用トランジスタと、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続／非接続を切り替えるソース電源用トランジスタと、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続／非接続を切り替えるソース電圧検出用トランジスタと、
    前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続／非接続を切り替えるゲート電源用トランジスタと、 前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続／非接続を切り替えるゲート電圧検出用トランジスタと、 前記１つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第１のアドレス線及び第２のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための選択信号を出力する選択制御回路と、 から構成されており、 前記選択制御回路の基準電源電圧を、前記被測定トランジスタのｗｅｌｌに印加するｗｅｌｌ電圧より低い値に設定する請求項１３記載の半導体評価回路。
  19. 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記選択制御回路の組み合わせを１つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状にｎ行ｍ列配置して構成される請求項１８記載の半導体評価回路。
  20. 前記ドレイン電源線にドレイン電源を外部から供給するためのドレイン電源供給用パッドと、
    前記ソース電源線にソース電源を外部から供給するためのソース電源供給用パッドと、 各列毎に設けられ、前記ドレイン電源供給用パッドと各列のドレイン電源線との接続／非接続を切り替えるドレイン用スイッチトランジスタと、 各列毎に設けられ、前記ソース電源供給用パッドと各列の前記ソース電源線との接続／非接続を切り替えるソース用スイッチトランジスタと、をさらに備え、 前記ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタのゲート端子は、各列に対応する第１のアドレス線または第２のアドレス線の一方に接続されている請求項１９記載の半導体評価回路。
  21. 前記被測定トランジスタは、１Ｖ系の低電圧ＭＯＳトランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ、ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタは、３Ｖ系の高耐圧ＭＯＳトランジスタであり、 前記選択制御回路は、３Ｖ系の高耐圧ＭＯＳトランジスタから構成されている請求項２０記載の半導体評価回路。
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