JPWO2009017223A1 - 半導体評価回路 - Google Patents
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Abstract
Description
本願は、2007年08月02日に日本に出願された特願2007−201922号、および2007年08月02日に日本に出願された特願2007−201923号に基づき優先権を主張し、その内容をここに援用する。
共通ドレイン線D1はスイッチSW2を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線D1の電圧をモニターするために、ドレイン電圧センス線DS1がスイッチSW1を介してドレインセンス線(Drain Sense)に接続される。
このような構成のDMA−TEGにより、m×n個の被測定トランジスタDUT11〜DUTnmの特性が評価できる。
Yoshiyuki Shimizu, MitsuoNakamura, Toshimasa Matsuoka, and Kenji Taniguchi,"Test structure for precise statistical characteristics measurement of MOSFETs", IEEE 2002 Int. Conference on Microelectronic Test Structure(ICMTS 2002), pp. 49-54, April 2002
以上のように、本発明によれば、基準電圧の設定によって被測定トランジスタの特性評価時間の短縮と特性評価精度の向上の両立を図ることが可能である。
〔第1実施形態〕
図1は、第1実施形態に係る半導体評価回路の回路構成図である。第1実施形態に係る半導体評価回路は、n行m列のマトリクス状に配置された被測定トランジスタDUT11〜DUTnmの特性評価用回路(つまりDMA−TEG)であり、これら被測定トランジスタDUT11〜DUTnmとしては、45nmの微細プロセスで作製された1V系のnチャネル型MOS(Metal Oxide Semiconductor)トランジスタを想定している。
ここで、Xアドレス信号とは、特性評価を行う被測定トランジスタのX座標(行方向)のアドレスを示す信号である。
ここで、Yアドレス信号とは、特性評価を行う被測定トランジスタのY座標(列方向)のアドレスを示す信号である。
まず、上位制御装置は、被測定トランジスタDUT11を選択するためのXアドレス信号をXアドレスプリデコーダ1に出力し、Yアドレス信号をYアドレスプリデコーダ2に出力する。これにより、Xアドレスプリデコーダ1は、1行目のXアドレスメインデコーダXD1にX選択制御信号を出力し、また、XアドレスメインデコーダXD1は、X選択制御信号に応じて、第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1をONさせるためのX選択信号(「1」)を選択信号線SL1の一端に出力する。
図2は、第2実施形態に係る半導体評価回路の回路構成図である。以下において、第1実施形態に係る半導体評価装置との相違点について述べる。
まず、上位制御装置は、被測定トランジスタDUT11を選択するためのXアドレス信号をXアドレスプリデコーダ1に出力し、Yアドレス信号をYアドレスプリデコーダ2に出力する。これにより、Xアドレスプリデコーダ1は、1行目のXアドレスメインデコーダXD1にX選択制御信号を出力し、また、XアドレスメインデコーダXD1は、X選択制御信号に応じて、第1トランジスタT1−1、第2トランジスタT2−1、第3トランジスタT3−1及び第4トランジスタT4−1をONさせるためのX選択信号(ハイレベル信号)を選択信号線SL1の一端に出力する。
次に、本発明の第3実施形態について説明する。
まず、第3実施形態の前提として、1つの被測定トランジスタ毎にケルビンセンス評価を行うことができるように構成された完全分離型ケルビンセンス方式の半導体評価回路について説明する。
第4トランジスタT40のドレイン端子はソースセンス線SSと接続され、ソース端子は被測定トランジスタDUTのソース端子と接続され、ゲート端子はインバータ110の出力端と接続されている。
要するに、評価ユニット200の中に、アドレス選択回路を含むことで、この評価ユニット200の選択が容易になる。
図示しないデコーダによってXアドレス線XAd及びYアドレス線YAdに「1」を示すX選択信号及びY選択信号が出力されて評価ユニット200が選択されると、NAND回路100の出力は「0」ローレベルとなり、インバータ110の出力、つまり選択信号は「1」ハイレベルとなる。
次に、本発明の第4実施形態について説明する。以下において、第3実施形態に係る半導体評価回路との相違点について述べる。
次に、本発明の第5実施形態について説明する。第5実施形態に係る半導体評価回路は、第4実施形態の完全分離型ケルビンセンス方式の半導体評価回路を複数用いてDMAを構成した場合において、オフリーク電流をより低減することを可能とする。
よって、上記のように本実施例では、VSF=−0.3V、VSS=−0.5Vに設定した。
例えば、被測定トランジスタやその他のトランジスタをpチャネル型のMOSトランジスタとしたり、また、行と列の関係を入れ替えても良い(行方向に共通ゲート線を設け、列方向に共通ドレイン線及び共通ソース線を設ける)。
また、本発明では、DUTに微細トランジスタを想定しているため、微細プロセスのDUTトランジスタとは別に、評価用の制御回路(デコーダ等)には安定した3V系のプロセスを用いたが、DUTのプロセスが比較的安定したものであれば、評価用の制御回路もDUTと同一のプロセスで作られたトランジスタを用いても、本発明の要旨を逸脱しない。
電圧検知端子の目的は、DMAの構成により測定系に寄生抵抗が入り、電流の流れるドレインーソース経路は寄生抵抗により電圧降下が起こり、正確な測定が出来ない。そのために、被測定トランジスタの根元のドレイン電圧或いはソース電圧を検出するための端子である。従って、通常は、ドレイン、ソース及びゲートに検知端子を設けるが、最も重要なのは、ドレインーソースの電流経路であり、ゲートには電流の流れる経路がないため、DUTの面積重視で、多少の測定精度を落としても良い場合には、ゲートの検知端子は省略できる。
Claims (21)
- 1つ若しくは複数の被測定トランジスタのドレイン端子にドレイン電源を供給するためのドレイン電源線と、ソース端子にソース電源を供給するためのソース電源線とを有し、前記ドレイン端子と前記ソース端子との少なくとも一方は、被測定トランジスタの選択時にオンとなるスイッチング素子を介して各々に対応する前記ドレイン電源線または前記ソース電源線と接続された半導体評価回路であって、
非選択の被測定トランジスタにおける前記ドレイン端子と前記ソース端子との少なくとも一方に所定の基準電圧を印加する基準電圧印加回路を備える半導体評価回路。 - 前記被測定トランジスタは、n行m列のマトリクス状に配置されており、
各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、
各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、
各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、
ドレイン電圧検出線と、
ソース電圧検出線と、
ゲート電源線と、
ゲート電圧検出線と、
各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用スイッチング素子と、
各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用スイッチング素子と、
各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用スイッチング素子と、
各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用スイッチング素子と、
各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用スイッチング素子と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用スイッチング素子と、
特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子及び前記ソース電圧検出用スイッチング素子をオンさせるための行選択信号を出力する行選択制御回路と、
前記アドレス信号を基に、選択すべき列の前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための列選択信号を出力する列選択制御回路と、
を備え、
前記基準電圧印加回路は、前記行選択信号の論理反転信号を基に、非選択の行における前記共通ドレイン線及び前記共通ソース線に所定の基準電圧を印加する請求項1記載の半導体評価回路。 - 前記基準電圧印加回路は、
所定の基準電圧を供給するための基準電圧供給線と、
各行毎に設けられ、各行の共通ドレイン線と前記基準電圧供給線との接続/非接続を切り替えるn個のドレイン基準電圧印加用スイッチング素子と、 各行毎に設けられ、各行の共通ソース線と前記基準電圧供給線との接続/非接続を切り替えるn個のソース基準電圧印加用スイッチング素子と、 各行毎に設けられ、前記行選択制御回路から出力される行選択信号の論理反転信号を各行の前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する論理反転回路と、
を備える請求項2記載の半導体評価回路。 - 前記ドレイン電源用スイッチング素子は前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用スイッチング素子は前記共通ドレイン線の他端に配置されており、 前記ソース電源用スイッチング素子は前記共通ソース線の一端に配置され、前記ソース電圧検出用スイッチング素子は前記共通ソース線の他端に配置されている請求項2または3記載の半導体評価回路。
- 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用スイッチング素子と、
をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用スイッチング素子に出力する請求項2または3に記載の半導体評価回路。 - 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記ゲート基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、 前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタ素子から構成されている請求項5記載の半導体評価回路。
- ドレイン電圧検出線と、
ソース電圧検出線と、
ゲート電源線と、
ゲート電圧検出線と、
第1のアドレス線と、
第2のアドレス線と、 1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用スイッチング素子と、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用スイッチング素子と、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用スイッチング素子と、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用スイッチング素子と、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子及び前記ゲート電圧検出用スイッチング素子をオンさせるための選択信号を出力する選択回路と、 を備え、 前記基準電圧印加回路は、前記選択信号の論理反転信号を基に、非選択の被測定トランジスタにおける前記ドレイン端子及び前記ソース端子に所定の基準電圧を印加する請求項1記載の半導体評価回路。 - 前記基準電圧印加回路は、
所定の基準電圧を供給するための基準電圧供給線と、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記基準電圧供給線との接続/非接続を切り替えるドレイン基準電圧印加用スイッチング素子と、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記基準電圧供給線との接続/非接続を切り替えるソース基準電圧印加用スイッチング素子と、 を備え、 前記選択回路は、前記選択信号の論理反転信号をドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子に出力する請求項7記載の半導体評価回路。 - 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタ素子であり、 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子及び前記ソース基準電圧印加用スイッチング素子は、3V系の高耐圧MOSトランジスタ素子であり、 前記選択回路は、3V系の高耐圧MOSトランジスタ素子から構成されている請求項8記載の半導体評価回路。
- 前記ドレイン電源用スイッチング素子、前記ドレイン電圧検出用スイッチング素子、前記ソース電源用スイッチング素子、前記ソース電圧検出用スイッチング素子、前記ゲート電源用スイッチング素子、前記ゲート電圧検出用スイッチング素子、前記ドレイン基準電圧印加用スイッチング素子、前記ソース基準電圧印加用スイッチング素子及び前記選択回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状に配置して構成される請求項8または9に記載の半導体評価回路。
- 前記所定の基準電圧は、グランドレベルである請求項1に記載の半導体評価回路。
- 前記所定の基準電圧は、正電圧である請求項1に記載の半導体評価回路。
- 1つ若しくは複数の被測定トランジスタと、前記被測定トランジスタの1つを選択するための選択回路系とが同一の半導体基板上に形成された半導体評価回路であって、
前記被測定トランジスタと前記選択回路系とは電気的に分離されたwell構造によって前記半導体基板上に形成されており、
前記選択回路系の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する半導体評価回路。 - 前記被測定トランジスタは、n行m列のマトリクス状に配置されており、
各行毎に設けられ、各行の被測定トランジスタのドレイン端子と接続されたn本の共通ドレイン線と、
各行毎に設けられ、各行の被測定トランジスタのソース端子と接続されたn本の共通ソース線と、
各列毎に設けられ、各列の被測定トランジスタのゲート端子と接続されたm本の共通ゲート線と、
ドレイン電源線と、
ドレイン電圧検出線と、
ソース電源線と、
ソース電圧検出線と、
ゲート電源線と、
ゲート電圧検出線と、が前記半導体基板上に形成されており、
前記選択回路系は、
各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電源線との接続/非接続を切り替えるn個のドレイン電源用トランジスタと、
各行毎に設けられ、各行の共通ドレイン線と前記ドレイン電圧検出線との接続/非接続を切り替えるn個のドレイン電圧検出用トランジスタと、
各行毎に設けられ、各行の共通ソース線と前記ソース電源線との接続/非接続を切り替えるn個のソース電源用トランジスタと、
各行毎に設けられ、各行の共通ソース線と前記ソース電圧検出線との接続/非接続を切り替えるn個のソース電圧検出用トランジスタと、
各列毎に設けられ、各列の共通ゲート線と前記ゲート電源線との接続/非接続を切り替えるm個のゲート電源用トランジスタと、 各列毎に設けられ、各列の共通ゲート線と前記ゲート電圧検出線との接続/非接続を切り替えるm個のゲート電圧検出用トランジスタと、
特性評価を行う被測定トランジスタを選択するために上位制御装置から入力されたアドレス信号を基に、選択すべき行の前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ及び前記ソース電圧検出用トランジスタをオンさせるための行選択信号を出力する行選択制御回路と、
前記アドレス信号を基に、選択すべき列の前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための列選択信号を出力する列選択制御回路と、
から構成されており、
前記行選択制御回路及び列選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する請求項13記載の半導体評価回路。 - 前記ドレイン電源用トランジスタは前記共通ドレイン線の一端に配置され、前記ドレイン電圧検出用トランジスタは前記共通ドレイン線の他端に配置されており、 前記ソース電源用トランジスタは前記共通ソース線の一端に配置され、前記ソース電圧検出用トランジスタは前記共通ソース線の他端に配置されている請求項14記載の半導体評価回路。
- 所定のゲート基準電圧を供給するためのゲート基準電圧供給線と、 各列毎に設けられ、各列の共通ゲート線と前記ゲート基準電圧供給線との接続/非接続を切り替えるm個のゲート基準電圧印加用トランジスタと、
をさらに備え、 前記列選択制御回路は、前記列選択信号の論理反転信号を前記ゲート基準電圧印加用トランジスタに出力する請求項14または15に記載の半導体評価回路。 - 前記被測定トランジスタは、1V系の低電圧MOS(Metal Oxide Semiconductor)トランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記ゲート基準電圧印加用トランジスタは、3V系の高耐圧MOSトランジスタであり、 前記行選択制御回路及び前記列選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている請求項16記載の半導体評価回路。
- ドレイン電源線と、
ドレイン電圧検出線と、
ソース電源線と、
ソース電圧検出線と、
ゲート電源線と、
ゲート電圧検出線と、
第1のアドレス線と、
第2のアドレス線と、が前記半導体基板上に形成されており、
前記選択回路系は、 1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電源線との接続/非接続を切り替えるドレイン電源用トランジスタと、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのドレイン端子と前記ドレイン電圧検出線との接続/非接続を切り替えるドレイン電圧検出用トランジスタと、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電源線との接続/非接続を切り替えるソース電源用トランジスタと、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのソース端子と前記ソース電圧検出線との接続/非接続を切り替えるソース電圧検出用トランジスタと、
前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電源線との接続/非接続を切り替えるゲート電源用トランジスタと、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタのゲート端子と前記ゲート電圧検出線との接続/非接続を切り替えるゲート電圧検出用トランジスタと、 前記1つの被測定トランジスタに対して設けられ、この被測定トランジスタを選択するために前記第1のアドレス線及び第2のアドレス線を介して入力されるアドレス信号を基に、前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ及び前記ゲート電圧検出用トランジスタをオンさせるための選択信号を出力する選択制御回路と、 から構成されており、 前記選択制御回路の基準電源電圧を、前記被測定トランジスタのwellに印加するwell電圧より低い値に設定する請求項13記載の半導体評価回路。 - 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ及び前記選択制御回路の組み合わせを1つの被測定トランジスタに対応する評価ユニットとし、複数の前記評価ユニットをマトリクス状にn行m列配置して構成される請求項18記載の半導体評価回路。
- 前記ドレイン電源線にドレイン電源を外部から供給するためのドレイン電源供給用パッドと、
前記ソース電源線にソース電源を外部から供給するためのソース電源供給用パッドと、 各列毎に設けられ、前記ドレイン電源供給用パッドと各列のドレイン電源線との接続/非接続を切り替えるドレイン用スイッチトランジスタと、 各列毎に設けられ、前記ソース電源供給用パッドと各列の前記ソース電源線との接続/非接続を切り替えるソース用スイッチトランジスタと、をさらに備え、 前記ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタのゲート端子は、各列に対応する第1のアドレス線または第2のアドレス線の一方に接続されている請求項19記載の半導体評価回路。 - 前記被測定トランジスタは、1V系の低電圧MOSトランジスタであり、 前記ドレイン電源用トランジスタ、前記ドレイン電圧検出用トランジスタ、前記ソース電源用トランジスタ、前記ソース電圧検出用トランジスタ、前記ゲート電源用トランジスタ、前記ゲート電圧検出用トランジスタ、ドレイン用スイッチトランジスタ及びソース用スイッチトランジスタは、3V系の高耐圧MOSトランジスタであり、 前記選択制御回路は、3V系の高耐圧MOSトランジスタから構成されている請求項20記載の半導体評価回路。
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