JP7155534B2

JP7155534B2 - 半導体装置

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Publication number: JP7155534B2
Application number: JP2018025817A
Authority: JP
Inventors: 翔中川
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-02-16
Filing date: 2018-02-16
Publication date: 2022-10-19
Anticipated expiration: 2038-02-16
Also published as: CN110166031B; CN110166031A; JP2019144004A; US20190260370A1; US11012064B2

Description

本発明は、パワー半導体スイッチング素子に加えて電流センス用半導体スイッチング素子を備えた半導体装置に関する。

従来、自動車の電子制御システムに適用される半導体装置では、スイッチング動作を行うメインＭＯＳＦＥＴに加えて、電流センス用のセンスＭＯＳＦＥＴを備えたものがある（例えば、特許文献１参照）。この種の半導体装置では、メインＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴ側で検出できるようにするため、センスＭＯＳＦＥＴを流れる電流を、センス抵抗に流し、その両端電圧を測定することで当該電流を検出している。

この構成において、電流検出精度を高めるため、差動増幅器を介してメインＭＯＳＦＥＴのソースとセンスＭＯＳＦＥＴのソースとをイマジナリショートした回路構成が知られている（例えば、特許文献２参照）。

この回路構成では、ゲート信号に応じてメインＭＯＳＦＥＴがオンすると、メインＭＯＳＦＥＴから負荷抵抗に電流が流れる。また、その電流値、電流センス比に応じた電流がセンスＭＯＳＦＥＴにも流れる。より詳細には、メインＭＯＳＦＥＴにはそのセル数に応じた値の電流（メイン電流）が流れ、センスＭＯＳＦＥＴには、そのセル数に応じた値の電流（センス電流）が流れる。メインＭＯＳＦＥＴのセル数と、センスＭＯＳＦＥＴのセル数との比が、電流センス比である。つまり、センス電流の値と、電流センス比とから、メイン電流の値を算出することができ、センスＭＯＳＦＥＴを流れる電流を、センス抵抗に流し、センス電流によって生じたセンス抵抗の両端の電圧値を測定することで、メインＭＯＳＦＥＴを流れる電流を検出している。

特開２０１０－２６３０３２号公報国際公開第ＷＯ２０１２／１３７６７０号パンフレット

このような回路構成において、駆動する負荷が誘導性負荷の場合、メインＭＯＳＦＥＴがオフすると、メインＭＯＳＦＥＴのソースには誘導性負荷の逆起電力（サージ）が印加され、当該ソースは負電位となる。この動作でメインＭＯＳＦＥＴを破壊しないようにするため、メインＭＯＳＦＥＴのゲート電位をソース電位（負電位）にさせて保護している。

この場合、センスＭＯＳＦＥＴのゲート電位も、メインＭＯＳＦＥＴのゲートに直接され、さらにセンスＭＯＳＦＥＴのソースがメインＭＯＳＦＥＴのソースとイマジナリショートされているので負電位となる。しかしながら、センスＭＯＳＦＥＴのソースが、さらにセンス抵抗を介して接地されているので、センスＭＯＳＦＥＴのゲートに急峻なサージが加わることでセンスＭＯＳＦＥＴのゲート絶縁膜が破壊されるおそれがあった。

本発明は上記実情に鑑みてなされたもので、その目的は、電流センス用半導体スイッチング素子を備えた半導体装置であって、駆動する誘導性負荷の逆起電力による電流センス用半導体スイッチング素子の破壊を防止することができる半導体装置を提供することである。

上記の目的を達成するため、本発明の一の観点に係る半導体装置は、スイッチングによって負荷を駆動するメインパワー半導体スイッチング素子と、前記メインパワー半導体スイッチング素子に流れる電流を検出するための電流センス用半導体スイッチング素子と、を備え、前記メインパワー半導体スイッチング素子のゲートと、前記電流センス用半導体スイッチング素子のゲートとの間に配置され、前記メインパワー半導体スイッチング素子のゲートの基準電位である第一の基準電位と異なる第二の基準電位で前記電流センス用半導体スイッチング素子のゲートを、前記電流センス用半導体スイッチング素子のゲート電位が負電位時にサージから保護する電流センス用半導体スイッチング素子保護回路をさらに備える、ことを特徴とする。

従来、この種の半導体装置では、メインパワー半導体スイッチング素子のゲートと、電流センス用半導体スイッチング素子のゲートとが、所望の電流センス比が得られるように直接的に接続されていた。この場合、例えば駆動する負荷がモータ等の誘導性負荷の場合、逆起電力によってメインパワー半導体スイッチング素子のゲートに急峻な負電圧（サージ）が印加される。従来の構成では、メインパワー半導体スイッチング素子と電流検出用半導体スイッチング素子とのゲートが直接接続され、さらにメインパワー半導体スイッチング素子のソースと電流センス用半導体スイッチング素子のソースとがイマジナリショートされていたので、電流検出用半導体スイッチング素子のゲートも負電位となる。また、電流検出用半導体スイッチング素子のソースがさらに電流検出用抵抗等を介して接地されているので、グランドへの電流路が形成されることで急峻な負電圧が電流検出用半導体スイッチング素子のゲートに印加されてこの電流検出用半導体スイッチング素子のゲートが破壊されるおそれがあった。
しかしながら、本発明の半導体装置では、電流センス用半導体スイッチング素子保護回路が、電流センス用半導体スイッチング素子のゲートを、電位的に、メインパワー半導体スイッチング素子のゲートと異なる基準、つまり、異なる基準電位で保護するようにしたので、急峻なサージが生じても、この電流センス用半導体スイッチング素子保護回路により、急峻なサージから、電流センス用半導体スイッチング素子のゲートを保護できるようにした。
ここで、異なる電位での保護の具体例として、メインパワー半導体スイッチング素子のゲートは、そのソースあるいはゲート基準でサージから保護をし、電流センス用半導体スイッチング素子のゲートは、グランド基準で保護をする。

本発明によれば、電流センス用の半導体スイッチング素子を備えた半導体装置であって、駆動する誘導性負荷の逆起電力による電流センス用の半導体スイッチング素子の破壊を防止することができる半導体装置を提供することが可能となる。

本発明の一の実施の形態に係る半導体装置の回路図である。図１に示すセンスＭＯＳＦＥＴ保護回路の回路図である。図１の半導体装置の作用を説明するための図である。図１の半導体装置の作用を説明するための回路図である。

以下、本発明の実施の形態に係る半導体装置について、図面を参照して詳細に説明する。本発明の特徴の一つは、誘導性負荷を駆動する場合に、電流センス用の半導体スイッチング素子のゲートに誘導性負荷の逆起電力による急峻な負電圧が印加されないようにした回路構成を採用した点である。以下、詳細に説明する。

（構成）
本実施の形態に係る半導体装置は、例えば、自動車の電子制御システムに適用される。図１に示すように、この半導体装置Ｓは、メインＭＯＳＦＥＴ１と、センスＭＯＳＦＥＴ２と、差動増幅器３と、抵抗性素子４と、センス抵抗５と、センスＭＯＳＦＥＴ保護回路６と、を主に備える。

メインＭＯＳＦＥＴ１は、例えば、ハイサイドスイッチとして機能するＮ型のパワーＭＯＳＦＥＴであり、メインパワー半導体スイッチング素子の一例である。このメインＭＯＳＦＥＴ１のドレインは、電源Ｖｃｃと、センスＭＯＳＦＥＴ２のドレインとに接続され、ソースは、出力端子ＯＵＴを介してパーキングブレーキのソレノイド等の誘導性負荷１０に接続され、ゲートはゲート信号線７に接続されるとともに、第１の双方向ダイオード８を介して電源Ｖｃｃに接続され、さらに第２の双方向ダイオード９を介してメインＭＯＳＦＥＴ１のソース側に接続される。第１の双方向ダイオード８は、例えば、電源Ｖｃｃ側でサージが生じた場合にメインＭＯＳＦＥＴ１のゲートを保護するダイナミッククランプ用の素子である。また、第２の双方向ダイオード９は、誘導性負荷１０に起電力が生じた場合に、メインＭＯＳＦＥＴ１のゲートを保護するための素子である。つまり、メインＭＯＳＦＥＴ１のゲートは、電位的に、ドレインあるいはソース基準で保護される。本実施の形態では、サージに対するこの保護の基準電位を、第一の基準電位とする。
メインＭＯＳＦＥＴ１は、ゲート信号線７を介してゲートに供給されるゲート信号ＧＳに応じてスイッチングを行い、自動車のバッテリ等である電源Ｖｃｃの電力で誘導性負荷１０を駆動する。

センスＭＯＳＦＥＴ２は、メインＭＯＳＦＥＴ１のドレイン－ソース間に流れる電流をセンスＭＯＳＦＥＴ２側で検出できるようにするための素子であり、電流センス用半導体スイッチング素子の一例である。このセンスＭＯＳＦＥＴ２は、ソースが抵抗性素子４のソースに接続され、ゲートがセンスＭＯＳＦＥＴ保護回路６を介してゲート信号線７に接続される。センスＭＯＳＦＥＴ２は、メインＭＯＳＦＥＴ１と類似の構造を有する。具体的には、メインＭＯＳＦＥＴ１のセル数と、センスＭＯＳＦＥＴ２のセル数との比を適宜に設定することで、所望の電流センス比が得られる。

より詳細には、例えば、一の半導体チップにおいてメインＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とが、それぞれ、所定のセル数で形成される。メインＭＯＳＦＥＴ１にはそのセル数に応じた値の電流が流れ、センスＭＯＳＦＥＴ２にもそのセル数に応じた値の電流が流れる。メインＭＯＳＦＥＴ１のセル数と、センスＭＯＳＦＥＴ２のセル数との比が電流センス比である。一例として、メインＭＯＳＦＥＴ１のセル数と、センスＭＯＳＦＥＴ２のセル数との比が、１０００：１の場合、センスＭＯＳＦＥＴ２には、メインＭＯＳＦＥＴ１に流れる電流の１／１０００の電流が流れる。従って、センスＭＯＳＦＥＴ２に流れる電流の値を測定することで、電流センス比に基づいてメインＭＯＳＦＥＴ１に流れる電流を算出することができる。

差動増幅器３は、非反転入力端子がセンスＭＯＳＦＥＴ２のソースに接続され、反転入力端子が抵抗Ｒ１を介してメインＭＯＳＦＥＴ１のソースに接続される。また、この反転入力端子は、抵抗Ｒ１を介して、第２の双方向ダイオード９の一方の側であって、メインＭＯＳＦＥＴ１と接続される側とは反対の側にも接続される。電流の検出精度を高めるため、差動増幅器３の非反転入力端子及び反転入力端子を介して、メインＭＯＳＦＥＴ１のソース及びセンスＭＯＳＦＥＴ２のソースがイマジナリショートされる。作動増幅器３の出力端子は、抵抗性素子４のゲートに接続される。この場合の作動増幅器３の作用等の詳細については、例えば、国際公開第ＷＯ２０１２／１３７６７０号に詳細に説明されているため、本明細書では詳細な説明を省略する。

抵抗性素子４は、例えば、Ｐ型のＭＯＳＦＥＴであり、ドレインが測定用ノード１１を介してセンス抵抗５の一端に接続される。センス抵抗５の他端は、グランドＧＮＤに接地される。センス抵抗５は、センスＭＯＳＦＥＴ２のドレイン－ソース間に流れる電流から、グランドを基準にして、メインＭＯＳＦＥＴ１から誘導性負荷１０に供給される電流に応じた電圧Ｖｓｎｓを生成する。測定用ノード１１を介して電圧Ｖｓｎｓを検出することで、センスＭＯＳＦＥＴ２のドレイン－ソース間に流れる電流値が測定される。抵抗性素子４は、非反転入力端子と反転入力端子とがイマジナリショートされた差動増幅器３からゲートに供給される出力に応じて、その抵抗値を変化させることで、メインＭＯＳＦＥＴ１のドレイン－ソース間電圧と、センスＭＯＳＦＥＴ２のドレイン－ソース間電圧とが等しくなるように調整し、これによって測定用ノード１１における電流の検出精度が向上する。

センスＭＯＳＦＥＴ保護回路６は、誘導性負荷１０に逆起電力が生じた場合に、電流センス用半導体スイッチング素子、本実施の形態では、センスＭＯＳＦＥＴ２のゲートを保護する回路であり、電流センス用半導体スイッチング素子保護回路の一例である。このセンスＭＯＳＦＥＴ保護回路６の構成の一例を、図２に示す。

図２に示すように、このセンスＭＯＳＦＥＴ保護回路６は、分離用抵抗６１と、複数のダイオード６２とを備える。これら分離用抵抗６１と、複数のダイオード６２とで、センスＭＯＳＦＥＴ２のゲートを、電位的に、メインＭＯＳＦＥＴ１のゲート（そのソースあるいはドレイン基準で保護）から分離してグランドＧＮＤ基準で保護する。本実施の形態では、この保護の基準電位を第二の基準電位とする。つまり、本実施の形態のセンスＭＯＳＦＥＴ保護回路６は、センスＭＯＳＦＥＴ２のゲートを、上記の第一の基準電位と異なる第二の基準電位で保護する。詳細については、以下の作用・効果の説明において説明する。

分離用抵抗６１は、センスＭＯＳＦＥＴ２のゲートとゲート信号線７との間に配置される。つまり、本実施の形態では、メインＭＯＳＦＥＴ１のゲートと、センスＭＯＳＦＥＴ２のゲートとが、直接接続されておらず、分離用抵抗６１によって分離されている。これによる作用の詳細については、後述する。

複数のダイオード６２は、メインＭＯＳＦＥＴ１のゲートとセンスＭＯＳＦＥＴ２のゲートとに関して、センスＭＯＳＦＥＴ保護回路６２内で電圧をダイオードの逆方向耐圧によりクランプせずに設計通りの電流センス比が得られるような数ｎのダイオードから構成される。換言すると、電流センス比に応じた値の電流が、設計通りにセンスＭＯＳＦＥＴ２に流れることを許容する数ｎのダイオードから構成される。これら複数のダイオード６２は、グランドＧＮＤからセンスＭＯＳＦＥＴ２のゲートに向かって順方向に直列に接続され、一端側のダイオードのカソードがセンスＭＯＳＦＥＴ２のゲート及び分離用抵抗６１に接続され、他端側のダイオードのアノードがグランドＧＮＤに接地される。複数のダイオード６２は、サージによってセンスＭＯＳＦＥＴ２のゲートが負電位となる場合に、分離用抵抗６１によってメインＭＯＳＦＥＴ１のゲートから分離されたセンスＭＯＳＦＥＴ２のゲートをグランド基準で保護する。数ｎについては、作用・効果の説明において具体的に説明する。

（作用・効果）
次に、本実施の形態に係る半導体装置Ｓの作用・効果について説明する。メインＭＯＳＦＥＴ１が、ゲート信号線７を介して供給されたゲート信号ＧＳに応じてオフすると、出力端子ＯＵＴに接続された誘導性負荷１０により、図３に示すように、逆起電力が生じる。この逆起電力により、メインＭＯＳＦＥＴ１のソースを介してこのメインＭＯＳＦＥＴ１のゲートが負電位となる。

例えば、電源Ｖｃｃの電圧が、略１３Ｖで、グランドが電位的に０Ｖの場合、逆起電力によって生じる負電位は、略－３７Ｖである。つまり、この例では、Ｖｃｃ－５０Ｖ（１３Ｖ＋３７Ｖ）の急峻なサージが生じる。

しかしながら、メインＭＯＳＦＥＴ１のゲートは、第２の双方向ダイオード９によって、このサージから保護される。一方で、センスＭＯＳＦＥＴ２のゲートは、センスＭＯＳＦＥＴ保護回路６によって保護される。具体的に説明すると、まず、センスＭＯＳＦＥＴ２のゲートは、分離用抵抗６１及び複数のダイオード６２によってメインＭＯＳＦＥＴ１のゲートから電位的に分離されている。そのため、上記のサージが生じ、メインＭＯＳＦＥＴ１及びセンスＭＯＳＦＥＴ２にサージが加わり、メインＭＯＳＦＥＴ１のゲートが負電位になっても、センスＭＯＳＦＥＴ２のゲートは、同様に負電位にはなるが、分離用抵抗６１を介して分離され、かつ、複数のダイオード６２によってグランドＧＮＤを基準として保護されるので、サージが上記のようにＶｃｃ－５０Ｖであっても、図４の一点鎖線で示すように、センスＭＯＳＦＥＴ２のゲートは、電位的に－Ｖｆ×ｎ（Ｖ）までしか負電位とはならず、電流が電位的に高いグランドＧＮＤから電位的に低いセンスＭＯＳＦＥＴ２側に流れるようにすることでセンスＭＯＳＦＥＴ２のゲート絶縁膜をサージから保護する。ここで、Ｖｆは、各ダイオードの順方向電圧であり、ｎは上記のように複数のダイオード６２の数である。これにより、センスＭＯＳＦＥＴ２のゲートにゲート絶縁膜の破壊を生じるような急峻な負電圧が印加されることを防止し、ひいては、センスＭＯＳＦＥＴ２の素子破壊が生じることを防止する。

複数のダイオード６２の数ｎに関して、さらに詳細に説明する。パワーＭＯＳＦＥＴ１がターンオンした場合に、パワーＭＯＳＦＥＴ１のゲートと、センスＭＯＳＦＥＴ２のゲートとで、ゲート電圧に差が生じないように、分離用抵抗６１の抵抗値、さらにはパワーＭＯＳＦＥＴ１及びセンスＭＯＳＦＥＴ２のそれぞれのセル数を考慮して複数のダイオード６２の数ｎが選択されている。これにより、設計通りの電流センス比が維持されている。換言すると、所望の電流センス比が得られるよう、パワーＭＯＳＦＥＴ１のゲートと、センスＭＯＳＦＥＴ２のゲートとで、ゲート電圧に差が生じない範囲で複数のダイオード６２の数ｎが適宜選択される。

例えば、パワーＭＯＳＦＥＴ１のゲート及びセンスＭＯＳＦＥＴ２のゲートに、ターンオン時のゲート信号ＧＳとして、Ｖｃｃ＋１０Ｖ（図示しないチャージポンプ回路等からの出力電圧）が印加される場合、複数のダイオード６２が、センスＭＯＳＦＥＴ２へのゲート信号ＧＳをクランプしないように、直列に接続した複数のダイオード６２の順方向降下電圧（Ｖｆ×ｎ［Ｖ］）を、センスＭＯＳＦＥＴ２のオン時のゲート信号ＧＳの電圧、つまり、Ｖｃｃ＋１０Ｖよりも高くなるようにすることで、設計通りの電流センス比が維持できる。例えば、各ダイオードによってクランプされる電圧が、１０Ｖの場合、複数のダイオード６２の段数ｎは、４とすると好適である。なお、チャージポンプ回路等の出力分は、本実施の形態のパワーＭＯＳＦＥＴ１がハイサイドスイッチであり、完全にオンさせるためにはドレイン側よりも高い電圧が必要なためである。

以上説明したように、本発明によれば、センスＭＯＳＦＥＴ２のゲートが、メインＭＯＳＦＥＴ１のゲートから分離用抵抗６１を介して分離されている。また、センスＭＯＳＦＥＴ２のゲートを、電位的に、グランド基準で保護するように、センスＭＯＳＦＥＴ２のゲートが逆方向接続された複数のダイオード６２を介してグランドに接続されている。このような構成を採用することで、メインＭＯＳＦＥＴ１のゲートからセンスＭＯＳＦＥＴ２のゲートが電位的に分離されるので、メインＭＯＳＦＥＴ１がオフすることで誘導性負荷１０の逆起電力によって生じるサージから、センスＭＯＳＦＥＴ２のゲートを保護することが可能となる。

また、複数のダイオード６２は、メインＭＯＳＦＥＴ１のゲートと、センスＭＯＳＦＥＴ２のゲートとで、ゲート電圧に差が生じないような数ｎで構成される。これにより、設計通りの電流センス比を維持することができる。つまり、センスＭＯＳＦＥＴ保護回路６を採用しても、電流センス比に応じた値の電流を設計通りにセンスＭＯＳＦＥＴ２に流すことができるので、メインＭＯＳＦＥＴ１のソースとセンスＭＯＳＦＥＴ２のソースとをイマジナリショートさせて電流検出精度を高める、といった利点を維持できる。また、センスＭＯＳＦＥＴ２を採用する回路構成の本来の利点である、シャント抵抗を用いた電流検出と比べて発生する損失を少なくできるといった利点も得ることができる。

以上、本発明の実施の形態について説明したが、本発明は上記の実施の形態に限定されず、本発明の技術的範囲から逸脱しない限りにおいて、様々な応用、変更が可能である。

例えば、上記の実施の形態では、誘導性負荷１０を駆動するためのパワー半導体スイッチング素子が、パワーＭＯＳＦＥＴ１であり、それに応じて電流センス用の半導体スイッチング素子がセンスＭＯＳＦＥＴ２である場合を例に説明した。本発明はこのような場合に限定されず、他の種のパワー半導体スイッチング素子についても、メインのパワー半導体スイッチング素子のゲートと、電流センス用の半導体スイッチング素子のゲートとを、電位的に異なる基準でサージから保護するように、適宜の応用や変更等を加えることで本発明を適用可能である。例えば、メインパワー半導体スイッチング素子及び電流センス用半導体スイッチング素子の種類を、ＭＯＳＦＥＴに代えてＩＧＢＴとし、これに応じて電流センス用半導体スイッチング素子保護回路のダイオードの数等を適宜変更し、所望のセンス比を得られるようにしてもよい。

１メインＭＯＳＦＥＴ（メインパワー半導体スイッチング素子）
２センスＭＯＳＦＥＴ（電流センス用半導体スイッチング素子）
３差動増幅器
４抵抗性素子
５センス抵抗
６センスＭＯＳＦＥＴ保護回路
（電流センス用半導体スイッチング素子保護回路）
７ゲート信号線
８、９双方向ダイオード
１０誘導性負荷
１１測定用ノード
６１分離用抵抗
６２複数のダイオード
ＧＮＤグランド
ＧＳゲート信号
ＯＵＴ出力端子
Ｒ１抵抗
Ｓ半導体装置

Claims

スイッチングによって負荷を駆動するためのメインパワー半導体スイッチング素子と、
前記メインパワー半導体スイッチング素子に流れる電流を検出するための電流センス用半導体スイッチング素子と、
を備え、
前記メインパワー半導体スイッチング素子のゲートと、前記電流センス用半導体スイッチング素子のゲートとの間に配置され、前記メインパワー半導体スイッチング素子のゲートの基準電位である第一の基準電位と異なる第二の基準電位で前記電流センス用半導体スイッチング素子のゲートを、前記電流センス用半導体スイッチング素子のゲート電位が負電位時に保護する電流センス用半導体スイッチング素子保護回路をさらに備える、
ことを特徴とする半導体装置。
前記電流センス用半導体スイッチング素子保護回路は、
前記メインパワー半導体スイッチング素子のゲートと、前記電流センス用半導体スイッチング素子のゲートとの間に配置された抵抗と、
前記第二の基準電位がグランド電位であり、グランドから前記電流センス用半導体スイッチング素子のゲートに向かって順方向に直列に接続された複数のダイオードであって、一端側のダイオードのカソードが、前記電流センス用半導体スイッチング素子のゲート及び前記抵抗に接続され、他端側のダイオードのアノードが接地された複数のダイオードと、
を備えることを特徴とする請求項１に記載の半導体装置。
前記複数のダイオードは、前記メインパワー半導体スイッチング素子のセル数と、前記電流センス用半導体スイッチング素子のセル数との比である電流センス比であって、設計された電流センス比通りの値の電流が前記電流センス用半導体スイッチング素子に流れることを許容する数のダイオードから構成される、ことを特徴とする請求項２に記載の半導体装置。
前記複数のダイオードは、さらに、前記電流センス用半導体スイッチング素子へのゲート信号をクランプしないように、直列に接続した前記複数のダイオードの逆方向耐圧によってクランプされる電圧を、前記電流センス用半導体スイッチング素子のオン時の前記ゲート信号の電圧よりも高くするような数のダイオードから構成される、ことを特徴とする請求項２に記載の半導体装置。
スイッチングによって負荷を駆動するためのメインパワー半導体スイッチング素子と、
前記メインパワー半導体スイッチング素子に流れる電流を検出するための電流センス用半導体スイッチング素子と、
を備え、
前記メインパワー半導体スイッチング素子のゲートの基準電位と異なるグランド電位を基準電位として前記電流センス用半導体スイッチング素子のゲートを保護する電流センス用半導体スイッチング素子保護回路をさらに備える、
前記電流センス用半導体スイッチング素子保護回路は、
前記メインパワー半導体スイッチング素子のゲートと、前記電流センス用半導体スイッチング素子のゲートとの間に配置された抵抗と、
グランドから前記電流センス用半導体スイッチング素子のゲートに向かって順方向に直列接続された複数のダイオードであって、一端側のダイオードのカソードが、前記電流センス用半導体スイッチング素子のゲートに接続され、他端側のダイオードのアノードが接地された複数のダイオードと、
を備え、
前記メインパワー半導体スイッチング素子のゲートに負電圧が印加された際に、前記グランド電位から前記複数のダイオードを介して前記電流センス用半導体スイッチング素子のゲートに電流を流す、ことを特徴とする半導体装置。
スイッチングによって負荷を駆動するためのメインパワー半導体スイッチング素子と、
前記メインパワー半導体スイッチング素子に流れる電流を検出するための電流センス用半導体スイッチング素子と、
を備え、
前記メインパワー半導体スイッチング素子のゲートの基準電位と異なるグランド電位を基準電位として前記電流センス用半導体スイッチング素子のゲートを保護する電流センス用半導体スイッチング素子保護回路をさらに備える、
前記電流センス用半導体スイッチング素子保護回路は、
前記メインパワー半導体スイッチング素子のゲートと、前記電流センス用半導体スイッチング素子のゲートとの間に配置された抵抗と、
グランドから前記電流センス用半導体スイッチング素子のゲートに向かって順方向に直列接続された複数のダイオードであって、一端側のダイオードのカソードが、前記電流センス用半導体スイッチング素子のゲートに接続され、他端側のダイオードのアノードが接地された複数のダイオードと、
を備え、
前記メインパワー半導体スイッチング素子のゲートに負電圧が印加された際に、グランドと前記電流センス用半導体スイッチング素子のゲートとの間の電圧が、前記複数のダイオードの各ダイオードの順方向降下電圧と前記複数のダイオードの個数との積となる、ことを特徴とする半導体装置。
前記複数のダイオードは、さらに、前記電流センス用半導体スイッチング素子へのゲート信号をクランプしないように、直列に接続した前記複数のダイオードの逆方向耐圧によってクランプされる電圧を、前記電流センス用半導体スイッチング素子のオン時の前記ゲート信号の電圧よりも高くするような数のダイオードから構成される、ことを特徴とする請求項５または６に記載の半導体装置。