JP2009224803A - 電圧クランプされたゲートを備えるパワーｍｏｓｆｅｔ - Google Patents

Abstract

【課題】ＭＯＳＦＥＴのゲート酸化膜が損傷するのを防ぐための電圧クランプを提供する。
【解決手段】ＭＯＳＦＥＴはゲートとソースとを接続する１つ以上のダイオードを含む電圧クランプを備える。電圧クランプは所定の電圧でブレークダウンするように設計され、過大なソース−ゲート電圧によるゲート酸化層の損傷を防ぐ。電圧クランプはＭＯＳＦＥＴのソース−ゲート端子間に接続される１つ以上の並列ブランチを含む。各ブランチは少なくとも１つのダイオードを含み、所望のクランプ電圧に応じてゲート−ソース間電圧が所定のレベルに達する際にブレークダウンするか或いは順方向に導通するように接続された一連のダイオードを含む。低クランプ電圧を実現すべくダイオードは典型的には順方向に導通するように接続され、高いクランプ電圧を実現すべくダイオードはアバランシェブレークダウンを生じるように接続される。
【選択図】図７

Description

本発明はパワーＭＯＳＦＥＴに関し、より詳細にはゲート酸化層を保護するために過電圧をクランプする回路を備えたＭＯＳＦＥＴに関する。

パワーＭＯＳＦＥＴは、可搬型のコンピュータのような機器に対して電力を制御するためのスイッチとして幅広く用いられている。図１Ａは、ゲートＧ´、ソースＳ´及びドレインＤ´を有するパワーＭＯＳＦＥＴ１０の模式図であり、ゲートＧ´にバッファ増幅器１２が接続された典型的な構成である。またＭＯＳＦＥＴ１０はボディＢを有しており、ボディＢがゲートＧ´に短絡され、ＭＯＳＦＥＴ１０内の寄生バイポーラトランジスタがターンオンするのを防いでいる。また図１Ａには寄生ダイオード１１も示されており、ＭＯＳＦＥＴ１０のソース／ボディに接続されるアノードとドレインＤ´に接続されるカソードとを有している。そのＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであるため、バッファ増幅器１２は正のゲート駆動電圧Ｖｃｃを供給してＭＯＳＦＥＴ１０をターンオンし、或いはゲートＧ´を接地してＭＯＳＦＥＴ１０をターンオフする。またＭＯＳＦＥＴ１０はＰチャネルＭＯＳＦＥＴであってもよいが、その場合にはＭＯＳＦＥＴ１０をターンオンするのに必要な電圧Ｖｃｃは負の電圧であろう。

ソースＳ´、ボディＢ及びドレインＤ´はシリコンのような半導体材料で形成される。ゲートＧ´は多結晶シリコンのような導電性材料からなり、典型的には二酸化シリコンのような絶縁層により、その半導体材料から分離される。通常動作時には、ゲート酸化層を保護するために、Ｖｃｃは最大ゲート−ソース間電圧Ｖ_GS（ｍａｘ）の超えることのないように設定される。ＶｃｃがＶ_GS（ｍａｘ）より大きくなると、ゲート酸化層が破壊されるか、そこまでに至らなくても損傷してしまい、ＭＯＳＦＥＴ１０が復旧不可能に破壊されてしまう。

Ｖ_GS（ｍａｘ）は一般にゲート酸化層の厚さ（Ｘ_OX）により決定される。一般に、Ｖ_GSが約１０〜１２（ＭＶ）×Ｘ_OX（ｃｍ）より大きくなる場合、ゲート酸化膜が破壊されることになる。ゲート酸化膜が厚い（例えば３００オングストローム厚）である場合、ゲートと半導体材料との間の通り抜け（トンネル作用）の結果である漏れ電流が小さいため、この係数は実際には小さくなる（例えば８ＭＶ／ｃｍ）。トンネル作用はゲート酸化膜を損傷することはない。従って５０％の安全率を見込むと、Ｖ_GSは通常、５或いは６ＭＶ／ｃｍ×Ｘ_OX未満に、又はゲート酸化層が厚くても４ＭＶ／ｃｍ×Ｘ_OX未満に保持されなければならない。例えば１７５オングストローム厚の酸化層は１６〜１８Ｖで破壊され、Ｖ_GS（ｍａｘ）は約８〜９Ｖであるのに対して、３００オングストローム厚酸化層は約２４Ｖで破壊され、Ｖ_GS（ｍａｘ）は約１２Ｖであろう。

ゲート電圧Ｖ_GSがより高い破壊電圧より高くなる場合には、デバイスは瞬時に破壊されるであろう。Ｖ_GSが破壊電圧とＶ_GS（ｍａｘ）との間の範囲にある場合、そのデバイスは瞬時に破壊されることないが、部分的に損傷を受ける場合がある。ゲート電圧がＶ_GS（ｍａｘ）未満の安全なレベルに戻った場合でも、この潜在する損傷により、結局はゲート酸化層が徐々に破壊され、後にはデバイスが動作しなくなる。このため、Ｖ_GS（ｍａｘ）と破壊電圧との間のゲート電圧をかけられたＭＯＳＦＥＴは、多くの場合「（動作可能だが）損傷を受けている」ものと考えられる。

静電放電（ＥＳＤ）から生じる電圧が種々の状況で存在する。ＥＳＤ電圧は非常に高電圧であるが、非常に短期間しか持続しないため、図１Ｂに示されるように、直列に抵抗Ｒｅｓｄが接続された数千Ｖ（例えば図１Ｂに示されるように２ｋＶ以上）に帯電したコンデンサＤｅｓｄとして図式化される場合が多い。Ｄｅｓｄの相対的な大きさ、ＭＯＳＦＥＴ１０のゲート容量及びＲｅｓｄの大きさにより、Ｃｅｓｄが小さく（すなわちＥＳＤパルスが短く）、Ｒｅｓｄ及びゲート容量が大きい場合には、ＭＯＳＦＥＴ１０は損傷を受けずにＥＳＤパルスに耐えることができる。この場合にはゲートを流れる電流はＲｅｓｄにより制限され、ＥＳＤパルスに関連するエネルギーが散逸してしまう前に、Ｖ_GSの立ち上がりが危険なレベルに達するのを防ぐ。本質的には、Ｃｅｓｄ、Ｒｅｓｄ及びゲート容量は分圧回路を形成する。

ドレイン上に発生するＥＳＤパルス或いは他の高電圧は一般には問題ではないが、それは半導体材料の空乏領域の広がりがドレイン−ゲート間の大部分の電圧を吸収し、それによりゲート酸化膜に全ドレイン電圧がかからないためである。

図２はいくつかの状況においてＭＯＳＦＥＴにかけられるＶ_GSのグラフである。デバイスは５Ｖの標準ゲート駆動電圧用に設計されており、破壊電圧８Ｖが許容される。Ｖ_GSが正負いずれかの方向に８Ｖを超える場合に、１２Ｖの過電圧状態が生じる。これらの状態はバッテリ充電器の電圧のリンギングにより生じるか、或いは不良のバッテリ充電器に差し込まれる際に生じる。これらの電圧は比較的長時間に渡るため、ゲート電圧をクランプするために用いられるダイオードを燃やしてしまうこともできる。最終的に、そのデバイスには、正負いずれかの２０００ＶのＥＳＤパルスがかけられる。しかしながらＥＳＤパルスは極く短時間であるため、ダイオードクランプがその電圧に耐えることができる。

図３Ａ及び図３Ｂは、それぞれＭＯＳＦＥＴ３２及び３４のゲートを保護するために電圧クランプ３１及び３３を備えるリチウムイオンバッテリパック３０の回路図である。ＭＯＳＦＥＴ３２及び３４はリチウムイオンバッテリからの電流を切替え、ドレイン−ドレイン接続構成で直列に接続される。ＭＯＳＦＥＴ３２及び３４のゲート電圧は制御ＩＣ３６により制御される。電圧クランプ３１及び３３は、一対の逆向き接続のダイオードからなるものとして示される。図３Ａは、バッテリパック３０の端子に１２，０００ＶのＥＳＤパルスがかけられる場合を示す。ＥＳＤパルスが発生する際にそのデバイスがオン状態である場合には、１２，０００Ｖのパルスがバッテリパック３０のデバイス間に分散され、そのうちのある量がＭＯＳＦＥＴ３２及び３４のゲート−ソース端子間に現れるようになる。

しかしながら図３Ｂに示されるように、１２ＶのＤＣ過電圧がかけられる場合には、制御ＩＣ３６が全１２Ｖに耐え、ＭＯＳＦＥＴ３２及び３４のゲート上に全１２Ｖをかける。例えば電圧クランプ３１及び３３が８Ｖ、すなわちＭＯＳＦＥＴ３２及び３４の定格動作電圧でブレークダウンするように設計されているものと仮定すると、電圧クランプ内のダイオードは、おそらく過大な電流が流れ、焼けてしまうであろう。

本発明が一部継続出願となっており、参照して本明細書の一部としている１９９７年１２月３１日出願の特許出願第０９／００１，７６８号は、ゲート酸化膜を保護するために電圧クランプとして用いることができるいくつかのダイオード構成を記載している。

ＭＯＳＦＥＴのゲート酸化膜が損傷するのを防ぐために、ＭＯＳＦＥＴのゲート−ソース間に過大な電圧がかかる場合でも電圧を制限することができるクランプを有するＭＯＳＦＥＴを提供する。

本発明に従えば、ＭＯＳＦＥＴのソース−ゲート間に１つ以上のダイオードが接続される。標準の動作状態では、ダイオードは導通せず、開回路状態となっている。しかしながらゲート−ソース間電圧が所定のレベルを超える場合には、ダイオードがブレークダウンし（或いは電流が順方向に流れ）、それにより所定の最大レベルにゲート電圧をクランプする。

本発明により種々の実施例を実現可能である。例えば複数対の逆向きダイオード（すなわちアノードとアノード或いはカソードとカソードを接続されたダイオード）がゲート−ソース間に直列に接続され、正負両方の電圧スパイクからゲート酸化膜を保護する。ＭＯＳＦＥＴセルのゲートと、パワーＭＯＳＦＥＴのゲート端子或いはパッドとの間に抵抗が接続され、ブレークダウン状態でもダイオード対を流れる電流を制限する。さらに逆向きのダイオード対が、第２の電圧クランプとしてゲート−ソースパッド間に接続され、第１のグループのダイオード対を保護することができる。

別法では、ゲート−ソース間に接続される逆向きダイオード対の代わりに、並列のダイオード回路網を用いることができる。並列ダイオード回路網の各ブランチは、同じ向きの数個のダイオード（すなわちカソード−アノード接続）を備えており、各ブランチのダイオードは他のブランチのダイオードとは逆向きになっている。この実施例は特に薄いゲート酸化膜の場合に有用であるが、それはＶ_GSが、ダイオード間の順方向電圧降下の和に等しい電圧でクランプされるためである。各順方向電圧降下は典型的には０．６Ｖ〜０．８Ｖの範囲にある。この回路網を、上記のような抵抗及びソース−ゲートパッド間に接続される複数の逆向きダイオード対とともに用いることができる。ゲート電圧が標準時にソース電圧に対して一方向のみ（正或いは負）向いているなら、並列回路網の一ブランチはその中に１つのダイオードのみを備えるだけでよく、ゲート電圧は非動作方向に一段の順方向ダイオード降下でクランプされる。

別の一群の実施例では、並列に接続された抵抗及びダイオードが、ゲートパッド或いは端子とＭＯＳＦＥＴのゲートとの間の経路において上記の電流制限抵抗と直列に接続される。ＮチャネルＭＯＳＦＥＴの場合、このダイオードは、アノードがＭＯＳＦＥＴのゲートに面して、カソードがゲートパッド或いは端子に面して接続される。この配列により、ＭＯＳＦＥＴはターンオンより速くターンオフすることができるが、それはゲートがＭＯＳＦＥＴをターンオフするために低電圧で駆動される際に、ダイオードが順方向にバイアスされ、並列に接続された抵抗を実際にはバイパスして電流を流すためである。ＰチャネルＭＯＳＦＥＴの場合、このダイオードは、アノードがゲートパッド或いは端子に面して、カソードがＭＯＳＦＥＴのゲートに面して接続される。ＭＯＳＦＥＴのターンオフ時間に比べてターンオン時間が相対的に遅くなるため、ターンオン時間が遅いことにより、回路内にインダクタンスが存在する場合に生じるようになるリンギング及びオーバーシュートが避けられる点で有利である。

本発明の要約として、本明細書では少なくとも以下の広範なコンセプトを開示する。

（コンセプト１）ソース、ドレイン及びゲートを備えるＭＯＳＦＥＴであって、前記ソースが絶縁層により前記ゲートから分離されており、前記ＭＯＳＦＥＴがさらに前記ソースと前記ゲートとの間に接続された電圧クランプを備え、前記電圧クランプが、前記ソースにおける第１の電圧と前記ゲートにおける第２の電圧との間の差を、前記絶縁層に損傷が生じるのを防ぐように所定のクランプ電圧に制限し、前記電圧クランプが第１及び第２のブランチを有する並列回路網を備え、前記第１のブランチが第１の複数のダイオードを備え、前記ダイオードがぞれぞれ前記ソースと前記ゲートとの間で同じ方向を向いていることを特徴とするＭＯＳＦＥＴ。

（コンセプト２）コンセプト１に記載のＭＯＳＦＥＴであって、前記第２のブランチが第２の複数のダイオードを備え、前記第２の複数の前記ダイオードがそれぞれ前記ソースと前記ゲートとの間で、前記第１の複数の前記ダイオードの向きと反対の方向を向くことを特徴とするＭＯＳＦＥＴ。

（コンセプト３）コンセプト１に記載のＭＯＳＦＥＴであって、前記第２のブランチが１個のダイオードのみを含み、前記１個のダイオードが前記ソースと前記ゲートとの間で、前記第１の複数の前記ダイオードの向きと反対の方向を向くことを特徴とするＭＯＳＦＥＴ。

（コンセプト４）ソース、ドレイン及びゲートを備えるＭＯＳＦＥＴであって、前記ソースが絶縁層により前記ゲートから分離されており、ゲート端子が前記ゲートに接続され、かつソース端子が前記ソースに接続されており、前記ＭＯＳＦＥＴがさらに前記ソースと前記ゲートとの間に接続される電圧クランプを備え、前記電圧クランプが、前記ソースにおける第１の電圧と前記ゲートにおける第２の電圧との間の差を、前記絶縁層に損傷が生じるのを防ぐように所定のクランプ電圧に制限し、前記電圧クランプが前記ソースと前記ゲートとの間に接続される少なくとも１つのダイオードを備え、並列回路網が抵抗と第２のダイオードとを備え、前記並列回路網が前記ゲートと前記ゲート端子との間に接続されることを特徴とするＭＯＳＦＥＴ。

（コンセプト５）コンセプト４に記載のＭＯＳＦＥＴであって、前記ソース、前記ドレイン、前記ゲート及び前記電圧クランプが１つの集積回路ダイに形成されることを特徴とするＭＯＳＦＥＴ。

（コンセプト６）コンセプト４に記載のＭＯＳＦＥＴであって、前記ダイオードが、Ｐ型不純物をドープされた領域とＮ型不純物をドープされた領域との間の接合部を有することを特徴とするＭＯＳＦＥＴ。

（コンセプト７）コンセプト４に記載のＭＯＳＦＥＴであって、前記ゲート端子と前記ゲートとの間に前記並列回路網に直列に接続される第２の抵抗をさらに備えることを特徴とするＭＯＳＦＥＴ。

（コンセプト８）コンセプト４に記載のＭＯＳＦＥＴであって、前記電圧クランプが直列にアノード−アノード接続された第１及び第２のダイオードを備えることを特徴とするＭＯＳＦＥＴ。

（コンセプト９）コンセプト４に記載のＭＯＳＦＥＴであって、前記電圧クランプが直列にアノード−カソード接続された第１及び第２のダイオードを備えることを特徴とするＭＯＳＦＥＴ。

本発明の原理は以下に記載する図面を参照すれば理解が進むであろう。同様の構成要素には同じ参照番号を付与している。

本発明により、ＭＯＳＦＥＴのゲート−ソース間に過大な電圧がかかる場合でも、並列のダイオード回路網並びに又抵抗を用いた回路をＭＯＳＦＥＴのゲート−ソース間に使用することにより、所望のレベルに電圧をクランプしてＭＯＳＦＥＴのゲート酸化膜が損傷するのを防ぐことができる。

Ａ及びＢよりなり、Ａは従来のパワーＭＯＳＦＥＴの模式図であり、ＢはＭＯＳＦＥＴのゲートに静電放電パルスを印加する場合を示す等価回路図である。 正常な動作状態時、過電圧印加状態時及び静電放電印加状態時のＭＯＳＦＥＴのゲート電圧を示すグラフである。 Ａ及びＢよりなり、Ａはリチウムイオンバッテリ内のバッテリパックと、バッテリパックが静電放電パルスを印加されている場合に、ＭＯＳＦＥＴのゲートを保護するために一対のＭＯＳＦＥＴ及び電圧クランプを備えるスイッチとの回路図であり、Ｂは不適当なバッテリ充電器がリチウムイオンバッテリに用いられた場合の図３Ａと同様の回路図である。 電圧クランプが、ＭＯＳＦＥＴのゲート−ソースパッド或いは端子間に直列に接続された複数の逆向きダイオード対を備える本発明による実施例の回路図である。 ＭＯＳＦＥＴのゲートとゲートパッド或いは端子間に接続された電流制限抵抗と、ＭＯＳＦＥＴのゲート−ソースパッド或いは端子間に直列に接続された第２の複数の逆向きダイオード対とを備える実施例の回路図である。 電圧クランプがＭＯＳＦＥＴのゲート−ソースパッド或いは端子間に接続された並列ダイオード回路網を備え、各ブランチのダイオードが同じ方向を向くが、他のブランチではダイオードの向きが反対である実施例の回路図である。 ＭＯＳＦＥＴのゲートとゲートパッド或いは端子間に接続された電流制限抵抗と、ＭＯＳＦＥＴのゲート−ソースパッド或いは端子間に接続された複数の逆向きダイオード対とを組み合わせた図６のクランプの回路図である。 電圧クランプが、１つのダイオードと並列に接続された複数のダイオードを備える実施例の回路図である。 図４の実施例の動作を示す電流−電圧グラフである。 図５の実施例の動作を示す電流−電圧グラフである。 図６の実施例の動作を示す電流−電圧グラフである。 図７の実施例の動作を示す電流−電圧グラフである。 図５の実施例の動作を示す実験的に導かれた電流−電圧グラフである。 図１３と同じデータであるが、電流レベルが高い場合のグラフである。 Ｐ領域のドーパント濃度の関数としてＰＮダイオードのブレークダウン電圧、漏れ電流及び抵抗を示すグラフである。 ブレークダウン電圧の関数としてＰＮダイオードの漏れ電流及び抵抗を示すグラフである。 電圧クランプがＭＯＳＦＥＴのゲートパッド或いは端子とゲートとの間に並列に接続されたダイオード及び抵抗を備える場合の図５、図６及び図８に示されるものと同様の実施例の回路図である。 電圧クランプがＭＯＳＦＥＴのゲートパッド或いは端子とゲートとの間に並列に接続されたダイオード及び抵抗を備える場合の図５、図６及び図８に示されるものと同様の実施例の回路図である。 電圧クランプがＭＯＳＦＥＴのゲートパッド或いは端子とゲートとの間に並列に接続されたダイオード及び抵抗を備える場合の図５、図６及び図８に示されるものと同様の実施例の回路図である。 電圧クランプがＭＯＳＦＥＴのゲートパッド或いは端子とゲートとの間に並列に接続されたダイオード及び抵抗を備える場合の図５、図６及び図８に示されるものと同様の実施例の回路図である。 Ａ乃至Ｃよりなり、図１７−図２０に示される実施例とは異なるターンオン特性、ターンオフ特性を示すタイミング図である。

図４は、電圧クランプ４０２により保護されたゲートＧ´を有するＭＯＳＦＥＴ１０の回路図である。ＭＯＳＦＥＴ１０のソース、ドレイン及びゲート端子或いはパッドは、デバイスの内部領域と区別するためにそれぞれＳ、Ｄ及びＧと表記される。電圧クランプ４０２は、ｎ対の逆向きダイオードの直列のスタック、すなわちアノード−アノード接続ダイオード対を備えているが、カソード−カソード接続ダイオードであってもよい。逆向きダイオード対はＭＯＳＦＥＴ１０のゲートＧ´−ソースＳ´間に接続される。各ダイオードの逆方向ブレークダウン電圧は典型的には４．５〜７．７Ｖの範囲内にあり、ＰＮダイオードの順方向電圧降下は０．６〜０．７Ｖの範囲内にあるため、各逆向きダイオード対は約５〜８Ｖ、典型的には６．５或いは７．０Ｖの電圧でブレークダウンするであろう。例えば電圧クランプ４０２が、それぞれ６．５Ｖのブレークダウン電圧を有する２つのダイオード対を備えるものと仮定すると、ゲートＧ´は約１３Ｖでクランプされることになる。クランプ電圧は、個々のダイオードのブレークダウン特性及び直列接続ダイオード対の数を調整することにより変更される。

電圧クランプ４０２の動作が図９に示されており、横軸はＭＶ／ｃｍ（ゲート酸化膜厚）で表したゲートＧ−ソースＳ間の電界Ｅ_GSを、また縦軸は電圧クランプを流れる電流Ｉ_Gを表す。縦方向の破線は、上記のような安全動作領域、潜在的な損傷領域及び瞬時破壊領域の間の境界線である。括弧内の数字は、１７５オングストローム厚ゲート酸化層の場合の電圧の代表値を示す。この実施例では、電圧クランプ４０２のダイオード対は±８Ｖでブレークダウンするように設計されており、その電圧は潜在的な損傷が生じ始める電圧である。ＭＯＳＦＥＴは、Ｅ_GSが約±１７Ｖに達すると破壊されてしまう。

一旦電圧クランプがブレークダウンすると、逆向きダイオード対内を電流が流れる。電流が十分に大きく、長時間に渡る場合には、ダイオードが焼けてしまうであろう。さらにブレークダウン電圧は、可能な限り所望のレベル（この場合には８Ｖ）に近くなるように設定されるべきである。ブレークダウン電圧がそのレベルより非常に小さい場合には、電圧クランプは良好に保護動作するが、ゲート電圧の動作範囲は制限されることになる。ブレークダウン電圧がその所望のレベルより非常に高い場合には、ゲート酸化層は潜在的な損傷を受ける危険性がある。これらの問題は、図５に示される電圧クランプ４０４を用いる場合に緩和される。電圧クランプ４０４は内側ブランチ４０６を備えており、ブランチ４０６は、１つのダイオード対として表される、ゲートＧ´−ソースＳ´間に直列に接続されたｍ個の逆向きダイオード対を備えており、また電圧クランプ４０４は、ゲートパッドＧ‐ソースパッドＳ間に接続されたｎ個の逆向きダイオード対を含む外側ブランチも備えている。電流制限抵抗ＲがゲートパッドＧ−ゲートＧ´間に接続される。

電圧クランプ４０４の動作が図１０に示される。電圧クランプ４０２の場合と同様に、ブランチ４０６のダイオード対は４〜５ＭＶ／ｃｍでブレークダウンし、この場合にはそれは約７Ｖである。しかしながらここより高い電圧では、抵抗Ｒがダイオード対を流れる電流を制限し、ダイオード対が焼けるのを防ぐ。電流は約１／Ｒの割合で増加するが、その間ゲート電圧はまだ７Ｖにクランプされている。抵抗Ｒ及びダイオード対は、ゲートパッドＧ−ソースパッドＳ間で概ね分圧回路として動作する。この状況は、通常瞬時破壊が生じると思われる領域まで続く。ゲートパッド−ソースパッド間電圧が、外側ブランチ４０８のダイオード対のブレークダウン電圧を超えた場合にのみ、電流が急激に増加し始める。その場合でも、外側ブランチ４０８のダイオードは焼けてしまう場合があるが、ゲート酸化膜は保護される。

図１３及び図１４は、図１０を補足する測定データを示す。電流制限抵抗は１．８ｋΩに設定された。図のように、内側ダイオードは約７Ｖでブレークダウンし、その後外側ダイオードが約１４Ｖでブレークダウンするまで電流が線形に増加する。その時点で、ゲートパッド−ソースパッド間の合成電流が急激に増加し始める。

逆向きダイオード対を用いると、約５Ｖより非常に低いブレークダウン電圧を得ることが難しく、この電圧では非常に薄いゲート酸化層には高すぎる場合がある。図６に示される電圧クランプ４１０は並列のダイオード回路網を含んでおり、２つの各ブランチ４１２Ａ及び４１２Ｂ内のダイオードは同じ方向を向いているが、ブランチ４１２Ａのダイオードはブランチ４１２Ｂのダイオードとは反対向きである。従ってクランプ電圧は、各ブランチのダイオード間の順方向電圧降下の和である。図１１に示されるように、各ブランチにｚ個のダイオードがあり、各ダイオードが順方向ブレークダウン電圧Ｖ_fを有するものと仮定すると、ゲートはｚ・Ｖ_fでクランプされる。各ダイオード間の順方向電圧降下が１．２Ｖの場合には、例えば４個のダイオードが約５Ｖの全クランプ電圧を与え、それは薄いゲート酸化層の場合に４ＭＶ／ｃｍと同等である。並列に配置されているため、ゲート−ソース間の電圧が正か負かの違いはあるが、クランプは同様に動作する（第１象限或いは第３象限の動作）。

図７に示される電圧クランプ４１６は、図６に示される種類の並列ダイオード回路網を、図５に示されるように外側ブランチ４０８と組み合わせたものである。図１２に示されるように、並列ダイオード回路網がｚ・Ｖ_fでブレークダウンした後、電圧が外側ブランチ４１６の逆向きダイオード対がブレークダウンする電圧に達するまで、電流は１／Ｒの割合で増加する。外側ブランチ４１６の逆向きダイオードが一対であるものと仮定すると、外側ブランチのブレークダウン電圧は５．５Ｖであるが、さらにダイオード対を増やせばブレークダウン電圧は高くすることができる。

ある場合には、動作中のゲート電圧は常にソース電圧に対して正か負である。その場合図８に示される種類の電圧クランプを用いることができる。電圧クランプ４２０は一方に向いた４個のダイオードと他方を向いた１個のダイオードとを並列に組み合わせたものを含む。ブランチ４２４の１個のダイオードは、ゲート電圧がソース電圧より１個分の順方向降下電圧だけ低くなる場合に、クランプすることになる。従って電圧クランプ４２０は、ゲート電圧が通常ソース電圧より低くならない場合に特に有効である。

従って広範な態様においては、本発明による電圧クランプはＭＯＳＦＥＴのゲート−ソース端子間に接続された１つ以上の並列ブランチを含む。各ブランチは少なくとも１個のダイオードを含み、多くの場合には所望のクランプ電圧に応じて、ゲート−ソース間電圧が所定のレベルに達する際に、ダイオードがブレークダウンするか、或いは順方向に導通するように接続された一連のダイオードを含む。

より低いクランプ電圧を実現するためには、ダイオードは典型的には順方向に導通するように接続され、より高いクランプ電圧を実現するためには、ダイオードはアバランシェブレークダウンを生じるように接続される。多数の例では、所与のブランチは、所望のクランプ電圧を得るために、種々の方向に接続された（例えばアノード−アノード接続のダイオード対）ダイオードを含む。２つ以上のブランチを用いる場合には、一方のブランチのダイオードは他方のブランチのダイオードより低いクランプ電圧を与える。ダイオードを流れる電流の量を制限し、それによりダイオードが急激な電流により焼けてしまうのを防ぐために、低いクランプ電圧を与えるダイオードと直列に抵抗を接続することができる。あるブランチのダイオードは一方にゲート電圧が振れることからゲート酸化層を保護し、他方のダイオードは別の方向に電圧が振れることからゲート酸化層を保護することができる。

一般に、上記の電圧クランプに用いられるダイオードはできるだけ高レベルにドープされ、ダイオードがブレークダウンする際に可能な限り低い抵抗を与えるべきである。しかしながらダイオードのドーピングが高すぎる場合、ダイオードが多数の欠陥を有するようになるため、ダイオードに逆方向バイアスがかかる際に漏れが非常に大きくなる傾向がある。漏れ電流は、ダイオードが高温になる際に特に大きくなる。

図１５及び図１６はこれらの変数間の関係を示すグラフである。図１５では、横軸はＰ領域のドーピング濃度を表す。ＢＶを付された曲線はダイオードのブレークダウン電圧を表しており、その目盛りは左側になっている。Ｉ漏れを付された曲線は漏れ電流を表しており、Ｐポリシートρを付された曲線はシート抵抗を表しており、その両変数の目盛りは右側である。予想されるように、ブレークダウン電圧及びシート抵抗はドーピング濃度の増加とともに減少するが、一方漏れ電流は増加する。図１６のグラフは、ブレークダウン電圧の関数として、漏れ電流（左軸）及びシート抵抗（右軸）を示す。

図１７に示される電圧クランプ８００は電圧クランプ４０４（図５）と同様であるが、高抵抗Ｒ_L及び低抵抗Ｒ_SがゲートパッドＧとゲートＧ´との間に直列に接続され、ダイオードＤ１がＲ_Lと並列に接続されている点が異なる。ゲート電圧が高位側に引っ張られ、ＭＯＳＦＥＴ１０がターンオンする際に、ダイオードＤ１には逆方向バイアスがかかり、ゲートＧ´に流れ込む全電流は抵抗Ｒ_L及び抵抗Ｒ_Sの両方を通って流れなければならない。しかしながらゲート電圧が再び低位側に引っ張られ、ＭＯＳＦＥＴ１０がターンオフする際には、ダイオードＤ１には順方向バイアスがかかり、電流は高抵抗Ｒ_Lを迂回して分流される。Ｒ_Lの抵抗は５０ｋΩ〜２ＭΩの範囲内にし、Ｒ_Sの抵抗は２５Ω〜１ｋΩの範囲内にすることができる。

この動作は図２１Ａ、図２１Ｂ及び図２１Ｃに示されており、それは時間の関数として、ゲートパッドＧの電圧（Ｖ_GS）、ゲートＧ´の電圧（Ｖ_GS´）、ソース−ドレイン間電圧（Ｖ_DS）及びドレイン電流Ｉ_Dを示している。時間ｔ₁では、階段関数Ｖ_GSが加わる際に、Ｖ_GS´が、概ね高抵抗Ｒ_Lにより確定される割合で上昇する。従ってＶ_DSはＶ_CCから降下し、Ｉ_Dは、リンギング或いはオーバーシュート（破線で示される）を避ける割合で０から上昇する。安定状態にあるという条件で、Ｖ_DSはＩ・Ｒ_DSに等しい。対照的に時間ｔ₂では、Ｖ_GSが低位側に引っ張られＭＯＳＦＥＴ１０がターンオフする際に、Ｖ_GSは低抵抗Ｒ_Sにより確定される割合で降下し、Ｖ_DS及びＩ_Dも同様に急激に変動する。

図１７の電圧クランプ８００は、内側ブランチにｍ個の逆向きダイオード対を、外側ブランチにｎ個の逆向きダイオード対を含んでおり、それは図５の電圧クランプ４０４と同様である。種々のターンオン、ターンオフ条件を与える別の実施例が図１８−図２０に示される。図１８の電圧クランプ８１０は、内側ブランチに並列ダイオード回路網を、外側ブランチにｎ個の逆向きダイオード対を備え、その点で図７に示される電圧クランプ４１６と同様である。図１９の電圧クランプ８２０は、ｎ個の逆向きダイオード対を含む外側ブランチとともに、図８の電圧クランプ４２０と同様の内側ブランチを備える。

図２０の電圧クランプ８３０では、低抵抗Ｒ_Sはなくなり、その結果ターンオフ時間が最小になる。一方、ブレークダウン状態では、より多くの電流がクランプダイオードを流れるようになる。

上記実施例は例示にすぎず、本発明の幅広い範囲を制限するものと見なされるべきではない。本発明による多数のさらに別の実施例は当業者には明らかであろう。

１０ パワーＭＯＳＦＥＴ
１１ 寄生ダイオード
１２ バッファ増幅器
３０ リチウムイオンバッテリパック
３１ 電圧クランプ
３２ ＭＯＳＦＥＴ
３３ 電圧クランプ
３４ ＭＯＳＦＥＴ
３５ バッテリ
３６ 制御ＩＣ
４０２ 電圧クランプ
４０４ 電圧クランプ
４０６ ブランチ
４０８ ブランチ
４１０ 電圧クランプ
４１２Ａ、Ｂ ブランチ
４１６ 電圧クランプ
４２０ 電圧クランプ
４２２ ブランチ
４２４ ブランチ
８００ 電圧クランプ
８１０ 電圧クランプ
８２０ 電圧クランプ
８３０ 電圧クランプ

Claims (12)

1. ソース、ドレイン及びゲートを備えるＭＯＳＦＥＴであって、
   前記ソースが絶縁層により前記ゲートから分離されており、
   前記ＭＯＳＦＥＴがさらに前記ソースと前記ゲートとの間に接続された電圧クランプを備え、前記電圧クランプが、前記ソースにおける第１の電圧と前記ゲートにおける第２の電圧との間の差を、前記絶縁層に損傷が生じるのを防ぐように所定のクランプ電圧に制限し、
   前記電圧クランプが、前記ソースと前記ゲートとの間に接続された第１のブランチ及び第２のブランチを備え、
   前記第１のブランチが、直列に接続された第１の複数のダイオード対を備え、
   前記第２のブランチが、直列に接続された第２の複数のダイオード対を備え、
   前記各ダイオード対が、アノード−アノード接続された第１及び第２のダイオードを備えることを特徴とするＭＯＳＦＥＴ。
2. 前記電圧クランプが、前記第１のブランチと前記第２のブランチとの間に接続され、かつ前記ゲートに接続された抵抗をさらに備えることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
3. ソース、ドレイン及びゲートを備えるＭＯＳＦＥＴであって、
   前記ソースが絶縁層により前記ゲートから分離されており、ゲート端子が前記ゲートに接続され、かつソース端子が前記ソースに接続されており、
   前記ＭＯＳＦＥＴがさらに前記ソースと前記ゲートとの間に接続された電圧クランプを備え、前記電圧クランプが、前記ソースにおける第１の電圧と前記ゲートにおける第２の電圧との間の差を、前記絶縁層に損傷が生じるのを防ぐように所定のクランプ電圧に制限し、
   前記電圧クランプが、前記ソースと前記ゲートとの間に接続された少なくとも１つのダイオードと、前記ゲートと前記ゲート端子との間に並列に接続された抵抗と第２のダイオードとからなる組み合わせとを備えることを特徴とするＭＯＳＦＥＴ。
4. 前記ソース、前記ドレイン、前記ゲート及び前記電圧クランプが１つの集積回路ダイに形成されることを特徴とする請求項３に記載のＭＯＳＦＥＴ。
5. 前記ダイオードが、Ｐ型不純物をドープされた領域とＮ型不純物をドープされた領域との間の接合部を有することを特徴とする請求項３に記載のＭＯＳＦＥＴ。
6. 前記ゲート端子と前記ゲートとの間に前記組み合わせに直列に接続される第２の抵抗をさらに備え、
   前記抵抗が、前記第２の抵抗の抵抗値よりも大きい抵抗値を有することを特徴とする請求項３に記載のＭＯＳＦＥＴ。
7. 前記電圧クランプが直列にアノード−アノード接続された第１及び第２のダイオードを備えることを特徴とする請求項３に記載のＭＯＳＦＥＴ。
8. 前記電圧クランプが直列にアノード−カソード接続された第１及び第２のダイオードを備えることを特徴とする請求項３に記載のＭＯＳＦＥＴ。
9. 前記電圧クランプが、前記ブランチのそれぞれにおいて直列に接続された複数のダイオードを有することを特徴とする請求項３乃至８の何れかに記載のＭＯＳＦＥＴ。
10. ソース、ドレイン及びゲートを備えるＭＯＳＦＥＴであって、
    前記ソースが絶縁層により前記ゲートから分離されており、
    前記ＭＯＳＦＥＴがさらに前記ソースと前記ゲートとの間に接続された電圧クランプを備え、前記電圧クランプが、前記ソースにおける第１の電圧と前記ゲートにおける第２の電圧との間の差を、前記絶縁層に損傷が生じるのを防ぐように所定のクランプ電圧に制限し、
    前記電圧クランプが、前記ソースと前記ゲートとの間に並列に接続された第１及び第２のブランチを備え、
    前記第１及び第２のブランチが、複数のダイオードを備え、
    前記第１のブランチの全てのダイオードが、前記ソースと前記ゲートとの間で同じ方向を向いており、前記第２のブランチの全てのダイオードが、前記ソースと前記ゲートとの間で、前記第１のブランチの前記複数のダイオードの向きと反対の方向を向いていることを特徴とするＭＯＳＦＥＴ。
11. 前記第１のブランチの全てのダイオードが直列に接続されることを特徴とする請求項１０に記載のＭＯＳＦＥＴ。
12. 前記第２のブランチの全てのダイオードが直列に接続されることを特徴とする請求項１０に記載のＭＯＳＦＥＴ。

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