CN104505390B - 集成式二极管链功率mos防静电保护结构 - Google Patents
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Abstract
本发明提供了一种集成式二极管链功率MOS防静电保护结构，它包括由若干个MOS单元一起构成的功率MOS结构，和由两组反向并联的二极管链构成的ESD保护结构，所述ESD保护结构的等效输出端并接在所述功率MOS结构的栅极和源极两端；所述二极管链的开启电压大于功率MOS结构最大栅源工作电压，且小于栅氧化层的最小击穿电压。本发明的集成式二极管链功率MOS防静电保护结构寄生电容小、防护效果更好、工作更可靠，且充当ESD防护的二极管单元设于n‑外延上并且与MOS单元相隔离，使得制造工艺简单、结构稳定并且与MOS器件工艺相兼容。本发明的集成式二极管链功率MOS防静电保护结构，适用于大功率、高电压条件下对器件进行保护工作。
Description
技术领域
本发明属于半导体功率器件及其制造工艺领域，涉及一种集成式二极管链功率MOS防静电保护结构。
背景技术
功率 MOS 场效应晶体管是在 MOS 集成电路工艺基础上发展起来的新一代电力电子开关器件，用于实现电力电子设备大电压大电流的要求。兼有双极晶体管和普通MOS器件优点的功率MOS，具有开关速度快、损耗小，输入阻抗高、驱动功率小，频率特性好、跨导高度线性，工作耐压高、导通电阻低等特点，现已广泛应用于电机调速、逆变器、不间熠电源、开关电源、电子开关、高保真音响、汽车电器和电子镇流器等领域，有着广阔的发展和应用前景。
但高压功率MOS器件的栅极氧化层厚度比较薄，通常在100nm以下，这种结构特点决定了功率MOS器件是静电敏感型器件。随着工艺水平的不断提高和功率MOS器件制程大幅改进，MOS 器件尺寸不断缩小，栅氧化层厚度也越来越薄，这将更不利于器件抗静电放电(electro-static discharge，ESD)承受能力。因此，改善 MOS 器件静电放电防护的能力对提高产品的可靠性具有不可忽视的作用。
ESD 问题造成的失效包括破坏性失效和潜在性失效两种。破坏性失效会导致器件的氧化层、PN结，甚至绝缘层击穿等，致使器件完全丧失功能，无法正常工作；而潜在性失效虽然不会直接破坏器件的功能性，但是会在器件的内部造成损伤，从而减弱器件的抗电过应力的能力、缩短器件的工作寿命等，影响其应用电路的可靠性。
目前，常用的 ESD 防护结构包括可控硅(SCR)、栅接地的NMOS(GGNMOS)、栅接地的PMOS(GGPMOS)、多晶硅/体硅形成的二极管、体硅二极管以及电阻等。SCR，GGNMOS，GGPMOS结构在工艺实现上比较复杂，并且与MOS 工艺不兼容，同时也会造成器件制造成本的上升。因此，此类 ESD 保护结构常常用于集成电路的 I/O 防护结构中，而很少应用于分立元器件。多晶硅/体硅形成的二极管以及体硅二极管等 ESD 保护结构虽然工艺实现比较简单，但是存在漏源电流大、寄生效应明显、衬底耦合噪声大等缺点，会引起器件的损伤，不利于器件的正常工作。
因此，需要寻求新的结构和技术手段来防护MOS 器件的ESD，使其在大功率、高电压下可靠工作。
发明内容
本发明的目的是提供一种集成式二极管链功率MOS防静电保护结构，来克服现有ESD保护结构所存在的以上不足，该集成式二极管链功率MOS防静电保护结构具有结构稳定性好、工艺可操作性强、ESD防护可靠且与MOS器件制造工艺兼容等优点。
为解决上述技术问题，本发明所采用的技术方案是：
一种集成式二极管链功率MOS防静电保护结构，包括由若干个MOS单元一起构成的功率MOS结构，和由两组反向并联的二极管链组构成的ESD保护结构，所述ESD保护结构的等效输出端并接在所述功率MOS结构的栅极和源极两端；所述二极管链的开启电压大于功率MOS结构的最大栅源工作电压，且小于栅氧化层的最小击穿电压。
作为对本发明的限定：所有MOS单元的结构完全相同，相互间等间距的分布。
作为对本发明的进一步限定：每一MOS单元的结构包括从下至上依次层叠的金属互连层、n+衬底层、n-外延层，在n-外延层的顶端向下延伸设有p+区，在p+区外围设有p-Body区，在p-Body区的顶端向下延伸设有n+区,n+区的顶端从下至上依次层叠有栅氧层、n+多晶硅层，所述n+多晶硅层顶端设有二氧化硅层和金属互连层，其中：
n+区作为MOS单元的源极，设置在p-Body区上且分布在p+区四周；
n+多晶硅层为MOS单元的栅极。
作为对本发明的更进一步限定：所有所述MOS单元的栅极通过n+多晶硅层连接一起构成功率MOS结构的栅极G，由所有MOS单元的源极通过金属互连层连接一起构成功率MOS结构的源极S。
作为对本发明中二极管链的进一步限定:所述两个二极管链由数量相同的二极管单元串联而成，所述二极管单元等距离随机分布在MOS单元分布的几何图形中，二极管单元与左右相邻的两个单元分布排列为以下情形之一：
①MOS单元、二极管单元、MOS单元；
②MOS单元、二极管单元、二极管单元；
③二极管单元、二极管单元、二极管单元；
相邻的MOS单元和二极管单元之间用厚膜二氧化硅隔离，相邻的二极管单元和二极管单元之间用厚膜二氧化硅隔离，相互独立。
作为本发明中二极管单元的限定：所述两个二极管链中的二极管单元完全相同，结构形式为以下情形之一：
I、第一种结构
包括从下至上依次层叠的n+衬底层、n-外延层，在n-外延层的顶端自上而下延伸有p+区，和p-Body区，所述p-Body区设于p+区的四周，在p-Body区的顶端自上而下延伸有n+区，所述n+区和p+区分别为二极管单元的阴极K和阳极A；
II、第二种结构
包括从下至上依次层叠的n+衬底层、n-外延层、在n-外延层的顶端自上而下延伸设有p+区，在p+区的顶端自上而下延伸有n+区，所述n+区和p+区分别为二极管单元的阴极K和阳极A；
III、第三种结构
包括从下至上依次层叠的n+衬底层、n-外延层，在n-外延层的顶端自上而下延伸有p+区，在p+区的顶端自上而下延伸设有若干个n+区，若干个n+区连在一起为二极管单元的阴极K，p+区作为二极管的阳极A。
作为对本发明中二极管单元的进一步限定：
所述第二种结构中p+区设于n+区下层和四周，所述p+区也可以用p-区来取代；
第三种结构中的若干个n+区依次交替设于p+区上方，所述p+区也可以用p-区来取代。
作为对本发明中二极管单元的更进一步限定：
所述二极管单元面积为MOS单元面积的整数倍，二极管单元的阴极和阳极用金属互连层相连，一组二极管链的终端阳极与另一组二极管链的终端阴极相连，其终端阴极则与另一组二极管链的终端阳极相连，两组二极管链的连接点分别与功率MOS结构的栅极和源极相连。
本发明还有一种限定：所有的MOS单元与所有的二极管单元共用同一个n+衬底层和n-外延层，所述n+衬底层作为功率MOS结构的漏极D。
由于采用了上述的技术方案,本发明与现有技术相比，所取得的技术进步在于：
（1）本发明所述的集成式二极管链功率MOS防静电保护结构，采用两组二极管链反向并联后接到功率MOS结构的栅极和源极，利用二极管的正向开启电压来进行ESD防护，寄生效应小、防护效果更好、更可靠；
（2）本发明的集成式二极管链功率MOS防静电保护结构的二极管单元与MOS单元同处于n-外延层上，并相互隔离，使得制造工艺简单，并且与MOS工艺十分兼容；
（3）本发明所述的二极管单元处于MOS单元所分布的几何图形内，并且有厚膜二氧化硅隔离，增加了ESD保护结构的独立性，减小其对功率MOS结构的影响；
（4）本发明的ESD保护结构，每个二极管单元处于一个p-Body中，且表面有厚膜二氧化硅隔离，使其成为独立的二极管，不仅漏电流小，而且正向开启电压恒定。
综上所述，本发明采用由二极管串联而成的二极管链且其正向开启电压小于功率MOS结构的栅源击穿电压，进而达到MOS器件ESD防护的效果，使得ESD保护结构寄生电容小、防护效果更好、工作更可靠。充当ESD防护的二极管单元设于n-外延上并且与MOS单元相隔离，使得制造工艺简单、结构稳定并且与功率MOS结构工艺相兼容。
本发明的集成式二极管链功率MOS防静电保护结构，可在大功率、高电压的条件下稳定可靠的工作。
本发明下面将结合说明书附图与具体实施例作进一步详细说明。
附图说明
图1为本发明实施例1的局部俯视图；
图2为本发明实施例1的局部三维视图；
图3为本发明实施例1的相邻两个MOS单元的剖面图；
图4为本发明实施例1的MOS单元与二极管单元相邻的剖面图；
图5为本发明实施例1中二极管单元左右相邻单元分别为MOS单元的剖面图；
图6为本发明实施例1中二极管单元左右相邻单元分别为MOS单元和二极管单元的剖面图；
图7为本发明实施例1中二极管单元左右相邻单元分别为二极管单元的剖面图；
图8为本发明实施例2的局部俯视图；
图9为本发明实施例2的局部三维视图；
图10为本发明实施例2中MOS单元与二极管单元相邻的剖面图；
图11为本发明实施例2中二极管单元左右相邻单元分别为MOS单元的剖面图；
图12为本发明实施例2中二极管单元左右相邻单元分别为MOS单元、二极管单元的剖面图；
图13为本发明实施例2中二极管单元左右相邻单元为二极管单元的结构剖面图；
图14为本发明实施例3的局部俯视图；
图15为本发明实施例3的局部三维视图；
图16为本发明实施例3中MOS单元与相邻二极管单元的剖面图；
图17为本发明实施例3中二极管单元左右相邻单元分别为MOS单元的剖面图；
图18为本发明实施例3中二极管单元左右相邻单元分别为MOS单元和二极管单元的剖面图；
图19为本发明实施例3中二极管单元左右相邻单元分别为二极管单元的剖面图；
图20为本发明实施例1、实施2、实施3的等效电路示意图。
图中：1—MOS 单元，11—MOS单元p+区，12—MOS 单元n+区，13—MOS 单元 p-Body区,14—栅氧化层，15—n+多晶硅，2—二极管单元，21—二极管单元 p+区，22—二极管单元n+区，23—二极管单元 p-Body区，31—n+衬底层，32—n-外延层，33—二氧化硅层，34—金属互连层。
具体实施方式
实施例1 一种集成式二极管链功率MOS防静电保护结构
本实施例的集成式二极管链功率MOS防静电保护结构，如图1、2所示，它包括：
（1）功率MOS结构，本实施例中的功率MOS结构包括若干个MOS 单元1，且所有的MOS单元1均为等距离的排布，一起构成功率MOS结构。同时，本实施例中的MOS单元 1结构完全相同，其单元结构剖面图如图3、图4所示，MOS单元1的结构包括从下至上依次层叠的n+衬底层31、n-外延层32，在n-外延层32的顶端自上而下通过扩散或注入P型杂质形成MOS单元p+区11，在MOS单元p+区11外围四周设有MOS单元p-Body区13，在MOS单元p-Body区13的顶端自上而下注入或扩散N型杂质，形成MOS单元n+区12，在MOS单元n+区12自下而上依次层叠有栅化氧层14、n+多晶硅15、二氧化硅层33和金属互连层34。
本实施例中每个MOS单元 结构上相互独立，MOS单元n+区12设置在MOS单元p-Body区13上，MOS单元p+区11处于MOS单元n+区12四周，并处于MOS单元p-Body区13的中心，其掺杂浓度比较高，电阻率很低，能够与金属形成很好的欧姆接触，作为MOS单元 1的源极S。栅氧化层14的厚度直接很大程度决定了栅极的耐压，本实施例中选用栅氧厚度为80nm。n+多晶硅15具有很低的电阻率，作为MOS单元的栅极互连层，上层的金属互连层34为MOS单元的源极的互连层，若干个MOS单元的栅极和源极分别通过n+多晶硅15和金属互连层34连接一起作为整个功率MOS结构的栅极G和源极S。
而本实施例中MOS单元n+衬底层31具有很高的掺杂浓度，通常达到1018量级以上，因此串联电阻很小且与金属具有很好的欧姆接触，作为整个功率MOS结构的漏极D引出端。MOS单元的n+衬底层31上生长一层MOS单元n-外延层32，MOS单元n-外延32的厚度和掺杂浓度决定了整个功率MOS结构的漏源击穿电压和器件的总电阻大小，MOS单元n-外延层电阻在本实施例的总电阻中占有很大比例，例如100V～200V的集成式二极管链功率MOS防静电保护结构中，MOS单元n-外延层电阻占总电阻的70%以上；300V～500V的集成式二极管链功率MOS防静电保护结构中，MOS单元n-外延层电阻占总电阻的80%以上；600V以上的集成式二极管链功率MOS防静电保护结构中，MOS单元n-外延层电阻占总电阻的90%以上。即MOS单元的n-外延层32厚度越大，击穿电压越高，其外延层电阻也越大；n-外延层掺杂浓度越大，外延层电阻率越小，击穿电压越低。在满足击穿电压要求的前提下，尽量提高电阻率，本实施例中采用厚度为100μm、掺杂浓度为1014数量级的MOS单元的n-外延层32。
为了结构简单以及制作工艺简单，本实施例中所有MOS单元公用同一个n-外延层32，工艺操作时，可先在n-外延上注入一定浓度的p+推进，然后在注入浓度小的p-再推进，形成如图3、4、5、6、7所示的p+区和p- Body区的分布结构，由于推进程度不同，导致p+区的结深比p- Body区的结深稍微大一点。
（2）ESD保护结构，本实施例中的ESD保护结构包括两个反向并联的二极管链，所述两个二极管链分别由数量相同的若干个二极管单元2串联而成，其平面视图和三维视图如图1、2所示。所述若干个二极管单元 2等间距的设置于MOS单元1所分布的几何图形内部，并且二极管单元2与相邻的MOS单元1之间不设置沟道，而如图5、6、7所示用二氧化硅层33隔离开。若干个二极管单元 2分为两组数量相等的依次串联的二极管单元组（即一个二极管单元的阳极接另一个二极管单元的阴极，其阴极则接另一个二极管单元的阳极），两组二极管链反向并联（一个二极管链的终端阳极与另一个二极管链的终端阴极相连，其终端阴极则与另一个二极管链的终端阳极相连），其接点分别与功率MOS结构的栅极G和源极S相连。
本实施例中的二极管单元 2结构完全相同，如图4、5、6、7所示，均包括从下至上依次层叠的n+衬底层31、n-外延层32、二氧化硅层33，在n-外延层32的顶端自上而下延伸有二极管单元p+区21，在二极管单元p+区21的外围设有二极管单元p-Body区23，在二极管单元p-Body区顶端自上而下设有二极管单元n+区22，二氧化硅 层33。
为了结构简单，本实施例中将二极管单元n+衬底层31、二极管单元n-外延层32与MOS单元1共用同一个n+衬底层31、n-外延层32，即所有MOS单元1和ESD保护结构的二极管单元2均处于同一个n+衬底层31上和n-外延层32上。同样二极管单元2的PN结设于一个独立的二极管单元p-Body区23上，本实施例中二极管单元p-Body区23掺杂浓度不高，用于隔离二极管单元2与n-外延层32。 ESD防护结构二极管单元 n+区22设置于二极管单元p-Body区23上，二极管单元p+区21处于二极管单元n+区22和二极管单元p-Body区23的中心。二极管单元n+区22和二极管单元p+区21掺杂浓度比较高，本实施例分别选用二极管单元n+区22和二极管单元p+区21掺杂浓度为1019数量级，并将二极管单元n+区22和二极管单元p+区21分别作为二极管单元 2的阴极和阳极，二氧化硅层33处于二极管单元n+区22和二极管单元p+区21上面，保证了二极管单元2之间的相互隔离和独立。本实施例中所有串接的二极管单元n+区22表面用金属互连，二极管单元p+区21上开有4μm2的孔作为金属连线接触孔，一个二极管单元n+区22连接相邻一个二极管单元p+区21，其二极管单元p+区21接于另一个相邻二极管单元n+区22，从而实现二极管单元2的串联。
本实施例中二极管单元2的面积为MOS单元 1的整数倍，等距离人为的设置在MOS单元1排布的几何图形里。该二极管单元组构成一种ESD保护结构。本实施例采用二极管单元2的面积为MOS单元1面积的四倍，考虑到二极管单元2在几何图形里分布的随机性，与MOS单元1相邻的单元分布情况有：如图3所示的MOS单元1与MOS单元1、如图4所示的MOS单元1与二极管单元2两种情况。与二极管单元2左右相邻的两个单元分布情况有：如图5所示的MOS单元1、二极管单元2、MOS单元1、如图6所示的MOS单元1、二极管单元2、二极管单元2，以及如图7所示的二极管单元2、二极管单元2、二极管单元2三种情况。相邻的MOS单元1和二极管单元2之间用二氧化硅层33隔离，不设置沟道，相邻的二极管单元2和二极管单元2之间也用二氧化硅层33隔离，相互独立。
本实施例的集成式二极管链功率MOS防静电保护结构的等效图如图20所示，两组二极管链反向并联接于功率MOS结构的栅极和源极，设每组二极管链的正向导通阈值电压之和为Vth总，MOS器件的最大栅源偏置电压为Vgs(max)，MOS单元的栅氧化层14的击穿电压为Bvoxide，由于Vgs(max)〈Vth总〈Bvoxide，当出现静电时，串联的二极管单元组先于栅氧化层14击穿而导通，静电流流过二极管使得栅氧化层14承受的最大电压为串联二极管的导通电压压降之和而起到ESD防护的效果。由于本发明的ESD保护结构的二极管单元2与MOS单元1通设于同一n-外延层上，工艺实现简单并且与功率MOS结构工艺相兼容。设于n-外延层上的二极管单元结构稳定并且其正向导通阈值电压基本恒定不变，采用二极管的导通阈值电压来防护ESD，更加可靠安全。
实施例2 一种带有ESD保护结构的功率MOS结构
本实施例的带有ESD保护结构的功率MOS结构，与实施例1一样包括功率MOS结构和ESD保护结构，其整体结构如图8、9所示。本实施例与实施例1的不同之处在于二极管单元2的结构。本实施例中二极管单元2的结构如图10、11、12、13所示，均包括从下至上依次层叠的n+衬底层31、n-外延层32、二氧化硅层33，所述n-外延层32的顶端自上而下延伸设有二极管单元p+区21，二极管单元p+区21的顶端自上而下延伸设二极管单元n+区22。二极管单元n+区22设于二极管单元p+区21上层，并且四周被二极管单元p+区21包围，二极管单元p+区21作为二极管单元2的阳极A通过表层的金属互连层34互连，二极管单元p+区21可以根据需要选取不同浓度p型杂质，也可以用p-区来替代。二极管单元n+区22作为二极管单元2的阴极K通过方孔与金属互连层34相连。同样，本实施例中的二极管单元 n+区22连接相邻一个二极管单元p+区21，其二极管单元p+区21接于另一个相邻二极管单元n+区22，从而实现二极管的串联。
本实施例采用二极管单元2的面积为四倍的MOS 单元1的面积，考虑到二极管单元2在几何图形里分布的随机性，与MOS 单元1相邻的单元分布有如图3所示（与实施例1相同）的MOS 单元1与MOS 单元1及如图10所示的MOS 单元1与二极管单元2两种情况。二极管单元2左右相邻的两个单元分布情况有如图11所示的MOS 单元1、二极管单元2、MOS 单元1，如图12所示的MOS 单元1、二极管单元2、二极管单元2，以及如图13所示的二极管单元2、二极管单元2、二极管单元2三种情况。相邻的MOS单元1和二极管单元2之间用二氧化硅层33隔离，不设置沟道，相邻的二极管单元2和二极管单元2之间用二氧化硅层33隔离，相互独立。
本实施例中其他结构于实施例1中的结构相同，在此不再赘述。
实施例3 一种带有ESD保护结构的功率MOS结构
本实施例的带有ESD保护结构的功率MOS结构，本实施例的带有ESD保护结构的功率MOS结构，与实施例1、2一样包括功率MOS结构和ESD保护结构，其整体结构如图14、15所示。本实施例与实施例1、2的不同之处在于二极管单元2的结构。本实施例中二极管单元2的结构如图16、17、18、19所示，均包括从下至上依次层叠的n+衬底层31、n-外延层32、二氧化硅层33，所述n-外延层32的顶端自上而下延伸设有二极管单元p+区21，二极管单元p+区21的顶端自上而下延伸设若干个二极管单元n+区22，本实施例中共设有3个二极管单元n+区22，并且3个二极管单元n+区22分别等间距设于二极管单元p+区21上层并且四周被二极管单元p+区21包围，二极管单元p+区21作为二极管单元2的阳极A通过表层金属互连层34互连，二极管单元p+区21可以根据需要选取不同浓度p型杂质，也可以用p-区来替代。3个二极管单元n+区22连接一起作为二极管单元2的阴极K通过方孔与金属互连层34相连。同样一个二极管单元n+区22接于相邻一个二极管单元p+区21，其p+区21接于另一个相邻二极管单元n+区22，从而实现二极管的串联。
。二极管单元n+区22设于二极管单元p+区21上层，并且四周被二极管单元p+区21包围，二极管单元p+区21作为二极管单元2的阳极A通过表层的金属互连层34互连，二极管单元p+区21可以根据需要选取不同浓度p型杂质，也可以用p-区来替代。二极管n+区22作为二极管单元2的阴极K通过方孔与金属互连层34相连。同样，本实施例中的二极管单元 n+区22连接相邻一个二极管单元p+区21，其二极管单元p+区21接于另一个相邻二极管单元n+区22，从而实现二极管的串联。
本实施例采用二极管单元2的面积为四倍的MOS单元1的面积，考虑到二极管单元在几何图形里分布的随机性，与MOS单元1相邻的单元分布有如图3所示（与实施例1、2相同）的MOS单元1与MOS单元1及如图16所示的MOS单元1与二极管单元2两种情况。与二极管单元2左右相邻的两个单元分布情况有如图17所示的MOS单元1、二极管单元2、MOS单元1，如图18所示的MOS单元1、二极管单元2、二极管单元2，以及如图19所示的二极管单元2、二极管单元2、二极管单元2三种情况。相邻的MOS单元1和二极管单元2之间用二氧化硅层33隔离，不设置沟道，相邻的二极管单元2和二极管单元2之间用二氧化硅层33隔离，相互独立。
本实施例中其他结构于实施例1、2中的结构相同，在此不再赘述。
Claims (4)
1.一种集成式二极管链功率MOS防静电保护结构，其特征在于：它包括由若干个MOS单元一起构成的功率MOS结构，和由两组反向并联的二极管链构成的ESD保护结构，所述ESD保护结构的等效输出端并接在所述功率MOS结构的栅极和源极两端；所述二极管链的开启电压大于功率MOS结构最大栅源工作电压，且小于栅氧化层的最小击穿电压；
所有MOS单元的结构完全相同，相互间等间距的分布，每一MOS单元的结构包括从下至上依次层叠的金属互连层、n+衬底层、n-外延层，在n-外延层的顶端向下延伸设有p+区，在p+区外围设有p-Body区，在p-Body区的顶端向下延伸设有n+区，n+区的顶端从下至上依次层叠有栅氧化层、n+多晶硅，所述n+多晶硅层顶端设有二氧化硅层和金属互连层，其中：
栅氧化层的厚度为80nm；
n+区作为MOS单元的源极，设置在p-Body区上且分布在p+区四周；
n+多晶硅为MOS单元的栅极；
两组反向并联的二极管链由数量相同的二极管单元串联而成，所述两个二极管链中的二极管单元结构完全相同，结构形式为以下情形之一：
I、第一种结构
包括从下至上依次层叠的n+衬底层、n-外延层，在n-外延层的顶端自上而下延伸有二极管p+区，和二极管p-Body区，所述二极管p-Body区设于二极管p+区的四周，在二极管p-Body区的顶端自上而下延伸有二极管n+区，所述二极管n+区和二极管p+区分别为二极管单元的阴极K和阳极A；
II、第二种结构
包括从下至上依次层叠的n+衬底层、n-外延层、在n-外延层的顶端自上而下延伸设有二极管p+区，在二极管p+区的顶端自上而下延伸有二极管n+区，所述二极管n+区和二极管p+区分别为二极管单元的阴极K和阳极A；
III、第三种结构
包括从下至上依次层叠的n+衬底层、n-外延层，在n-外延层的顶端自上而下延伸有二极管p+区，在二极管p+区的顶端自上而下延伸设有若干个二极管n+区，若干个二极管n+区连在一起为二极管单元的阴极K，二极管p+区作为二极管的阳极A；
所有所述MOS单元的栅极通过n+多晶硅连接一起构成功率MOS结构的栅极G，所有MOS单元的源极通过金属互连层连接一起构成功率MOS结构的源极S，所有的所述MOS单元与所有的二极管单元共用同一个n+衬底层和n-外延层，所述n+衬底层作为功率MOS结构的漏极D，其掺杂浓度的数量级大于或等于1018；所述n-外延层的厚度为100μm，掺杂浓度为1014数量级。
2.根据权利要求1所述的集成式二极管链功率MOS防静电保护结构，其特征在于：
所述二极管单元等距离随机分布在MOS单元分布的几何图形中，二极管单元与左右相邻的两个单元分布排列为以下情形之一：
①MOS单元、二极管单元、MOS单元；
②MOS单元、二极管单元、二极管单元；
③二极管单元、二极管单元、二极管单元；
相邻的MOS单元和二极管单元之间用厚膜二氧化硅隔离，相邻的二极管单元和二极管单元之间用厚膜的二氧化硅隔离，相互独立。
3.根据权利要求2所述的集成式二极管链功率MOS防静电保护结构，其特征在于： 所述第二种结构中p+区设于n+区下层和四周，所述p+区也可以用p-区来取代；
第三种结构中的若干个n+区依次交替设于p+区上方，所述p+区也可以用p-区来取代。
4.根据权利要求3所述的集成式二极管链功率MOS防静电保护结构，其特征在于：
所述二极管单元面积为MOS单元面积的整数倍，二极管单元的阴极和阳极用金属互连层相连，一组二极管链终端阳极与另一组二极管链的终端阴极相连，其终端阴极则与另一组二极管链的终端阳极相连，两组二极管链的连接点分别与功率MOS结构的栅极和源极相连。
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