JPH07176735A - 半導体回路の入力保護回路 - Google Patents
半導体回路の入力保護回路Info
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Abstract
容範囲の過大電圧が入力端子に印加されても入力インピ
ーダンスが規定値内に保たれる入力保護回路。 【構成】 過大な電圧が入力端子1に印加され、第2の
ダイオード対13,14のブレークダウン電圧を越える
と、第2のダイオード対が導通して半導体回路4,5の
入力端であるゲート3を保護する。入力端子に印加され
る電圧がさらに過大になり、第1のダイオード対11,
12のブレークダウン電圧を越えると、第1のダイオー
ド対も導通して並列入力抵抗21および直列入力抵抗2
2を保護を保護する。
Description
路に関する。
護回路の従来例を示す回路図である。なお、これらの入
力保護回路は半導体基板上に形成されている。図11に
おいては、P型MOS電界効果トランジスタ84(以
降、P型MOSFET84と記す)とN型MOS電界効
果トランジスタ85(以降、N型MOSFET85と記
す)とから構成されるCMOSFETのゲート83と入
力端子81とを保護抵抗82で接続し、ゲート83と電
源VCC(高電位電源)との間を、アノードがゲート8
3にカソードが電源VCCにそれぞれ接続されたダイオ
ード86で接続し、ゲート83とグランドGND(低電
位電源)との間を、カソードがゲート83にアノードが
グランドGNDにそれぞれ接続されたダイオード87で
接続している。この入力保護回路において、入力端子8
1に過大電圧が印加された場合、ダイオード86または
ダイオード87を通じて、過大電圧による電流を電源V
CCまたはグランドGNDに流し入力電圧をクランプす
ることによりゲート83を保護する。
60−257576号公報に開示されたものである。M
OSFET90のゲート93と入力端子91との間は、
直列接続された2つの抵抗92で接続されている。ゲー
ト93はダイオード94,95により電源VCCおよび
グランドGNDに接続されている。入力端子91とゲー
ト93との間の2つの抵抗92の接続点は、それぞれダ
イオード96,97および抵抗92を介して電源VCC
およびグランドGNDに接続されている。
保護回路においては、ESD試験(チャージ容量100
pF、放電抵抗1500Ω)の際、印加されるような過
電圧が入力端子81,91に印加されると、過電圧によ
る電流が抵抗81または抵抗92を流れるために、抵抗
81,92が破壊し易い(これは抵抗がフィールド酸化
膜上に形成された多結晶シリコンにより形成されている
からである)。
範囲よりも広い入力範囲で一定の入力抵抗値が要求され
る回路には適用できない。例えば、RS−232インタ
ーフェースの規格において、レシーバの入力インピーダ
ンスは、入力電圧が±30Vの範囲で変化したとき、3
〜7KΩを保たねばならない(すなわち、RS−232
インターフェースは入力電圧が電源電圧5Vを越えて±
30Vの範囲で変化したときでも入力インピーダンスが
規定値3〜7KΩを保たねばならないことを要求してい
る)。図11および図12で示した従来の入力保護回路
においては、通常時に入力端子はハイインピーダンスで
あり、ダイオードが導通したとき抵抗81,92で決定
される低インピーダンスとなる。
決したものとして、図13に示される入力保護回路があ
る。この入力保護回路においては、MOSFET90の
ゲート93と入力端子91との間が抵抗99で接続さ
れ、入力端子91とグランドGNDとの間が抵抗98で
接続されている。ゲート93は、さらに逆向きに直列接
続した一対のダイオード94,95により電源VCCに
接続されている。したがって、ダイオード94,95が
導通していないときは、入力インピーダンスは抵抗98
で決り、ダイオード94,95が導通しているときは並
列接続となる抵抗98,99で決る。したがって、入力
インピーダンスがハイインピーダンスとなることはな
い。
験におけるような過電圧が入力端子91に印加される場
合には、過電圧による電流が抵抗98,99を流れるた
めに、抵抗98,99が破壊し易いという問題がある。
護回路は、過大な電圧が入力端子に印加されるESD試
験のような場合に、回路素子が破壊されたり、所定範囲
(例えば、±30Vの範囲)の電圧が入力端子に印加さ
れた場合に、入力インピーダンスを規定値内に保持する
ことができないという問題がある。
いても回路素子の破壊が発生せず、許容範囲の過大電圧
が入力端子に印加されても入力インピーダンスが規定値
内に保たれる入力保護回路を提供することを目的とす
る。
は、半導体基板上に形成された半導体回路の入力端と入
力端子とが直列入力抵抗で接続された半導体回路の入力
保護回路であって、互いに逆方向に直列に接続された第
1,第2のダイオードからなる第1のダイオード対と、
互いに逆方向に直列に接続された第3,第4のダイオー
ドからなる第2のダイオード対とを有し、前記第1のダ
イオード対は、一端が前記入力端子に、他端が前記電源
の一方の極にそれぞれ接続され、前記第2のダイオード
対は、一端が前記半導体回路の入力端に、他端が前記電
源の一方の極にそれぞれ接続されている。
電源の他方の極にそれぞれ接続された並列入力抵抗を有
し、第2のダイオード対のブレークダウン電圧の方が、
第1のダイオード対のブレークダウン電圧より低く設定
されているのが好ましい。
オード対のブレークダウン電圧を越えると、第2のダイ
オード対が導通して半導体回路の入力端あるいは入力回
路を保護する。入力端子に印加される電圧がさらに過大
になり、第1のダイオード対のブレークダウン電圧を越
えると、第1のダイオード対も導通して直列入力抵抗を
保護し、並列入力抵抗がある場合には並列入力抵抗も保
護する。
て説明する。図1は本発明の入力保護回路の第1の実施
例を示す回路図である。本実施例は半導体基板上に形成
された入力保護回路であって、P型MOS電界効果トラ
ンジスタ4(以降、P型MOSFET4と記す)とN型
MOS電界効果トランジスタ5(以降、N型MOSFE
T5と記す)とから構成されるCMOSのゲート3と入
力端子1とが保護抵抗22で接続されている。ダイオー
ド13とダイオード14とはアノード同士が接続され、
ダイオード13のカソードは電源VDD(高電位電源)
に、ダイオード14のカソードはゲート3にそれぞれ接
続されている。ダイオード11とダイオード12とはア
ノード同士が接続され、ダイオード11のカソードは電
源VDD(高電位電源)に、ダイオード12のカソード
は入力端子1にそれぞれ接続されている。また、抵抗2
1の一端は入力端子に、他端はグランドにそれぞれ接続
されている。
の形成方法について説明する。抵抗21,22は800
0オングストロームのフィールド酸化膜上に形成された
多結晶シリコンにより形成される。
ように、まず4Ω・cmの型半導体基板9の上の所定領
域にP型不純物を8×1012Atoms/cm2の注入
量で注入し、温度1200℃で9時間熱拡散させ、P型
ウェル層8を形成する。次にこのP型ウェル層8の領域
にダイオード12を形成し、またN型半導体基板9上に
ダイオード11を形成する。すなわち、N型半導体基板
9上およびN型半導体基板9上のP型ウェル層8の所定
領域に、高濃度のN型不純物を1×1016Atoms/
cm2の注入量で、高濃度のP型不純物を5×1016/
cm2の注入量でそれぞれ注入し、N+層71,72およ
びP+層61,62を形成する。
ド領域となり、その周りのN+層71はカソード領域と
なって、ダイオード11を構成する。また、P型ウェル
層8のN+層72はカソード領域となり、その周りのP+
層62はアノード領域となって、ダイオード12を形成
する。
うに、一部を除いてダイオード11,12と同様に形成
される。ウェル層8の形成後に、ダイオード13のアノ
ードとなるべき領域にN型不純物を2×1013Atom
s/cm2の注入量で注入し、ダイオード14のカソー
ドとなるべき領域にP型不純物を6×1012Atoms
/cm2の注入量で注入し、温度1140℃で30分間
熱拡散させ、N-層100とP-層110を形成する。そ
の後ダイオード11,12の形成の場合と同様に、N+
層71,72およびP+層61,62を形成する。上述
の形成工程の相違により、ダイオード11,12のブレ
ークダウン電圧は45Vであるのに、ダイオード13,
14のブレークダウン電圧は35Vである。
保護回路の動作について図4を参照して説明する。抵抗
21および抵抗22の抵抗値R1,R2を5KΩに形成
したときの入力電圧(VIN)と入力電流(IIN)との関
係を図4に示す。図4において、正極性の入力があった
ときの領域S1,S2,S3における入力保護回路の等
価回路を表わすと、図5,図6,図7のようになる。
もブレークダウン電圧に達しておらず、入力インピーダ
ンスはR1(5KΩ)である。領域S2においては、ダ
イオード14はブレークダウンの状態にあり、ダイオー
ド13,14の等価回路は35Vの電圧源と抵抗値r1
の抵抗とで表わされる。抵抗値r1はダイオード13の
順方向の抵抗値とダイオード14の逆方向の抵抗値との
和であって、約50Ωである。したがって、領域S2に
おける入力インピーダンスは約2.5KΩとなる。領域
S3においては、ダイオード12もブレークダウンし、
ダイオード11,12は、45Vの電源と抵抗値r2の
抵抗とで表わされる。抵抗値r2は、ダイオード11の
順方向の抵抗値とダイオード12の逆方向の抵抗値との
和であって、約50Ωである。したがって、領域S3に
おける入力インピーダンスは約50Ωとなる。
るとしたが、負極性の場合にも同様に回路は動作するこ
とが容易に分かる。即ち電圧が同じ絶対値を持っていて
も入力が電源と逆の極性であるから、入力と電源との間
の電位差はより大となりダイオードはより早く導通する
からである。過大な電圧(例えば、+60V)が入力端
子1に印加されたときは、ゲート3の電圧はダイオード
13,14により約40Vに制限されゲートは保護され
る。
子1に印加されたときには、入力端子1の電圧はダイオ
ード11,12により約50Vに制限され抵抗21は保
護され、抵抗22にかかる電圧は、ダイオード11,1
2とダイオード13,14と相俟って約10Vに制限さ
れるので抵抗22も破壊から保護される(実際のESD
試験においては、入力端子1に印加する電圧が2KVの
ときでもこの回路は破壊しなかった)。なお、上述の実
施例ではダイオード11,12およびダイオード13,
14は、アノード同士が接続されているが、いずれの組
もカソード同士を接続してもよいことは明らかである。
8、図9および図10を参照して説明する。図8は本実
施例を示す回路図、図9、図10はP型半導体基板上に
形成された図8の実施例におけるダイオードの形成状態
を示す断面図である。本実施例は図1の実施例とは異な
り、入力インピーダンスを規定値内に保持する必要がな
い場合のための実施例である。
されている。ダイオード15,16からなるダイオード
対は、入力端子1と低電位電源VSSとの間に接続され
ている。ダイオード17,18からなるダイオード対
は、ゲート3と低電位電源VSSとの間に接続されてい
る。過大な入力電圧が入力端子1に印加されても、入力
電圧はダイオード15,16およびダイオード17,1
8により制限されるために、ゲート3および抵抗22は
保護される。
P型半導体基板29にN型ウェル層28を形成するとと
もに、P+層61,62およびN+層71,72を形成す
ることにより、ダイオード15,16を形成する。ま
た、図10に示すように、P型半導体基板29にN型ウ
ェル層28を形成し、N-層100、P-層110を形成
するとともに、P+層61,62およびN+層71,72
を形成することにより、ダイオード17,18を形成す
る。
抵抗の入力端子接続側に第1のダイオード対が、直列入
力抵抗の半導体回路接続側に第2のダイオード対がそれ
ぞれ接続されていることにより、半導体回路および直列
入力抵抗が入力端子に印加される過大な電圧から保護で
きるという効果がある。また、並列抵抗が入力端子に設
けられている場合、第1のダイオード対が導通するま
で、入力端子に過大な電圧が印加されても半導体回路の
入力インピーダンスを一定の範囲に保つことができると
いう効果もある。
路図である。
基板上での形成状態を示す断面図である。
基板上での形成状態を示す断面図である。
入力電圧(VIN)と入力電流(IIN)との関係により説
明する特性図である。
領域S1の状態に設定されているときの入力保護回路の
等価回路である。
領域S2の状態に設定されているときの入力保護回路の
等価回路である。
領域S3の状態に設定されているときの入力保護回路の
等価回路である。
路図である。
基板上での形成状態を示す断面図である。
体基板上での形成状態を示す断面図である。
Claims (5)
- 【請求項1】 半導体基板上に形成された半導体回路の
入力端と入力端子とが直列入力抵抗で接続された半導体
回路の入力保護回路であって、 互いに逆方向に直列に接続された第1,第2のダイオー
ドからなる第1のダイオード対と、 互いに逆方向に直列に接続された第3,第4のダイオー
ドからなる第2のダイオード対とを有し、 前記第1のダイオード対は、一端が前記入力端子に、他
端が前記電源の一方の極にそれぞれ接続され、 前記第2のダイオード対は、一端が前記半導体回路の入
力端に、他端が前記電源の一方の極にそれぞれ接続され
ている入力保護回路。 - 【請求項2】 一端が前記入力端子に、他端が前記電源
の他方の極にそれぞれ接続された並列入力抵抗を有する
請求項1記載の入力保護回路。 - 【請求項3】 第2のダイオード対のブレークダウン電
圧の方が、第1のダイオード対のブレークダウン電圧よ
り低く設定されている請求項1または2記載の入力保護
回路。 - 【請求項4】 第2のダイオード対のブレークダウン電
圧は前記半導体回路の入力端を保護できる電圧に設定さ
れ、第1のダイオード対のブレークダウン電圧は耐圧試
験電圧が前記入力端子に印加されたとき、第2のダイオ
ード対と協働して前記直列入力抵抗および前記並列入力
抵抗を保護できる電圧に設定されている請求項3記載の
入力保護回路。 - 【請求項5】 前記第1のダイオードは、N型半導体基
板に形成されたP+層とN+層とからなり、前記第2のダ
イオードは、前記N型半導体基板上のP型ウェル層に形
成されたP+層とN+層とからなり、第3のダイオード
は、前記N型半導体基板に形成されたN+層と、前記N
型半導体基板上のN-層内に形成されたP+層とからな
り、第4のダイオードは、前記N型半導体基板に形成さ
れたP型ウェル層に内に形成されたP+層と、前記N型
半導体基板に形成されたP型ウェル層に内に形成された
P-層内にさらに形成されたN+層とからなる請求項1記
載の入力保護回路。
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