JPS63106148U - - Google Patents

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JPS63106148U
JPS63106148U JP20184186U JP20184186U JPS63106148U JP S63106148 U JPS63106148 U JP S63106148U JP 20184186 U JP20184186 U JP 20184186U JP 20184186 U JP20184186 U JP 20184186U JP S63106148 U JPS63106148 U JP S63106148U
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JP
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gate electrode
integrated circuit
conductive
power
mos
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【図面の簡単な説明】
第１図は、本考案の一実施例によるＭＯＳ集積
回路の回路構成を示す回路図、第２図は、第１図
のＭＯＳ集積回路の構造例を示す略断面図、第３
図は、本考案の一実施例によるＭＯＳ集積回路の
回路構成を示す回路図、および第４図は、静電破
壊防止用の保護回路を備えた従来のＭＯＳ集積回
路の回路構成を示す回路図である。 １０…ピン入力端子、１２…ＰチヤンネルＭＯ
Ｓ・ＦＥＴ、１２Ｇ…ゲート電極、１４…Ｎチヤ
ンネルＭＯＳ・ＦＥＴ、１４Ｇ…ゲート電極、２
０…電源端子、２２…ＰチヤンネルＭＯＳ・ＦＥ
Ｔ、２４，２６，２８…抵抗、３２…ゲート絶縁
膜、６０…ＰチヤンネルＭＯＳ・ＦＥＴ。

Claims (1)

  1. 【実用新案登録請求の範囲】 ピン端子に接続されたゲート電極を有するＭＯ
    Ｓ集積回路において、 前記ゲート電極に接続され、電源が入つていな
    いときは前記ゲート電極を接地するよう導通状態
    になり、電源が入つているときは前記ゲート電極
    を高インピーダンス状態にするよう非導通状態に
    なるＭＯＳトランジスタを備えることを特徴とす
    るＭＯＳ集積回路。
JP20184186U 1986-12-26 1986-12-26 Pending JPS63106148U (ja)

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JP20184186U JPS63106148U (ja) 1986-12-26 1986-12-26

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JPS63106148U true JPS63106148U (ja) 1988-07-08

Family

ID=31165672

Family Applications (1)

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JP20184186U Pending JPS63106148U (ja) 1986-12-26 1986-12-26

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JP (1) JPS63106148U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176735A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体回路の入力保護回路

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH07176735A (ja) * 1993-12-17 1995-07-14 Nec Corp 半導体回路の入力保護回路

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