JPH06141464A - 自己保護分圧ブリッジ - Google Patents
自己保護分圧ブリッジInfo
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- JPH06141464A JPH06141464A JP5089538A JP8953893A JPH06141464A JP H06141464 A JPH06141464 A JP H06141464A JP 5089538 A JP5089538 A JP 5089538A JP 8953893 A JP8953893 A JP 8953893A JP H06141464 A JPH06141464 A JP H06141464A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積回路の端子上の過電圧に対して自己保護
する自己保護分圧ブリッジを得る。 【構成】Ｐ- の基板（１２）と、Ｎ- 型のウェル（１
１）と、前記ウェルに拡散により抵抗を形成したＰ型の
拡散領域（１０）とを備える。前記拡散領域上の最外部
に第１接点（Ａ）及び第２接点（Ｂ）、かつその中間に
中間接点（Ｃ）を形成する。前記第１接点に接続したパ
ッドに前記集積回路の供給電圧より高い外部電圧（Ｖ
H ）を印加し、前記第２接点及び前記基板に該集積回路
の基準電圧源（ＶSS）を印加する。前記第１接点に近い
前記ウェル上に形成した第３接点（Ｄ）を前記第１接点
に接続し、前記第２接点（Ｂ）に近い前記ウェル上に形
成した第４接点（Ｅ）を前記第２接点（Ｂ）に接続す
る。
する自己保護分圧ブリッジを得る。 【構成】Ｐ- の基板（１２）と、Ｎ- 型のウェル（１
１）と、前記ウェルに拡散により抵抗を形成したＰ型の
拡散領域（１０）とを備える。前記拡散領域上の最外部
に第１接点（Ａ）及び第２接点（Ｂ）、かつその中間に
中間接点（Ｃ）を形成する。前記第１接点に接続したパ
ッドに前記集積回路の供給電圧より高い外部電圧（Ｖ
H ）を印加し、前記第２接点及び前記基板に該集積回路
の基準電圧源（ＶSS）を印加する。前記第１接点に近い
前記ウェル上に形成した第３接点（Ｄ）を前記第１接点
に接続し、前記第２接点（Ｂ）に近い前記ウェル上に形
成した第４接点（Ｅ）を前記第２接点（Ｂ）に接続す
る。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路の過電圧保護
装置に関し、特に集積回路に構成され、かつその端子の
うちの一つに前記集積回路の供給電圧より高い電圧を印
加する分圧ブリッジの保護に関する。このような分圧ブ
リッジは集積回路の入力レンジ・エクステンダを構成す
る。
装置に関し、特に集積回路に構成され、かつその端子の
うちの一つに前記集積回路の供給電圧より高い電圧を印
加する分圧ブリッジの保護に関する。このような分圧ブ
リッジは集積回路の入力レンジ・エクステンダを構成す
る。
【０００２】
【従来の技術】本発明が解決することを目的とする問題
を良く理解するために、図１は電圧設定レギュレータに
接続される集積回路の実施例を示す。
を良く理解するために、図１は電圧設定レギュレータに
接続される集積回路の実施例を示す。
【０００３】図１において、参照番号１は電圧ＶDDの端
子D と電圧ＶSSの端子との間、例えば＋３Ｖと接地電圧
との間に設けられる集積回路を表わしている。更に、電
圧設定レギュレータ２には電圧ＶDD及びＶSSが印加され
る。通常、例えば電圧設定レギュレータ２はダイオード
４及びコンデンサ５と直列接続されたコイル３を備えて
いる。更に、コイル３及びダイオード４との接合はパル
ス制御スイッチ６を介して接地にも接続されている。従
って、公知の方法により、コンデンサ５から電圧ＶDD、
例えば２５Ｖより高い電圧に達する電圧が得られる。
子D と電圧ＶSSの端子との間、例えば＋３Ｖと接地電圧
との間に設けられる集積回路を表わしている。更に、電
圧設定レギュレータ２には電圧ＶDD及びＶSSが印加され
る。通常、例えば電圧設定レギュレータ２はダイオード
４及びコンデンサ５と直列接続されたコイル３を備えて
いる。更に、コイル３及びダイオード４との接合はパル
ス制御スイッチ６を介して接地にも接続されている。従
って、公知の方法により、コンデンサ５から電圧ＶDD、
例えば２５Ｖより高い電圧に達する電圧が得られる。
【０００４】電圧ＶH を一定値に調節するために、パル
ス制御スイッチ６は適当に制御される必要がある。従っ
て、電圧ＶH が測定され、その値は基準値と比較され、
その比較結果はパルス制御スイッチ６の動作を決定す
る。この調節機能は集積回路１の一部分により実行され
る。
ス制御スイッチ６は適当に制御される必要がある。従っ
て、電圧ＶH が測定され、その値は基準値と比較され、
その比較結果はパルス制御スイッチ６の動作を決定す
る。この調節機能は集積回路１の一部分により実行され
る。
【０００５】この集積回路では電圧ＶSSと電圧ＶDDとの
間にある基準電圧Ｖ0 、例えば1.2ボルトを得ることも
可能である。電圧ＶH と基準電圧Ｖ0 とを比較するため
に、電圧ＶH は抵抗ブリッジにより分圧されて通常、基
準電圧Ｖ0 に等しい電圧Ｖiを得る必要がある。基準電
圧Ｖ0 と電圧Ｖi は比較器７により比較されて、比較器
７はNANDゲ−ト８の入力のうちの一つを制御し、他方の
入力には例えば矩形波信号が入力され、その出力はパル
ス制御スイッチ６を制御する。
間にある基準電圧Ｖ0 、例えば1.2ボルトを得ることも
可能である。電圧ＶH と基準電圧Ｖ0 とを比較するため
に、電圧ＶH は抵抗ブリッジにより分圧されて通常、基
準電圧Ｖ0 に等しい電圧Ｖiを得る必要がある。基準電
圧Ｖ0 と電圧Ｖi は比較器７により比較されて、比較器
７はNANDゲ−ト８の入力のうちの一つを制御し、他方の
入力には例えば矩形波信号が入力され、その出力はパル
ス制御スイッチ６を制御する。
【０００６】
【発明が解決しようとする課題】問題は抵抗Ｒ１及びＲ
２を有する分圧ブリッジを実現することにある。この分
圧ブリッジが集積回路の外部にあるときは、特定の問題
は存在しない。しかし、通常、可能な限り多くの部品を
集積することが望まれている。従って、好ましくは、図
示のように、抵抗Ｒ１及びＲ２を集積回路内に設け、電
圧ＶH を集積回路のパッドに印加する。このパッドは、
電圧設定レギュレータが発生するかも知れない過電圧、
例えば静電気の放電から保護されなければならない。通
常、集積回路では、パッド保護回路が高い電圧ＶDDより
高い値の過電圧をクランプし、また考えられる特定の場
合に、電圧ＶDDよりかなり高い電圧ＶH をクランプしな
ければならないので、この型式の保護は特殊な問題を発
生する。
２を有する分圧ブリッジを実現することにある。この分
圧ブリッジが集積回路の外部にあるときは、特定の問題
は存在しない。しかし、通常、可能な限り多くの部品を
集積することが望まれている。従って、好ましくは、図
示のように、抵抗Ｒ１及びＲ２を集積回路内に設け、電
圧ＶH を集積回路のパッドに印加する。このパッドは、
電圧設定レギュレータが発生するかも知れない過電圧、
例えば静電気の放電から保護されなければならない。通
常、集積回路では、パッド保護回路が高い電圧ＶDDより
高い値の過電圧をクランプし、また考えられる特定の場
合に、電圧ＶDDよりかなり高い電圧ＶH をクランプしな
ければならないので、この型式の保護は特殊な問題を発
生する。
【０００７】従来技術において、高い電圧が印加される
パッドに関連可能な護護回路が既に考えられており、例
えば厚いゲ−ト絶縁物を有するMOS トランジスタを備え
ている。しかし、一般的でないこのような部品の実施は
面倒である。
パッドに関連可能な護護回路が既に考えられており、例
えば厚いゲ−ト絶縁物を有するMOS トランジスタを備え
ている。しかし、一般的でないこのような部品の実施は
面倒である。
【０００８】更に、集積回路、例えばCMOS集積回路の分
野では、抵抗は基板の上面に堆積された多結晶シリコン
のストリップ状のものが可能であり、酸化層により基板
から絶縁される。しかし、これらの抵抗は、その端子の
うちの一つに高電圧が印加されるときは、この電圧によ
り破壊されてしまうような薄い酸化層上に形成すること
はできない。更に、厚い酸化層を有するものあっても、
これらの抵抗に印加される電圧が下の基板領域と共に容
量効果を発生させ、装置の動作周波数を制限することが
ある。このような多結晶シリコンによる抵抗の他の欠点
は、抵抗／cm2が小さく、高抵抗値の抵抗に用いること
ができないことである。いずれにしろ、このような抵抗
は接続パッドを介して過電圧護護回路に接続する必要が
ある。
野では、抵抗は基板の上面に堆積された多結晶シリコン
のストリップ状のものが可能であり、酸化層により基板
から絶縁される。しかし、これらの抵抗は、その端子の
うちの一つに高電圧が印加されるときは、この電圧によ
り破壊されてしまうような薄い酸化層上に形成すること
はできない。更に、厚い酸化層を有するものあっても、
これらの抵抗に印加される電圧が下の基板領域と共に容
量効果を発生させ、装置の動作周波数を制限することが
ある。このような多結晶シリコンによる抵抗の他の欠点
は、抵抗／cm2が小さく、高抵抗値の抵抗に用いること
ができないことである。いずれにしろ、このような抵抗
は接続パッドを介して過電圧護護回路に接続する必要が
ある。
【０００９】集積回路に抵抗を形成する他の従来の方法
は、基板にドープされ、拡散されたストリップを用いる
ことからなる。
は、基板にドープされ、拡散されたストリップを用いる
ことからなる。
【００１０】このような抵抗の１例を、図２Ａの部分断
面図、及び対応する図２Ｂの平面図に概要的に示する。
抵抗は、低濃度にドープされたＮ型のウェル１１に拡散
されたＰ型の拡散領域１０の接点Ａと接点Ｂとの間に形
成され、続いて低濃度のドープによりＰ型の基板１２に
形成される。接点Ａと接点Ｂとの間の拡散領域１０上の
中間接点Ｃは、中間タップを構成する。通常、拡散領域
１０は高濃度にドープされた領域１３上に形成されてい
る接点を介して高電圧源の電圧ＶDDによりバイアスさ
れ、この領域１３はウェル１１の周辺に、又は少なくと
も拡散領域１０の高電位の接点に近くに配列されてい
る。基板１２は低電圧源の電圧ＶSSによりバイアスされ
る。低濃度にドープされた領域上の接点は、高濃度のド
ーピング・レベルを有する同一導電型の領域により形成
される。このような従来技術において、抵抗は拡散領域
１０とウェル１１との間の接合により絶縁されている。
しかし、この絶縁は電圧ＶH が電圧ＶDD＋ダイオードの
順方向電圧降下より低くなっているときにのみ成立す
る。電圧ＶH が電圧ＶDDより高くなると、拡散領域１０
とウェル１１との接合は順方向バイアスされ、絶縁は存
在しなくなる。従って、この従来技術は、図１の回路に
抵抗Ｒ１及びＲ２を用いるのは適当ではない。
面図、及び対応する図２Ｂの平面図に概要的に示する。
抵抗は、低濃度にドープされたＮ型のウェル１１に拡散
されたＰ型の拡散領域１０の接点Ａと接点Ｂとの間に形
成され、続いて低濃度のドープによりＰ型の基板１２に
形成される。接点Ａと接点Ｂとの間の拡散領域１０上の
中間接点Ｃは、中間タップを構成する。通常、拡散領域
１０は高濃度にドープされた領域１３上に形成されてい
る接点を介して高電圧源の電圧ＶDDによりバイアスさ
れ、この領域１３はウェル１１の周辺に、又は少なくと
も拡散領域１０の高電位の接点に近くに配列されてい
る。基板１２は低電圧源の電圧ＶSSによりバイアスされ
る。低濃度にドープされた領域上の接点は、高濃度のド
ーピング・レベルを有する同一導電型の領域により形成
される。このような従来技術において、抵抗は拡散領域
１０とウェル１１との間の接合により絶縁されている。
しかし、この絶縁は電圧ＶH が電圧ＶDD＋ダイオードの
順方向電圧降下より低くなっているときにのみ成立す
る。電圧ＶH が電圧ＶDDより高くなると、拡散領域１０
とウェル１１との接合は順方向バイアスされ、絶縁は存
在しなくなる。従って、この従来技術は、図１の回路に
抵抗Ｒ１及びＲ２を用いるのは適当ではない。
【００１１】従って、従来は、抵抗Ｒ１及びＲ２の型式
の抵抗を作成するために、前述の欠点を有する多結晶シ
リコン抵抗を用いるものであった。
の抵抗を作成するために、前述の欠点を有する多結晶シ
リコン抵抗を用いるものであった。
【００１２】
【課題を解決するための手段】本発明の目的は、集積回
路に、その端子のうちの一つを電源電圧より高い電圧に
接続することができ、拡散抵抗を備えることができ、か
つその端子上の過電圧に対して自己保護する分圧ブリッ
ジを形成することにある。
路に、その端子のうちの一つを電源電圧より高い電圧に
接続することができ、拡散抵抗を備えることができ、か
つその端子上の過電圧に対して自己保護する分圧ブリッ
ジを形成することにある。
【００１３】これらの目的を達成するために、本発明
は、低濃度のドーピング・レベルを有する第１導電型の
基板と、低濃度のドーピング・レベルを有する第２導電
型のウェルと、前記ウェルに拡散された抵抗を形成する
第１導電型の拡散領域と、前記拡散領域上の最外部の第
１接点、前記最外部の第２接点及びその中間接点と、前
記第１接点に接続され、前記集積回路の供給電圧より高
い外部電圧が通常印加されるパッドと、前記第２接点及
び前記基板に接続された前記集積回路の基準電圧源と、
前記第１接点に近い前記ウェル上に形成され、前記第１
接点に接続された第３の接点と、前記第２接点に近い前
記ウェル上に形成され、前記第２接点に接続された第４
の接点とを備えている自己保護分圧ブリッジを提供す
る。
は、低濃度のドーピング・レベルを有する第１導電型の
基板と、低濃度のドーピング・レベルを有する第２導電
型のウェルと、前記ウェルに拡散された抵抗を形成する
第１導電型の拡散領域と、前記拡散領域上の最外部の第
１接点、前記最外部の第２接点及びその中間接点と、前
記第１接点に接続され、前記集積回路の供給電圧より高
い外部電圧が通常印加されるパッドと、前記第２接点及
び前記基板に接続された前記集積回路の基準電圧源と、
前記第１接点に近い前記ウェル上に形成され、前記第１
接点に接続された第３の接点と、前記第２接点に近い前
記ウェル上に形成され、前記第２接点に接続された第４
の接点とを備えている自己保護分圧ブリッジを提供す
る。
【００１４】本発明の一実施例によれば、前記中間接点
は前記供給電圧より高い過電圧のために保護装置を介し
て前記集積回路の供給電圧源に接続される。
は前記供給電圧より高い過電圧のために保護装置を介し
て前記集積回路の供給電圧源に接続される。
【００１５】本発明の一実施例によれば、前記保護装置
は、前記中間接点上の電圧が前記供給電圧源の電圧より
高いときに導通するダイオードである。
は、前記中間接点上の電圧が前記供給電圧源の電圧より
高いときに導通するダイオードである。
【００１６】前記拡散領域は細長いストリップ状をな
す。
す。
【００１７】本発明の以上の目的、他の目的、特徴及び
効果は、添付する図面を参照することにより、好ましい
実施例の下記説明において更に詳細に説明される。
効果は、添付する図面を参照することにより、好ましい
実施例の下記説明において更に詳細に説明される。
【００１８】
【実施例】図３Ａは本発明による自己保護分圧ブリッジ
の概要断面図である。この断面図は、図２Ａの断面図に
類似しているが、本発明による構成要素はその接続モー
ド、特にウェル１１のバイアス・モードにより図２のも
のと異なる。
の概要断面図である。この断面図は、図２Ａの断面図に
類似しているが、本発明による構成要素はその接続モー
ド、特にウェル１１のバイアス・モードにより図２のも
のと異なる。
【００１９】図３ＡはＰ型の拡散領域１０、Ｎ- 型拡散
領域のウェル１１、及びＰ- 型の基板１２を示す。拡散
領域１０はほぼストリップの形状を有し、最外側の接点
Ａ及びＢ、並びに中間接点Ｃを備えている。ウェル１１
はその最外側に接点Ｄ及びＥを備えており、これらは拡
散領域１０の最外側の接点Ａ及びＢにそれぞれ隣接して
いる。基板１２を電圧ＶSSにバイアスするために、基板
１２は接点領域Ｆを備えている。
領域のウェル１１、及びＰ- 型の基板１２を示す。拡散
領域１０はほぼストリップの形状を有し、最外側の接点
Ａ及びＢ、並びに中間接点Ｃを備えている。ウェル１１
はその最外側に接点Ｄ及びＥを備えており、これらは拡
散領域１０の最外側の接点Ａ及びＢにそれぞれ隣接して
いる。基板１２を電圧ＶSSにバイアスするために、基板
１２は接点領域Ｆを備えている。
【００２０】本発明によれば、接点Ａに近い接点Ｄは接
点Ａに接続され、接点Ｂに近い接点Ｅは接点Ｂに接続さ
れる。従って、接点Ａと接点Ｃとの間に抵抗Ｒ１が存在
し、接点Ｃと接点Ｂとの間に抵抗Ｒ２が存在し、抵抗Ｒ
１及びＲ２の直列接続と並列に接点Ｄと接点Ｅとの間に
抵抗Ｒが存在する。
点Ａに接続され、接点Ｂに近い接点Ｅは接点Ｂに接続さ
れる。従って、接点Ａと接点Ｃとの間に抵抗Ｒ１が存在
し、接点Ｃと接点Ｂとの間に抵抗Ｒ２が存在し、抵抗Ｒ
１及びＲ２の直列接続と並列に接点Ｄと接点Ｅとの間に
抵抗Ｒが存在する。
【００２１】本発明による構造と図２の従来技術の構造
との間には、基本的な動作の差が存在する。
との間には、基本的な動作の差が存在する。
【００２２】図２Ａの場合に、抵抗を絶縁する接合は、
拡散領域１０とウェル１１との間の接合である。Ｎ型の
ウェル１１は、通常、Ｐ型の拡散領域１０より高くバイ
アスされているので、ＰＮ接合は、電圧ＶH が電圧ＶDD
より高くされて当該ＰＮ接合が順方向にバイアスされて
いるときを除き、通常ブロック状態にある。
拡散領域１０とウェル１１との間の接合である。Ｎ型の
ウェル１１は、通常、Ｐ型の拡散領域１０より高くバイ
アスされているので、ＰＮ接合は、電圧ＶH が電圧ＶDD
より高くされて当該ＰＮ接合が順方向にバイアスされて
いるときを除き、通常ブロック状態にある。
【００２３】本発明によれば、拡散領域１０及びウェル
１１はほぼ同一電位にあって、この電位は図の左側の電
圧ＶH から図の右側の電圧ＶSSへ減少する。抵抗の絶縁
はウェル１１と基板１２との間の接合によるものであ
る。この接合は、Ｎ型のウェル１１が正電位にあり、か
つＰ型の基板１２が接地電位にあるので、通常ブロック
されている。保護は、電圧ＶH と電圧ＶSSとの間の差が
当該ＰＮ接合のアバランシュ電圧より高いときは、当該
ＰＮ接合のブレークダウンに対応する。Ｎ型のウェル１
１及びＰ型の基板１２は、例えば通常のCMOS製造法によ
り得られ、それらのアバランシュ電圧が約５０Ｖ〜１０
０Ｖ、例えば８０Ｖとなるようなドーピング・レベルを
有する。従って、電圧ＶH が通常の高い値を有するとき
は、ウェル１１及び基板１２の接合はブロック状態にあ
る。例えば静電気の放電により、電圧ＶH がウェル１１
及び基板１２の接合のアバランシュ電圧より高いとき
は、この接合は順方向にバイアスされ、余分なエネルギ
が接地に流れ、基板１２により吸収される。従って、本
発明による抵抗は、付加的な保護装置を加えなくとも、
自己保護される。
１１はほぼ同一電位にあって、この電位は図の左側の電
圧ＶH から図の右側の電圧ＶSSへ減少する。抵抗の絶縁
はウェル１１と基板１２との間の接合によるものであ
る。この接合は、Ｎ型のウェル１１が正電位にあり、か
つＰ型の基板１２が接地電位にあるので、通常ブロック
されている。保護は、電圧ＶH と電圧ＶSSとの間の差が
当該ＰＮ接合のアバランシュ電圧より高いときは、当該
ＰＮ接合のブレークダウンに対応する。Ｎ型のウェル１
１及びＰ型の基板１２は、例えば通常のCMOS製造法によ
り得られ、それらのアバランシュ電圧が約５０Ｖ〜１０
０Ｖ、例えば８０Ｖとなるようなドーピング・レベルを
有する。従って、電圧ＶH が通常の高い値を有するとき
は、ウェル１１及び基板１２の接合はブロック状態にあ
る。例えば静電気の放電により、電圧ＶH がウェル１１
及び基板１２の接合のアバランシュ電圧より高いとき
は、この接合は順方向にバイアスされ、余分なエネルギ
が接地に流れ、基板１２により吸収される。従って、本
発明による抵抗は、付加的な保護装置を加えなくとも、
自己保護される。
【００２４】図３Ｂは図３Ａの構造の平面図の例を示
す。ウェル１１上の接点Ｄ及びＥ（過度にドープされた
Ｎ+ 型の領域による）は、それぞれの接点Ａ及びＢに近
接しており、これらと接続されている。勿論、接点Ａと
接点Ｂとの間のストリップ抵抗は印加電圧に耐えるよう
に選択された大きさを有し、接点Ｃは接点Ｃと接点Ｂと
の間で電圧を選択できるように配置されている。
す。ウェル１１上の接点Ｄ及びＥ（過度にドープされた
Ｎ+ 型の領域による）は、それぞれの接点Ａ及びＢに近
接しており、これらと接続されている。勿論、接点Ａと
接点Ｂとの間のストリップ抵抗は印加電圧に耐えるよう
に選択された大きさを有し、接点Ｃは接点Ｃと接点Ｂと
の間で電圧を選択できるように配置されている。
【００２５】図４は本発明による回路の等価回路図であ
る。電圧ＶH 及び電圧ＶSSに接続されたパッド間には、
抵抗Ｒ１及びＲ２があり、かつこれら２つの抵抗Ｒ１及
びＲ２の直列接続に並列に、接点Ｄと接点Ｅとの間の抵
抗層のウェル１１に対応する抵抗Ｒがある。ウェル１１
と基板１２との間のＮＰ接合により形成されたアバラン
シュ・ダイオードＺが抵抗Ｒに沿って分布しており、ア
バランシュ・ダイオードＺのカソードは抵抗Ｒの側面に
接続され、そのアノードは電圧ＶSSのパッドに接続され
ている。
る。電圧ＶH 及び電圧ＶSSに接続されたパッド間には、
抵抗Ｒ１及びＲ２があり、かつこれら２つの抵抗Ｒ１及
びＲ２の直列接続に並列に、接点Ｄと接点Ｅとの間の抵
抗層のウェル１１に対応する抵抗Ｒがある。ウェル１１
と基板１２との間のＮＰ接合により形成されたアバラン
シュ・ダイオードＺが抵抗Ｒに沿って分布しており、ア
バランシュ・ダイオードＺのカソードは抵抗Ｒの側面に
接続され、そのアノードは電圧ＶSSのパッドに接続され
ている。
【００２６】通常の応用において、電圧Ｖi の接点Ｃ
は、例えば図１の比較器の入力トランジスタを構成する
MOS トランジスタ１５のゲ−トに接続されていることに
注意すべきである。従って、接点Ｃは所定値、例えば集
積回路１の電圧ＶDDより高い電圧とならないように保護
される必要がある。このために、通常の保護装置を用い
ることもできる。例えば、図４に示すように、ダイオー
ド１６を介して電圧ＶDDの電源パッドに接点Ｃを接続
し、そのアノードを接点Ｃに接続し、そのカソードを電
圧ＶDDのパッドに接続する。接点Ｃの電圧が電圧Ｖ
DD（＋ダイオードの順方向降下電圧）を超えたときは、
この過電圧をクランプする。この装置は、前述のよう
に、主保護が比較的に高いしきい値（５０〜１００Ｖ）
以上で動作するだけであり、また主保護が動作を開始す
る前に接点Ｃが電圧ＶDDを超えることもあるので、有用
である。
は、例えば図１の比較器の入力トランジスタを構成する
MOS トランジスタ１５のゲ−トに接続されていることに
注意すべきである。従って、接点Ｃは所定値、例えば集
積回路１の電圧ＶDDより高い電圧とならないように保護
される必要がある。このために、通常の保護装置を用い
ることもできる。例えば、図４に示すように、ダイオー
ド１６を介して電圧ＶDDの電源パッドに接点Ｃを接続
し、そのアノードを接点Ｃに接続し、そのカソードを電
圧ＶDDのパッドに接続する。接点Ｃの電圧が電圧Ｖ
DD（＋ダイオードの順方向降下電圧）を超えたときは、
この過電圧をクランプする。この装置は、前述のよう
に、主保護が比較的に高いしきい値（５０〜１００Ｖ）
以上で動作するだけであり、また主保護が動作を開始す
る前に接点Ｃが電圧ＶDDを超えることもあるので、有用
である。
【００２７】当該技術分野に習熟する者は、本発明が種
々の実施及び応用に容易であるということに注意すべき
である。例えば、各ワイヤが１３ボルトのピーク電圧を
有し得る差動式２線伝送では、本発明による分圧器を、
３〜５Ｖ範囲の電源電圧を有する集積回路用の入力範囲
エクステンダとして用いることができる。更に、印加す
る電圧の極性を反転させるのであれば、開示した全ての
導電型を反転させてもよい。
々の実施及び応用に容易であるということに注意すべき
である。例えば、各ワイヤが１３ボルトのピーク電圧を
有し得る差動式２線伝送では、本発明による分圧器を、
３〜５Ｖ範囲の電源電圧を有する集積回路用の入力範囲
エクステンダとして用いることができる。更に、印加す
る電圧の極性を反転させるのであれば、開示した全ての
導電型を反転させてもよい。
【００２８】一例として、拡散領域１０は５０〜１００
Ωの抵抗/cm2、基板１２は5.1015at./cm3 、及びウェル
１１は 5.1016at./cm3が可能である。
Ωの抵抗/cm2、基板１２は5.1015at./cm3 、及びウェル
１１は 5.1016at./cm3が可能である。
【図１】本発明が解決目標とする問題を説明する回路図
を示す。
を示す。
【図２Ａ】従来技術の拡散抵抗及びそのバイアス・モー
ドを説明する集積回路の部分断面図である。
ドを説明する集積回路の部分断面図である。
【図２Ｂ】従来技術の拡散抵抗及びそのバイアス・モー
ドを説明する集積回路の対応する正面図である。
ドを説明する集積回路の対応する正面図である。
【図３Ａ】本発明及びそのバイアス・モードによる拡散
抵抗の断面図を示す。
抵抗の断面図を示す。
【図３Ｂ】本発明及びそのバイアス・モードによる拡散
抵抗の正面図を示す。
抵抗の正面図を示す。
【図４】本発明及びその好ましい接続モードによる拡散
分圧ブリッジの等価回路図を示す。
分圧ブリッジの等価回路図を示す。
１０ 拡散領域 １１ ウェル １２ 基板 Ａ〜Ｆ 接点
Claims (5)
- 【請求項１】 集積回路における自己保護分圧ブリッジ
において、 低濃度のドーピング・レベルを有する第１導電型の基板
（１２）と、 低濃度のドーピング・レベルを有する第２導電型のウェ
ル（１１）と、 前記ウェルに拡散された抵抗を形成する第１導電型の拡
散領域（１０）と、 前記拡散領域上の最外部の第１接点（Ａ）、前記最外部
の第２接点（Ｂ）及びその中間接点（Ｃ）と、 前記第１接点（Ａ）に接続され、通常、前記集積回路の
供給電圧より高い外部電圧（ＶH ）が印加されるパッド
と、 前記第２接点（Ｂ）及び前記基板（１２）に接続された
前記集積回路の基準電圧源（ＶSS）と、 前記第１接点（Ａ）に近い前記ウェル（１１）上に形成
され、前記第１接点（Ａ）に接続された第３接点（Ｄ）
と、 前記第２接点（Ｂ）に近い前記ウェル（１１）上に形成
され、前記第２接点（Ｂ）に接続された第４接点（Ｅ）
とを備えていることを特徴とする自己保護分圧ブリッ
ジ。 - 【請求項２】 前記中間接点（Ｃ）は前記供給電圧より
高い過電圧に対する保護装置を介して前記集積回路の供
給電圧源に接続されたことを特徴とする請求項１記載の
自己保護分圧ブリッジ。 - 【請求項３】 前記保護装置は、前記中間接点上の電圧
が前記供給電圧源の電圧より高いときに導通するダイオ
ード（１６）であることを特徴とする請求項２記載の自
己保護分圧ブリッジ。 - 【請求項４】 前記拡散領域は細長いストリップの形状
を有することを特徴とする請求項１記載の自己保護分圧
ブリッジ。 - 【請求項５】 前記第１導電型はＰ型式であり、前記第
２導電型はＮ型式であることを特徴とする請求項１記載
の自己保護分圧ブリッジ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9203972 | 1992-03-25 | ||
| FR929203972A FR2689316B1 (fr) | 1992-03-25 | 1992-03-25 | Pont diviseur auto-protege. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06141464A true JPH06141464A (ja) | 1994-05-20 |
Family
ID=9428359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5089538A Withdrawn JPH06141464A (ja) | 1992-03-25 | 1993-03-25 | 自己保護分圧ブリッジ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5315149A (ja) |
| EP (1) | EP0562980A1 (ja) |
| JP (1) | JPH06141464A (ja) |
| FR (1) | FR2689316B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428297A (en) * | 1993-06-15 | 1995-06-27 | Grace; James W. | Precision integrated resistors |
| JPH07211510A (ja) * | 1994-01-27 | 1995-08-11 | Nippondenso Co Ltd | 半導体装置 |
| JP3344138B2 (ja) * | 1995-01-30 | 2002-11-11 | 株式会社日立製作所 | 半導体複合センサ |
| US8384157B2 (en) * | 2006-05-10 | 2013-02-26 | International Rectifier Corporation | High ohmic integrated resistor with improved linearity |
| US20080061374A1 (en) * | 2006-09-07 | 2008-03-13 | System General Corporation | Semiconductor resistor and semiconductor process of making the same |
| EP3174096A1 (en) * | 2015-11-27 | 2017-05-31 | Nxp B.V. | Diffused resistor |
| CN113391667A (zh) | 2020-03-12 | 2021-09-14 | 恩智浦美国有限公司 | 偏置电流发生电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244765A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 拡散抵抗を有する集積回路 |
| JPH0422168A (ja) * | 1990-05-17 | 1992-01-27 | Nec Corp | 分圧回路 |
-
1992
- 1992-03-25 FR FR929203972A patent/FR2689316B1/fr not_active Expired - Fee Related
-
1993
- 1993-03-23 EP EP93420126A patent/EP0562980A1/fr not_active Ceased
- 1993-03-24 US US08/035,765 patent/US5315149A/en not_active Expired - Fee Related
- 1993-03-25 JP JP5089538A patent/JPH06141464A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2689316B1 (fr) | 1994-06-17 |
| US5315149A (en) | 1994-05-24 |
| EP0562980A1 (fr) | 1993-09-29 |
| FR2689316A1 (fr) | 1993-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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