JPH0422168A - 分圧回路 - Google Patents
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分圧回路に関し、特に高速且つ高精度のD/A
変換器に適した分圧回路に関する。
変換器に適した分圧回路に関する。
従来、D/A変換器として用いられている分圧回路を第
6図を参照しながら説明する。
6図を参照しながら説明する。
第6図において(a)は平面パターンを、又(b)はD
−D’における断面を示しており、不純物濃度: N5
ub= 1、Ox 1015[cm−3]を有するP型
半導体基板(1)と、半導体基板(1)表面に形成され
半導体基板(1)よりも高い不純物濃度:Npweρ℃
=1.OX 10” [cm−3]を有するPウェル(
2)と、N+拡散層領域より成る抵抗素子(RNG−R
No)とを有し、抵抗素子(RN、〜RN、、)を基準
電圧端子(十Vゆア及び−VREF)間に直列接続する
と共に、抵抗素子(RNO−RN、)の接続点(01〜
C,、)からスイッチ素子として動作するNチャネル型
MO8−FET (N、〜N、)及びPチャネル型MO
8−PET (P、−P、)を介して出力(V、、、)
が取り出される構成となっている。
−D’における断面を示しており、不純物濃度: N5
ub= 1、Ox 1015[cm−3]を有するP型
半導体基板(1)と、半導体基板(1)表面に形成され
半導体基板(1)よりも高い不純物濃度:Npweρ℃
=1.OX 10” [cm−3]を有するPウェル(
2)と、N+拡散層領域より成る抵抗素子(RNG−R
No)とを有し、抵抗素子(RN、〜RN、、)を基準
電圧端子(十Vゆア及び−VREF)間に直列接続する
と共に、抵抗素子(RNO−RN、)の接続点(01〜
C,、)からスイッチ素子として動作するNチャネル型
MO8−FET (N、〜N、)及びPチャネル型MO
8−PET (P、−P、)を介して出力(V、、、)
が取り出される構成となっている。
第6図において、Nチャネル型MO8−FET(Nl〜
N、)の短チヤネル化を実現する為にNチャネル型MO
3−FET (N、〜Nn)は半導体基板(1)よりも
高い不純物濃度を有するPウェル(2)内に形成され、
Nチャネル型MO8−FET (N、〜N、)のN1ン
ース拡散層(SN)及びN”Fレイン拡散層(DN)と
同一のN”拡散層領域より成る抵抗素子(RN o〜’
RN、)もまたPウェル(2)内に形成されており、半
導体基板(1)及びPウェル(2)はGNDに接続され
ている。又、Pチャネル型MO8FET (P、〜P、
、)はNウェル(3)内に形成され、Nウェル(3)は
電源端子(VCC)に接続されている。
N、)の短チヤネル化を実現する為にNチャネル型MO
3−FET (N、〜Nn)は半導体基板(1)よりも
高い不純物濃度を有するPウェル(2)内に形成され、
Nチャネル型MO8−FET (N、〜N、)のN1ン
ース拡散層(SN)及びN”Fレイン拡散層(DN)と
同一のN”拡散層領域より成る抵抗素子(RN o〜’
RN、)もまたPウェル(2)内に形成されており、半
導体基板(1)及びPウェル(2)はGNDに接続され
ている。又、Pチャネル型MO8FET (P、〜P、
、)はNウェル(3)内に形成され、Nウェル(3)は
電源端子(VCC)に接続されている。
次に第6図に示された分圧回路の動作を説明しておく。
i番目のNチャネル型MO3−FET(Ni)のゲート
電極(GN)にノ・イレベル(VCo)を、i番目のP
チャネル型MO8−FET (Pi)のゲート電極CG
P’)にロウレベル(GND)を印加して(Ni)及び
(Pi)をオンさせることにより、抵抗素子の接続点(
Ci)の電位を出力し、この場合の出力電圧:■。IJ
Tは次式で与えられる。
電極(GN)にノ・イレベル(VCo)を、i番目のP
チャネル型MO8−FET (Pi)のゲート電極CG
P’)にロウレベル(GND)を印加して(Ni)及び
(Pi)をオンさせることにより、抵抗素子の接続点(
Ci)の電位を出力し、この場合の出力電圧:■。IJ
Tは次式で与えられる。
・・・・・・(式1)
前述したように、ディジタル入力に対応したNチャネル
型MO8−FET (Ni)及びPチャネル型MO8−
FET (P i)をオンさせることにより所望のアナ
ログ出カニVourが得られ、従ってこの分圧回路でD
/A変換器を構成することができる。
型MO8−FET (Ni)及びPチャネル型MO8−
FET (P i)をオンさせることにより所望のアナ
ログ出カニVourが得られ、従ってこの分圧回路でD
/A変換器を構成することができる。
又、第7図に示した分圧回路も従来D/A変換器として
用いられていた。
用いられていた。
第7図において、(a)は平面パターンを、又(b)は
c−c’における断面を示しており、P型半導体基板(
1)と、半導体基板(1)表面に形成されたNウェル(
4)と、Nウェル(4)内に形成されたP+拡散層領域
より成る抵抗素子(RPO−RP、)とを有し、抵抗素
子(RP0〜RP、)を基準電圧端子(十V REF及
び−VREF)間に直列接続すると共に、抵抗素子(R
Po−RP、)の接続点(C,〜C,)からスイッチ素
子として動作するNチャネル型MO8−FET (N、
〜Nゎ)及びPチャネル型MO8−F、ET (P、
〜P、)を介して出力(vO,:T)か取り出される構
成となっている。
c−c’における断面を示しており、P型半導体基板(
1)と、半導体基板(1)表面に形成されたNウェル(
4)と、Nウェル(4)内に形成されたP+拡散層領域
より成る抵抗素子(RPO−RP、)とを有し、抵抗素
子(RP0〜RP、)を基準電圧端子(十V REF及
び−VREF)間に直列接続すると共に、抵抗素子(R
Po−RP、)の接続点(C,〜C,)からスイッチ素
子として動作するNチャネル型MO8−FET (N、
〜Nゎ)及びPチャネル型MO8−F、ET (P、
〜P、)を介して出力(vO,:T)か取り出される構
成となっている。
第7では半導体基板(1)及びPウェル(2)はGND
に接続されており、Pチャネル型MO8−FET(P1
〜P、)が形成されているNウェル(3)及び抵抗素子
(RPO−RPn)が形成されているNウェル(4)は
電源端子(VCC)に接続されている。
に接続されており、Pチャネル型MO8−FET(P1
〜P、)が形成されているNウェル(3)及び抵抗素子
(RPO−RPn)が形成されているNウェル(4)は
電源端子(VCC)に接続されている。
第7図に示された分圧回路は、第6図に示した分圧回路
のN+拡散層領域より成る抵抗素子(RNo〜RN、、
)を、Nウェル(4)内に形成されたP+拡散層領域よ
り成る抵抗素子(RPo−RP、)で置き換えたもので
あるので、第7図に示した分圧回路の動作は前述した第
6図に示した分圧回路の動作と同様であり、ここでの動
作説明は省略する。
のN+拡散層領域より成る抵抗素子(RNo〜RN、、
)を、Nウェル(4)内に形成されたP+拡散層領域よ
り成る抵抗素子(RPo−RP、)で置き換えたもので
あるので、第7図に示した分圧回路の動作は前述した第
6図に示した分圧回路の動作と同様であり、ここでの動
作説明は省略する。
但し、抵抗素子が(RNo〜RN。)から(RP、〜R
P、)に置き換わっているので(Ni)及び(Pl)を
オンさせた場合の出力電圧:VocTは次式で与えられ
る。
P、)に置き換わっているので(Ni)及び(Pl)を
オンさせた場合の出力電圧:VocTは次式で与えられ
る。
・・・・・・(式2)
〔発明が解決しようとする課題〕
この従来の分圧回路で構成されたD/A変換では、高い
不純物濃度を有するPウェル内に形成された拡散層領域
より成る抵抗素子を用いている為、抵抗素子と半導体基
板間に大きな接合容量が存在し、高速動作が困難である
という問題点があった。
不純物濃度を有するPウェル内に形成された拡散層領域
より成る抵抗素子を用いている為、抵抗素子と半導体基
板間に大きな接合容量が存在し、高速動作が困難である
という問題点があった。
又、半導体基板はGND=C1mV]に接続されている
ので、 VREFが接続された抵抗素子(RNO)には
VB=−(VREF)のバイアスが印加され、−力士v
REFが接続された抵抗素子(RN、)にはVB=
(+VREF)のバイアスが印加されている。
ので、 VREFが接続された抵抗素子(RNO)には
VB=−(VREF)のバイアスが印加され、−力士v
REFが接続された抵抗素子(RN、)にはVB=
(+VREF)のバイアスが印加されている。
このように抵抗素子には異なる値のバイアスが印加され
ているが、抵抗値が抵抗素子に印加されているバイアス
に大きく依存する為、高精度のD/A変換器が構成でき
ないという欠点もあった。
ているが、抵抗値が抵抗素子に印加されているバイアス
に大きく依存する為、高精度のD/A変換器が構成でき
ないという欠点もあった。
本発明の分圧回路は、一導電型の半導体基板と、半導体
基板表面に形成され半導体基板よりも高い不純物濃度を
有する半導体基板と同一導電型の半導体ウェル領域と、
半導体基板表面に形成され半導体基板と逆導電型の拡散
層領域より成る抵抗素子とを有し、抵抗素子を第1及び
第2の基準電圧端子間に複数個直列接続すると共に、抵
抗素子の接続点からスイッチ素子を介して出力が取り出
され、抵抗素子が形成されている領域若しくは抵抗素子
が形成されている領域及びその近傍における半導体基板
と同一導電型の半導体ウェル領域を削除して構成されて
いる。
基板表面に形成され半導体基板よりも高い不純物濃度を
有する半導体基板と同一導電型の半導体ウェル領域と、
半導体基板表面に形成され半導体基板と逆導電型の拡散
層領域より成る抵抗素子とを有し、抵抗素子を第1及び
第2の基準電圧端子間に複数個直列接続すると共に、抵
抗素子の接続点からスイッチ素子を介して出力が取り出
され、抵抗素子が形成されている領域若しくは抵抗素子
が形成されている領域及びその近傍における半導体基板
と同一導電型の半導体ウェル領域を削除して構成されて
いる。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示す図であり、(a)
は平面パターンを、又(b)はA−A’ における断面
を示している。第1図において、不純物濃度:Ns u
b=1.OX 1015[cm−’]を有するP型半
導体基板(1)と、半導体基板(1)表面に形成され半
導体基板(1)よりも高い不純物濃度:N pW*l
=1、0 X 1016[cm−3]を有するPウェル
(2)と、N+拡散層領域より成る抵抗素子(RNO−
RN、)とを有し、抵抗素子(RNo−RNo)を基準
電圧端子(+ V REF及び−vRお)間に直列接続
すると共に、抵抗素子(RN、−RN、)の接続点(C
,〜C,)からスイッチ素子として動作するNチャネル
型MO8−FET (N、〜N、、)及びPチャネル型
MO8−FET (P、 〜P、)を介して圧力(VO
UT)が取り出される構成となっている。
は平面パターンを、又(b)はA−A’ における断面
を示している。第1図において、不純物濃度:Ns u
b=1.OX 1015[cm−’]を有するP型半
導体基板(1)と、半導体基板(1)表面に形成され半
導体基板(1)よりも高い不純物濃度:N pW*l
=1、0 X 1016[cm−3]を有するPウェル
(2)と、N+拡散層領域より成る抵抗素子(RNO−
RN、)とを有し、抵抗素子(RNo−RNo)を基準
電圧端子(+ V REF及び−vRお)間に直列接続
すると共に、抵抗素子(RN、−RN、)の接続点(C
,〜C,)からスイッチ素子として動作するNチャネル
型MO8−FET (N、〜N、、)及びPチャネル型
MO8−FET (P、 〜P、)を介して圧力(VO
UT)が取り出される構成となっている。
第1図において、Nチャネル型MO8−FET(N、〜
N、)の短チヤネル化を実現する為にNチャネル型MO
8−FET (N、〜Nゎ)は半導体基板(1)よりも
高い不純物濃度を有するPウェル内に形成されているが
、Nチャネル型MO3−FET(Nl〜N、)のN+ソ
ース拡散層(SN)及びN+ドレイン拡散層(DN)と
同一のN+拡散層領域より成る抵抗素子(RN o =
RN n )が形成されている領域及びその近傍に(
−点鎖線内)のPウェルは削除して構成されている。又
、半導体基板(1)及びPウェル(2)はGNDに接続
されており、Pチャネル型MO8−FET (P、〜P
、)はNウェル(3)内に形成され、Nウェル(3)は
電源端子(Vcc)に接続されている。
N、)の短チヤネル化を実現する為にNチャネル型MO
8−FET (N、〜Nゎ)は半導体基板(1)よりも
高い不純物濃度を有するPウェル内に形成されているが
、Nチャネル型MO3−FET(Nl〜N、)のN+ソ
ース拡散層(SN)及びN+ドレイン拡散層(DN)と
同一のN+拡散層領域より成る抵抗素子(RN o =
RN n )が形成されている領域及びその近傍に(
−点鎖線内)のPウェルは削除して構成されている。又
、半導体基板(1)及びPウェル(2)はGNDに接続
されており、Pチャネル型MO8−FET (P、〜P
、)はNウェル(3)内に形成され、Nウェル(3)は
電源端子(Vcc)に接続されている。
次に第1図に示さhた分圧回路の動作を説明しておく。
1番目のNチャネル型MO8−FET(Ni)のゲート
電極(GN)にハイレベル(V CC)を、i番目のP
チャネル型MO8−PET (P i)のケー)111
CGP)にロウレベル(GND) を印加して(Ni
)及び(Pi)をオンさせることにより、抵抗素子の接
続点(Ci)の電位を圧力し、この場合の出力電圧:v
o、:Tは前述した(式l)で与えられる。
電極(GN)にハイレベル(V CC)を、i番目のP
チャネル型MO8−PET (P i)のケー)111
CGP)にロウレベル(GND) を印加して(Ni
)及び(Pi)をオンさせることにより、抵抗素子の接
続点(Ci)の電位を圧力し、この場合の出力電圧:v
o、:Tは前述した(式l)で与えられる。
前述したように、ディジタル入力に対応したNチャネル
型MO8−FET (Ni)及びPチャ】ル型MOS−
FET (Pi)をオンさせることン。
型MO8−FET (Ni)及びPチャ】ル型MOS−
FET (Pi)をオンさせることン。
より所望のアナログ出カニVOUTが得られ、従−てこ
の分圧回路でD/A変換器を構成することiできる。
の分圧回路でD/A変換器を構成することiできる。
第1図に示した分圧回路で構成されたD/i換器では、
N+拡散層領域より成る抵抗素j(RN O〜RN、)
が形成されている領域及びそq近傍(−点鎖線内)のP
ウェル(2)が削除されてしる為、抵抗素子(nN’、
、−nN、)と半導体基板(1間の接合容量が小さくな
ると共に抵抗値のバイアス依存性も小さくなり、高速化
と高精度化が同一に実現できる。
N+拡散層領域より成る抵抗素j(RN O〜RN、)
が形成されている領域及びそq近傍(−点鎖線内)のP
ウェル(2)が削除されてしる為、抵抗素子(nN’、
、−nN、)と半導体基板(1間の接合容量が小さくな
ると共に抵抗値のバイアス依存性も小さくなり、高速化
と高精度化が同一に実現できる。
ここで、比較の為にN+拡散層領域がP型半導体基板(
Nsub= 1. OX 1015[cm ”]内に形
成された場合つまりPウェルを削除した場合と、Pウェ
ル(Npw−、n = 1. OX 10 ” [cm
−3コ)内に形成された場合の接合容量:CJN及び抵
抗値:R5、のバイアス依存性を見積ってみる。
Nsub= 1. OX 1015[cm ”]内に形
成された場合つまりPウェルを削除した場合と、Pウェ
ル(Npw−、n = 1. OX 10 ” [cm
−3コ)内に形成された場合の接合容量:CJN及び抵
抗値:R5、のバイアス依存性を見積ってみる。
接合容量:CJN及びN+拡散層内での空乏層幅:XN
は次式で与えられ、 (3式) (4式) ・・・・・・(5式) %式%[ : : N+拡散層の深さをXJNとすると、N+拡散層の実効
的な深さは(XJN XN)で与えられるので、N+
拡散層の抵抗値:RJNは1/ (XJN XN)に
比例し、ここでは比例定数をRNとしてRJN = R
N/(X JN −X N)とする。
は次式で与えられ、 (3式) (4式) ・・・・・・(5式) %式%[ : : N+拡散層の深さをXJNとすると、N+拡散層の実効
的な深さは(XJN XN)で与えられるので、N+
拡散層の抵抗値:RJNは1/ (XJN XN)に
比例し、ここでは比例定数をRNとしてRJN = R
N/(X JN −X N)とする。
ここで、(2式)、(3式)及び(4式)よりN“拡散
層の不純物濃度:ND:1.OX I O12[cm
’コ、 XJN=(12[μmコ、 Vity=
0 [Vコ、 +VREP= 5 [V] と
しN A = N s u b若しくはNA=Npw*
aaとした場合のC5、。
層の不純物濃度:ND:1.OX I O12[cm
’コ、 XJN=(12[μmコ、 Vity=
0 [Vコ、 +VREP= 5 [V] と
しN A = N s u b若しくはNA=Npw*
aaとした場合のC5、。
VREFに接続されたN+拡散層領域より成る抵抗素子
の抵抗値: RJN (VREF)及び+V R,、に
接続されたN+拡散層領域より成る抵抗素子の抵抗値:
RJN (+ V RIJ)を求め結果を(表1)に
示す。 VRvp=O[V]、+V*zv=50V]で
あるので、RJN (−Vlll!F)を算出する場合
はVB=O[Vコ、RJN (+ V RIEF)を算
出する場合はVB=5 [V口とし、C1Nを算出する
場合はVB=。
の抵抗値: RJN (VREF)及び+V R,、に
接続されたN+拡散層領域より成る抵抗素子の抵抗値:
RJN (+ V RIJ)を求め結果を(表1)に
示す。 VRvp=O[V]、+V*zv=50V]で
あるので、RJN (−Vlll!F)を算出する場合
はVB=O[Vコ、RJN (+ V RIEF)を算
出する場合はVB=5 [V口とし、C1Nを算出する
場合はVB=。
[V]とした。
又、RJN (−V Rzy )とRJN (+ V
nwv )の誤差二E ILJNを次式で定義し、E
RANも(表1)に示しておく。
nwv )の誤差二E ILJNを次式で定義し、E
RANも(表1)に示しておく。
・・・・・・(6式)
(表1)より、N+拡散層領域より成る抵抗素子が形成
されている領域及びその近傍のPウェルを削除すること
により接合容量:C1、が約1/3に、又抵抗値の誤差
:ERJNが1 / 3.5になることがわかる。
されている領域及びその近傍のPウェルを削除すること
により接合容量:C1、が約1/3に、又抵抗値の誤差
:ERJNが1 / 3.5になることがわかる。
従って、第1図に示した本発明による分圧回路で構成さ
れたD/A変換器では第6図に示した従来の分圧回路で
構成されたD/A変換器と比較すると、約3倍の高速化
と35倍の高精度化が同時に実現できる。
れたD/A変換器では第6図に示した従来の分圧回路で
構成されたD/A変換器と比較すると、約3倍の高速化
と35倍の高精度化が同時に実現できる。
第2図は本発明の第2の実施例を示す図であり、(a)
は平面パターンを、又(b)ばB−B′における断面を
示している。第2図において、N+拡散層領域より成る
抵抗素子(RN、−RN、)がPウェル(2)内に形成
され、半導体基板(1)及びPウェル(2)に基板バイ
アス(−VBI)が印加されている。
は平面パターンを、又(b)ばB−B′における断面を
示している。第2図において、N+拡散層領域より成る
抵抗素子(RN、−RN、)がPウェル(2)内に形成
され、半導体基板(1)及びPウェル(2)に基板バイ
アス(−VBI)が印加されている。
他の部分においては第1図で示した本発明の第1の実施
例と同様であるので、第2図においても第1図と同一符
号を付してここでの構成及び動作の説明は省略する。
例と同様であるので、第2図においても第1図と同一符
号を付してここでの構成及び動作の説明は省略する。
第2図に示した分圧回路で構成されたD/A変換器では
、半導体基板(1)及びPウェル(2)に基板バイアス
(−VBI)が印加されているので、抵抗素子(RNo
−RN、)と半導体基板(1)間の接合容量が小さくな
ると共に、基準電圧範囲内(Vy、v〜+’ V RE
F )における抵抗値のバイアス依存性も小さくなり、
高速化及び高精度化が同時に実現できる。ここでも(3
式)、(4式)、(5式)及び(6式)を用いて半導体
基板(1)及びPウェル(2)に基板バイアス(VBI
)を印加した場合の接合容f二CJNと、抵抗値:RI
Nのバイアス依存性及びその誤差:ERJNを見積もり
、結果を(表2)に示す。
、半導体基板(1)及びPウェル(2)に基板バイアス
(−VBI)が印加されているので、抵抗素子(RNo
−RN、)と半導体基板(1)間の接合容量が小さくな
ると共に、基準電圧範囲内(Vy、v〜+’ V RE
F )における抵抗値のバイアス依存性も小さくなり、
高速化及び高精度化が同時に実現できる。ここでも(3
式)、(4式)、(5式)及び(6式)を用いて半導体
基板(1)及びPウェル(2)に基板バイアス(VBI
)を印加した場合の接合容f二CJNと、抵抗値:RI
Nのバイアス依存性及びその誤差:ERJNを見積もり
、結果を(表2)に示す。
−V、、=−5[V]の基板バイアスを半導体基板(1
)及びPウェル(2)に印加した場合、前回同様−VR
EF= O[V]、 −1−■、、、= s [v]と
すると、VB−5CVコとしテRJN (V REF
)を、VB=−10[V]としテRJN (+ V R
EF )を算出すればヨイ。
)及びPウェル(2)に印加した場合、前回同様−VR
EF= O[V]、 −1−■、、、= s [v]と
すると、VB−5CVコとしテRJN (V REF
)を、VB=−10[V]としテRJN (+ V R
EF )を算出すればヨイ。
CJNもV、=−5(:viとシテ算出シタ。
ここでもN+拡散層の不純物濃度:ND=1.OX 1
0” [cm ”]、 XJN=0.2 [μmコとし
、NA=Npw、i* (1,OX 10 ” [σ−
3])とした。
0” [cm ”]、 XJN=0.2 [μmコとし
、NA=Npw、i* (1,OX 10 ” [σ−
3])とした。
又、比較の為に第6図で示した従来の分圧回路(基板バ
イアスの印加無し)における接合容量:C(Nと、抵抗
値:RJHのバイアス依存性及びその誤差:E、、Nも
(表2)に示しておく。
イアスの印加無し)における接合容量:C(Nと、抵抗
値:RJHのバイアス依存性及びその誤差:E、、Nも
(表2)に示しておく。
(表 2)
(表2)より、半導体基板に基板バイアスを印加するこ
とにより、接合容量:CJNが約1 / 2.6に、又
抵抗値の誤差:EnsNが約1 / 1.8になってい
ることがわかる。
とにより、接合容量:CJNが約1 / 2.6に、又
抵抗値の誤差:EnsNが約1 / 1.8になってい
ることがわかる。
従って、第2図に示した本発明による分圧回路で構成さ
れたD/A変換器では、第6図に示した従来の分圧回路
で構成されたD/A変換器と比較すると、約2.6倍の
高速化と約18倍の高精度化が同時に実現できる。
れたD/A変換器では、第6図に示した従来の分圧回路
で構成されたD/A変換器と比較すると、約2.6倍の
高速化と約18倍の高精度化が同時に実現できる。
第3図は本発明の第3の実施例を示す図であり、(a)
は平面パターンを、又(b)はA−A’ における断面
を示している。第3図において、半導体基板(1)及び
Pウェル(2)に基板バイアス(−VBI)が印加され
ており、他の部分においては第1図で示した本発明の第
1の実施例と同様であるので、第3図においても第1図
と同一符号を付して、ここでの構成及び動作の説明は省
略する。
は平面パターンを、又(b)はA−A’ における断面
を示している。第3図において、半導体基板(1)及び
Pウェル(2)に基板バイアス(−VBI)が印加され
ており、他の部分においては第1図で示した本発明の第
1の実施例と同様であるので、第3図においても第1図
と同一符号を付して、ここでの構成及び動作の説明は省
略する。
第3図に示した分圧回路で構成されたD/A変換器では
、N+拡散層領域より成る抵抗素子(RN0〜RN、)
が形成されている領域及びその近傍(−点鎖線内)のP
ウェル(2)が削除され、さらに半導体基板(1)に基
板バイアス(VBI)が印加されているので、抵抗素子
(RN O〜RN、)と半導体基板(1)間の接合容量
が小さくなると共に、基準電圧範囲内に(−Vゆ、〜+
VREF)における抵抗値のバイアス依存性も小さくな
り、高速化及び高精度化が同時に実現できる。
、N+拡散層領域より成る抵抗素子(RN0〜RN、)
が形成されている領域及びその近傍(−点鎖線内)のP
ウェル(2)が削除され、さらに半導体基板(1)に基
板バイアス(VBI)が印加されているので、抵抗素子
(RN O〜RN、)と半導体基板(1)間の接合容量
が小さくなると共に、基準電圧範囲内に(−Vゆ、〜+
VREF)における抵抗値のバイアス依存性も小さくな
り、高速化及び高精度化が同時に実現できる。
ここでも、本発明の第2の実施例を説明した場合と同様
、−VB’l == 5[■] 、 −VRI:F =
0[v]、 +VRE+−’=5 [vコ、
ND= 1.C1x 1 0”[car=3]、 X
zN==o、2 [μmコとし、NA=Nsub(1
,OX 1015[cm−’]として、接合容量:C1
,。
、−VB’l == 5[■] 、 −VRI:F =
0[v]、 +VRE+−’=5 [vコ、
ND= 1.C1x 1 0”[car=3]、 X
zN==o、2 [μmコとし、NA=Nsub(1
,OX 1015[cm−’]として、接合容量:C1
,。
と、抵抗値:RJNのバイアス依存性及びその誤差:E
RJNを見積り、その結果を(表3)に示す。
RJNを見積り、その結果を(表3)に示す。
又、比較の為に第6図で示した従来の分圧回路(NA=
Npw*、z+基板バイアスの印加無し)における接合
容量:CJNと、抵抗値:RjNのバイアス依存性及び
その誤差:EIINも(表3)に示しておく。
Npw*、z+基板バイアスの印加無し)における接合
容量:CJNと、抵抗値:RjNのバイアス依存性及び
その誤差:EIINも(表3)に示しておく。
(表 3)
(表3)より、N+拡散層領域より成る抵抗素子が形成
されている領域及びその近傍のPウェルを削除し、さら
に半導体基板に基板バイアスを印加することにより、接
合容量:CJNが約1/8.1に、又抵抗値の誤差:E
RJNが1/7になることがわかる。
されている領域及びその近傍のPウェルを削除し、さら
に半導体基板に基板バイアスを印加することにより、接
合容量:CJNが約1/8.1に、又抵抗値の誤差:E
RJNが1/7になることがわかる。
従って、第3図に示した本発明による分圧回路で構成さ
れたD/A変換器では、第6図に示した従来の分圧回路
と比較すると、約8.1倍の高速化と7倍の高精度化が
同時に実現できる。
れたD/A変換器では、第6図に示した従来の分圧回路
と比較すると、約8.1倍の高速化と7倍の高精度化が
同時に実現できる。
第4図は本発明の第4の実旅例を示す図であり、(a)
は平面パターンを、又(b)はc−c’における断面を
示している。第4図において、P型半導体基板(1)と
、半導体基板(1)表面に形成されたNウェル(4)と
、Nウェル(4)内に形成されたP+拡散層領域より成
る抵抗素子(R’PO−RP、)とを有し、抵抗素子(
RP、−RP、)を基準電圧端子(十V R1!F及び
−■8゜F)間に直列接続すると共に、抵抗素子(RP
O〜RP、)の接続点(C,〜Cゎ)からスイッチ素
子として動作するNチャネル型MO8−FET (Nl
〜N、)及びPチャネル型MO8−FET(P+〜P、
)を介して出力(Voter)が取り出される構成とな
っている。
は平面パターンを、又(b)はc−c’における断面を
示している。第4図において、P型半導体基板(1)と
、半導体基板(1)表面に形成されたNウェル(4)と
、Nウェル(4)内に形成されたP+拡散層領域より成
る抵抗素子(R’PO−RP、)とを有し、抵抗素子(
RP、−RP、)を基準電圧端子(十V R1!F及び
−■8゜F)間に直列接続すると共に、抵抗素子(RP
O〜RP、)の接続点(C,〜Cゎ)からスイッチ素
子として動作するNチャネル型MO8−FET (Nl
〜N、)及びPチャネル型MO8−FET(P+〜P、
)を介して出力(Voter)が取り出される構成とな
っている。
第4図では半導体基板(1)及びPウェル(2)はGN
Dに接続されており、Pチャネル型MO3−FET(P
i〜P、)が形成されているNウェル(3)及び抵抗素
子(RP、−RP、)が形成されているNウェル(4)
には基板バイアス(十V R2)が印加されている。
Dに接続されており、Pチャネル型MO3−FET(P
i〜P、)が形成されているNウェル(3)及び抵抗素
子(RP、−RP、)が形成されているNウェル(4)
には基板バイアス(十V R2)が印加されている。
第4図に示された分圧回路の動作は、第7図に示した分
圧回路の動作と同様であり、ここでの動作説明は省略す
る。
圧回路の動作と同様であり、ここでの動作説明は省略す
る。
第4図に示した分圧回路で構成されたD/A変換器では
、Nウェル(3及び4)に基板バイアス(十■8□)が
印加されているので、抵抗素子(RPo〜RP、、)と
Nウェル(4)間の接合容量が小さくなると共に、基準
電圧範囲内(−■80〜+VREア)における抵抗値の
バイアス依存性も小さくなり、高速化と高精度化が同時
に実現できる。
、Nウェル(3及び4)に基板バイアス(十■8□)が
印加されているので、抵抗素子(RPo〜RP、、)と
Nウェル(4)間の接合容量が小さくなると共に、基準
電圧範囲内(−■80〜+VREア)における抵抗値の
バイアス依存性も小さくなり、高速化と高精度化が同時
に実現できる。
ここで比較の為に、不純物濃度:N %WsjN =1
、OX 10 ” [cm−’コを有するNウェル(4
)に+VB2=10[V]の基板バイアスを印加した場
合と、Vcc=5 [V]の電源端子に接続した場合の
P+拡散層領域における接合容量:CjP及び抵抗値:
R7Pのバイアス依存性を見積ってみる。
、OX 10 ” [cm−’コを有するNウェル(4
)に+VB2=10[V]の基板バイアスを印加した場
合と、Vcc=5 [V]の電源端子に接続した場合の
P+拡散層領域における接合容量:CjP及び抵抗値:
R7Pのバイアス依存性を見積ってみる。
接合容量:4.及びP+拡散層内での空乏層幅:X、は
次式で与えられ、 ・・・・・・(7式) ・・・・・・(8式) P+拡散層の深さをXypとすると、P1拡散層の実効
的な深さは(Xyp Xp)で与えられるので、P1
拡散層の抵抗値:RJPは1 / (X JP X
P)に比例し、ここでは比例定数をkpとしてR,P=
に、/Xyp Xp)とする。
次式で与えられ、 ・・・・・・(7式) ・・・・・・(8式) P+拡散層の深さをXypとすると、P1拡散層の実効
的な深さは(Xyp Xp)で与えられるので、P1
拡散層の抵抗値:RJPは1 / (X JP X
P)に比例し、ここでは比例定数をkpとしてR,P=
に、/Xyp Xp)とする。
ここで、(7式)、(8式)及び(5式)よりP+拡散
層の不純物濃度: NA= 5. OX 10 ” [
cm−3] 。
層の不純物濃度: NA= 5. OX 10 ” [
cm−3] 。
XJP= 0.25 [μm]、 −V、、、= O[
V] =十VR,,= 5[V]とし、ND=Nい2.
、、とした場合のCJP、VREFに接続されたP+拡
散層領域より成る抵抗素子の抵抗値:RJ、(−v、l
ヤ)及び+VREFに接続されたP+拡散層領域より成
る抵抗素子の抵抗値: RJP (+ V *EF )
を求め、結果を(表4)にテす。 Vyvy=O[vi
、 + VREF= 5 Evコテアルので、Nウェル
(4)に基板バイアス(+Va+= 10[V])が印
加されている場合、RJP (VREF)はVB= 1
0 [V]、 RJP (十VREF)及びCy p
ハV B5[v]として算出し、−万Nウェル(4)に
電源電圧(VCC=5 [、V])が印加されている場
合はRJP(VREF)はVB=、5 [V]、 RJ
P (十VREF)及びCJPはVB=0 [V]とし
て算出した。
V] =十VR,,= 5[V]とし、ND=Nい2.
、、とした場合のCJP、VREFに接続されたP+拡
散層領域より成る抵抗素子の抵抗値:RJ、(−v、l
ヤ)及び+VREFに接続されたP+拡散層領域より成
る抵抗素子の抵抗値: RJP (+ V *EF )
を求め、結果を(表4)にテす。 Vyvy=O[vi
、 + VREF= 5 Evコテアルので、Nウェル
(4)に基板バイアス(+Va+= 10[V])が印
加されている場合、RJP (VREF)はVB= 1
0 [V]、 RJP (十VREF)及びCy p
ハV B5[v]として算出し、−万Nウェル(4)に
電源電圧(VCC=5 [、V])が印加されている場
合はRJP(VREF)はVB=、5 [V]、 RJ
P (十VREF)及びCJPはVB=0 [V]とし
て算出した。
又、RJP (VREF) トRxp (+VREF)
の誤差:E RJPを次式で定義し、E RJPも(表
4)に示しておく。
の誤差:E RJPを次式で定義し、E RJPも(表
4)に示しておく。
・・・・・・(9式)
(表
(表4)より、抵抗素子が形成されているNウェルに基
板バイアスを印加することにより、接合容量:C0,が
約1 / 2.6に、又抵抗値の誤差:E RJP 7
5’ 1 / 2になることがわかる。
板バイアスを印加することにより、接合容量:C0,が
約1 / 2.6に、又抵抗値の誤差:E RJP 7
5’ 1 / 2になることがわかる。
従って第4図に示した本発明による分圧回路で構成され
たD/A変換器では第7図に示した従来の分圧回路で構
成されたD/A変換器と比較すると、約2.6倍の高速
化と2倍の高精度化が同時に実現できる。
たD/A変換器では第7図に示した従来の分圧回路で構
成されたD/A変換器と比較すると、約2.6倍の高速
化と2倍の高精度化が同時に実現できる。
第5図は本発明の第5の実施例を示す図であり、(a)
は平面パターンを、又(b)はc−c′における断面を
示している。第5図において、抵抗素子(RP o=R
P 、)が形成されているNウェル(4)だけに基板バ
イアス(+VB□)が印加され、他のPチャネル型MO
3FET (P+〜P、)が形成されているNウェル(
3)は電源端子(VCC)に接続されている。
は平面パターンを、又(b)はc−c′における断面を
示している。第5図において、抵抗素子(RP o=R
P 、)が形成されているNウェル(4)だけに基板バ
イアス(+VB□)が印加され、他のPチャネル型MO
3FET (P+〜P、)が形成されているNウェル(
3)は電源端子(VCC)に接続されている。
他の部分においては第4図で示した本発明の第4の実施
例と同様であるので、第5図においても第4図と同一符
号を付して、ここでの構成及び動作の説明は省略する。
例と同様であるので、第5図においても第4図と同一符
号を付して、ここでの構成及び動作の説明は省略する。
第5図に示した分圧回路では、抵抗素子(RP、〜RP
、)が形成されているNウェル(4)に基板バイアス(
+VB2)が印加されているので、(表4)で示された
効果と同様の効果を有し、さらに、Pチャネル型MO8
−FET (P、〜P、)が形成されているNウェル(
3)は電源端子(VCC)に接続されているため、基板
バイアス(十■8□)がNウェル(3)に印加されてい
る場合と比べると、Pチャネル型MOS F E T
(P +〜P、、)の基板バイアス効果によるしきい
値電圧の上昇が小さく、従ってPチャネル型MO3−F
ET (P、 〜Pn)のオン抵抗がより小さくなり、
さらに高速化が可能となる。
、)が形成されているNウェル(4)に基板バイアス(
+VB2)が印加されているので、(表4)で示された
効果と同様の効果を有し、さらに、Pチャネル型MO8
−FET (P、〜P、)が形成されているNウェル(
3)は電源端子(VCC)に接続されているため、基板
バイアス(十■8□)がNウェル(3)に印加されてい
る場合と比べると、Pチャネル型MOS F E T
(P +〜P、、)の基板バイアス効果によるしきい
値電圧の上昇が小さく、従ってPチャネル型MO3−F
ET (P、 〜Pn)のオン抵抗がより小さくなり、
さらに高速化が可能となる。
以上説明したように本発明は、抵抗素子が形成されてい
る領域若しくは抵抗素子が形成されている領域及びその
近傍における半導体基板と同一導電型の半導体ウェル領
域を削除したので、分圧回路で構成されたD/A変換器
において3倍の高速化と3.5倍の高精度化が同時に実
現できるという効果を有する。
る領域若しくは抵抗素子が形成されている領域及びその
近傍における半導体基板と同一導電型の半導体ウェル領
域を削除したので、分圧回路で構成されたD/A変換器
において3倍の高速化と3.5倍の高精度化が同時に実
現できるという効果を有する。
又、抵抗素子が形成されている半導体基板若しくは半導
体ウェル領域に基板バイアスを印加したので、分圧回路
で構成されたD/A変換器において26倍の高速化と1
.8〜2倍の高精度化が同時に実現できるという効果を
有する。さらに、抵抗素子が形成されている領域若しく
は抵抗素子が形成されている領域及びその近傍における
半導体基板と同一導電型の半導体ウェル領域を削除する
と共に、半導体基板に基板バイアスを印加したので、分
圧回路で構成されたD/A変換器におし・て8.1倍の
高速化と7倍の高精度化が同時に実現できるという効果
も有する。
体ウェル領域に基板バイアスを印加したので、分圧回路
で構成されたD/A変換器において26倍の高速化と1
.8〜2倍の高精度化が同時に実現できるという効果を
有する。さらに、抵抗素子が形成されている領域若しく
は抵抗素子が形成されている領域及びその近傍における
半導体基板と同一導電型の半導体ウェル領域を削除する
と共に、半導体基板に基板バイアスを印加したので、分
圧回路で構成されたD/A変換器におし・て8.1倍の
高速化と7倍の高精度化が同時に実現できるという効果
も有する。
以上、D/A変換器における効果を説明してきたが、D
/A変換器を含むA/D変換器においても同様の効果が
あることは明らかである。
/A変換器を含むA/D変換器においても同様の効果が
あることは明らかである。
第1図、第2図、第3図、第4図及び第5図は本発明の
第1.第2.第3.第4及び第5の実施例を示す図であ
り、第6図及び第7図は従来の分圧回路の第1及び第2
の実施例を示す図である。 1・・・・・・P型半導体基板、2・・・・・・Pウェ
ル、3゜4 ・=・Nウェル、RN、 〜PNn、RP
0〜RPn−=抵抗素子、C1〜C0・・・・・・抵抗
素子の接続点、N〜N、、・・・・・・Nチャネル型M
O8−FET、PI〜P、、・・・Pチャネル型MOS
−F E T、十VR,F、 −VRE。 ・・基準電圧端子、Voltア・・・・・・出力、■c
o・・団電源端子、 VBI、 十VE2・・・・・・
基板バイアス、SN・・印・N”ソース拡散層、DN・
・・・・・N+ドレイン拡散層、sP・・・・・P+ソ
ース拡散層、D、・・・・・・P”Fレイン拡散層、G
N、 GD・・・・・・ゲート電極。 代理人 弁理士 内 原 晋
第1.第2.第3.第4及び第5の実施例を示す図であ
り、第6図及び第7図は従来の分圧回路の第1及び第2
の実施例を示す図である。 1・・・・・・P型半導体基板、2・・・・・・Pウェ
ル、3゜4 ・=・Nウェル、RN、 〜PNn、RP
0〜RPn−=抵抗素子、C1〜C0・・・・・・抵抗
素子の接続点、N〜N、、・・・・・・Nチャネル型M
O8−FET、PI〜P、、・・・Pチャネル型MOS
−F E T、十VR,F、 −VRE。 ・・基準電圧端子、Voltア・・・・・・出力、■c
o・・団電源端子、 VBI、 十VE2・・・・・・
基板バイアス、SN・・印・N”ソース拡散層、DN・
・・・・・N+ドレイン拡散層、sP・・・・・P+ソ
ース拡散層、D、・・・・・・P”Fレイン拡散層、G
N、 GD・・・・・・ゲート電極。 代理人 弁理士 内 原 晋
Claims (5)
- (1)一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板よりも高い不純物濃度を有する
前記半導体基板と同一導電型の半導体ウェル領域と、前
記半導体基板表面に形成され前記半導体基板と逆導電型
の拡散層領域より成る抵抗素子とを有し、前記抵抗素子
を1及び第2の基準電圧端子間に複数個直列接続すると
共に、前記抵抗素子の接続点からスイッチ素子を介して
出力が取り出される分圧回路において、前記抵抗素子が
形成されている領域若しくは前記抵抗素子が形成されて
いる領域及びその近傍における前記半導体基板と同一導
電型の半導体ウェル領域を削除して成ることを特徴とす
る分圧回路。 - (2)前記半導体基板に基板バイアスを印加することを
特徴とする請求項(1)に記載の分圧回路。 - (3)一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板と逆導電型の拡散層領域より成
る抵抗素子とを有し、前記抵抗素子を第1及び第2の基
準電圧端子間に複数個直列接続すると共に、前記抵抗素
子の接続点からスイッチ素子を介して出力が取り出され
る分圧回路において、前記半導体基板に基板バイアスを
印加することを特徴とする分圧回路。 - (4)一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板と逆導電型の半導体ウェル領域
と、前記半導体基板と逆導電型の半導体ウェル領域内に
形成され前記半導体基板と同一導電型の拡散層領域より
成る抵抗素子を有し、前記抵抗素子を第1及び第2の基
準電圧端子間に複数個接続すると共に、前記抵抗素子の
接続点からスイッチ素子を介して出力が取り出される分
圧回路において、前記半導体基板と逆導電型の半導体ウ
ェル領域に基板バイアスを印加することを特徴とする分
圧回路。 - (5)前記抵抗素子が形成された前記半導体基板と逆導
電型の半導体ウェル領域にのみ基板バイアスを印加する
ことを特徴とする請求項(4)に記載の分圧回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2128047A JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
US07/699,714 US5134456A (en) | 1990-05-17 | 1991-05-14 | Voltage divider for high-speed high-precision signal converting unit |
EP91304344A EP0458518A1 (en) | 1990-05-17 | 1991-05-15 | Voltage divider for high-speed high-precision signal converting unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2128047A JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0422168A true JPH0422168A (ja) | 1992-01-27 |
Family
ID=14975194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2128047A Pending JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5134456A (ja) |
EP (1) | EP0458518A1 (ja) |
JP (1) | JPH0422168A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2689316B1 (fr) * | 1992-03-25 | 1994-06-17 | Dolphin Integration Sa | Pont diviseur auto-protege. |
US5602551A (en) * | 1993-10-06 | 1997-02-11 | Nippondenso Co., Ltd. | Analog-to-digital converter with silicon-on-insulator structure |
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EP0458518A1 (en) | 1991-11-27 |
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