JPH0422168A - 分圧回路 - Google Patents
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- JPH0422168A JPH0422168A JP2128047A JP12804790A JPH0422168A JP H0422168 A JPH0422168 A JP H0422168A JP 2128047 A JP2128047 A JP 2128047A JP 12804790 A JP12804790 A JP 12804790A JP H0422168 A JPH0422168 A JP H0422168A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分圧回路に関し、特に高速且つ高精度のＤ／Ａ
変換器に適した分圧回路に関する。
変換器に適した分圧回路に関する。
従来、Ｄ／Ａ変換器として用いられている分圧回路を第
６図を参照しながら説明する。
６図を参照しながら説明する。
第６図において（ａ）は平面パターンを、又（ｂ）はＤ
−Ｄ’における断面を示しており、不純物濃度： Ｎ５
ｕｂ＝ １、Ｏｘ １０１５［ｃｍ−３］を有するＰ型
半導体基板（１）と、半導体基板（１）表面に形成され
半導体基板（１）よりも高い不純物濃度：Ｎｐｗｅρ℃
＝１．ＯＸ １０” ［ｃｍ−３］を有するＰウェル（
２）と、Ｎ＋拡散層領域より成る抵抗素子（ＲＮＧ−Ｒ
Ｎｏ）とを有し、抵抗素子（ＲＮ、〜ＲＮ、、）を基準
電圧端子（十Ｖゆア及び−ＶＲＥＦ）間に直列接続する
と共に、抵抗素子（ＲＮＯ−ＲＮ、）の接続点（０１〜
Ｃ，、）からスイッチ素子として動作するＮチャネル型
ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、）及びＰチャネル型ＭＯ
８−ＰＥＴ （Ｐ、−Ｐ、）を介して出力（Ｖ、、、）
が取り出される構成となっている。
−Ｄ’における断面を示しており、不純物濃度： Ｎ５
ｕｂ＝ １、Ｏｘ １０１５［ｃｍ−３］を有するＰ型
半導体基板（１）と、半導体基板（１）表面に形成され
半導体基板（１）よりも高い不純物濃度：Ｎｐｗｅρ℃
＝１．ＯＸ １０” ［ｃｍ−３］を有するＰウェル（
２）と、Ｎ＋拡散層領域より成る抵抗素子（ＲＮＧ−Ｒ
Ｎｏ）とを有し、抵抗素子（ＲＮ、〜ＲＮ、、）を基準
電圧端子（十Ｖゆア及び−ＶＲＥＦ）間に直列接続する
と共に、抵抗素子（ＲＮＯ−ＲＮ、）の接続点（０１〜
Ｃ，、）からスイッチ素子として動作するＮチャネル型
ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、）及びＰチャネル型ＭＯ
８−ＰＥＴ （Ｐ、−Ｐ、）を介して出力（Ｖ、、、）
が取り出される構成となっている。
第６図において、Ｎチャネル型ＭＯ８−ＦＥＴ（Ｎｌ〜
Ｎ、）の短チヤネル化を実現する為にＮチャネル型ＭＯ
３−ＦＥＴ （Ｎ、〜Ｎｎ）は半導体基板（１）よりも
高い不純物濃度を有するＰウェル（２）内に形成され、
Ｎチャネル型ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、）のＮ１ン
ース拡散層（ＳＮ）及びＮ”Ｆレイン拡散層（ＤＮ）と
同一のＮ”拡散層領域より成る抵抗素子（ＲＮ ｏ〜’
ＲＮ、）もまたＰウェル（２）内に形成されており、半
導体基板（１）及びＰウェル（２）はＧＮＤに接続され
ている。又、Ｐチャネル型ＭＯ８ＦＥＴ （Ｐ、〜Ｐ、
、）はＮウェル（３）内に形成され、Ｎウェル（３）は
電源端子（ＶＣＣ）に接続されている。
Ｎ、）の短チヤネル化を実現する為にＮチャネル型ＭＯ
３−ＦＥＴ （Ｎ、〜Ｎｎ）は半導体基板（１）よりも
高い不純物濃度を有するＰウェル（２）内に形成され、
Ｎチャネル型ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、）のＮ１ン
ース拡散層（ＳＮ）及びＮ”Ｆレイン拡散層（ＤＮ）と
同一のＮ”拡散層領域より成る抵抗素子（ＲＮ ｏ〜’
ＲＮ、）もまたＰウェル（２）内に形成されており、半
導体基板（１）及びＰウェル（２）はＧＮＤに接続され
ている。又、Ｐチャネル型ＭＯ８ＦＥＴ （Ｐ、〜Ｐ、
、）はＮウェル（３）内に形成され、Ｎウェル（３）は
電源端子（ＶＣＣ）に接続されている。
次に第６図に示された分圧回路の動作を説明しておく。
ｉ番目のＮチャネル型ＭＯ３−ＦＥＴ（Ｎｉ）のゲート
電極（ＧＮ）にノ・イレベル（ＶＣｏ）を、ｉ番目のＰ
チャネル型ＭＯ８−ＦＥＴ （Ｐｉ）のゲート電極ＣＧ
Ｐ’）にロウレベル（ＧＮＤ）を印加して（Ｎｉ）及び
（Ｐｉ）をオンさせることにより、抵抗素子の接続点（
Ｃｉ）の電位を出力し、この場合の出力電圧：■。ＩＪ
Ｔは次式で与えられる。
電極（ＧＮ）にノ・イレベル（ＶＣｏ）を、ｉ番目のＰ
チャネル型ＭＯ８−ＦＥＴ （Ｐｉ）のゲート電極ＣＧ
Ｐ’）にロウレベル（ＧＮＤ）を印加して（Ｎｉ）及び
（Ｐｉ）をオンさせることにより、抵抗素子の接続点（
Ｃｉ）の電位を出力し、この場合の出力電圧：■。ＩＪ
Ｔは次式で与えられる。
・・・・・・（式１）
前述したように、ディジタル入力に対応したＮチャネル
型ＭＯ８−ＦＥＴ （Ｎｉ）及びＰチャネル型ＭＯ８−
ＦＥＴ （Ｐ ｉ）をオンさせることにより所望のアナ
ログ出カニＶｏｕｒが得られ、従ってこの分圧回路でＤ
／Ａ変換器を構成することができる。
型ＭＯ８−ＦＥＴ （Ｎｉ）及びＰチャネル型ＭＯ８−
ＦＥＴ （Ｐ ｉ）をオンさせることにより所望のアナ
ログ出カニＶｏｕｒが得られ、従ってこの分圧回路でＤ
／Ａ変換器を構成することができる。
又、第７図に示した分圧回路も従来Ｄ／Ａ変換器として
用いられていた。
用いられていた。
第７図において、（ａ）は平面パターンを、又（ｂ）は
ｃ−ｃ’における断面を示しており、Ｐ型半導体基板（
１）と、半導体基板（１）表面に形成されたＮウェル（
４）と、Ｎウェル（４）内に形成されたＰ＋拡散層領域
より成る抵抗素子（ＲＰＯ−ＲＰ、）とを有し、抵抗素
子（ＲＰ０〜ＲＰ、）を基準電圧端子（十Ｖ ＲＥＦ及
び−ＶＲＥＦ）間に直列接続すると共に、抵抗素子（Ｒ
Ｐｏ−ＲＰ、）の接続点（Ｃ，〜Ｃ，）からスイッチ素
子として動作するＮチャネル型ＭＯ８−ＦＥＴ （Ｎ、
〜Ｎゎ）及びＰチャネル型ＭＯ８−Ｆ、ＥＴ （Ｐ、
〜Ｐ、）を介して出力（ｖＯ，：Ｔ）か取り出される構
成となっている。
ｃ−ｃ’における断面を示しており、Ｐ型半導体基板（
１）と、半導体基板（１）表面に形成されたＮウェル（
４）と、Ｎウェル（４）内に形成されたＰ＋拡散層領域
より成る抵抗素子（ＲＰＯ−ＲＰ、）とを有し、抵抗素
子（ＲＰ０〜ＲＰ、）を基準電圧端子（十Ｖ ＲＥＦ及
び−ＶＲＥＦ）間に直列接続すると共に、抵抗素子（Ｒ
Ｐｏ−ＲＰ、）の接続点（Ｃ，〜Ｃ，）からスイッチ素
子として動作するＮチャネル型ＭＯ８−ＦＥＴ （Ｎ、
〜Ｎゎ）及びＰチャネル型ＭＯ８−Ｆ、ＥＴ （Ｐ、
〜Ｐ、）を介して出力（ｖＯ，：Ｔ）か取り出される構
成となっている。
第７では半導体基板（１）及びＰウェル（２）はＧＮＤ
に接続されており、Ｐチャネル型ＭＯ８−ＦＥＴ（Ｐ１
〜Ｐ、）が形成されているＮウェル（３）及び抵抗素子
（ＲＰＯ−ＲＰｎ）が形成されているＮウェル（４）は
電源端子（ＶＣＣ）に接続されている。
に接続されており、Ｐチャネル型ＭＯ８−ＦＥＴ（Ｐ１
〜Ｐ、）が形成されているＮウェル（３）及び抵抗素子
（ＲＰＯ−ＲＰｎ）が形成されているＮウェル（４）は
電源端子（ＶＣＣ）に接続されている。
第７図に示された分圧回路は、第６図に示した分圧回路
のＮ＋拡散層領域より成る抵抗素子（ＲＮｏ〜ＲＮ、、
）を、Ｎウェル（４）内に形成されたＰ＋拡散層領域よ
り成る抵抗素子（ＲＰｏ−ＲＰ、）で置き換えたもので
あるので、第７図に示した分圧回路の動作は前述した第
６図に示した分圧回路の動作と同様であり、ここでの動
作説明は省略する。
のＮ＋拡散層領域より成る抵抗素子（ＲＮｏ〜ＲＮ、、
）を、Ｎウェル（４）内に形成されたＰ＋拡散層領域よ
り成る抵抗素子（ＲＰｏ−ＲＰ、）で置き換えたもので
あるので、第７図に示した分圧回路の動作は前述した第
６図に示した分圧回路の動作と同様であり、ここでの動
作説明は省略する。
但し、抵抗素子が（ＲＮｏ〜ＲＮ。）から（ＲＰ、〜Ｒ
Ｐ、）に置き換わっているので（Ｎｉ）及び（Ｐｌ）を
オンさせた場合の出力電圧：ＶｏｃＴは次式で与えられ
る。
Ｐ、）に置き換わっているので（Ｎｉ）及び（Ｐｌ）を
オンさせた場合の出力電圧：ＶｏｃＴは次式で与えられ
る。
・・・・・・（式２）
〔発明が解決しようとする課題〕
この従来の分圧回路で構成されたＤ／Ａ変換では、高い
不純物濃度を有するＰウェル内に形成された拡散層領域
より成る抵抗素子を用いている為、抵抗素子と半導体基
板間に大きな接合容量が存在し、高速動作が困難である
という問題点があった。
不純物濃度を有するＰウェル内に形成された拡散層領域
より成る抵抗素子を用いている為、抵抗素子と半導体基
板間に大きな接合容量が存在し、高速動作が困難である
という問題点があった。
又、半導体基板はＧＮＤ＝Ｃ１ｍＶ］に接続されている
ので、 ＶＲＥＦが接続された抵抗素子（ＲＮＯ）には
ＶＢ＝−（ＶＲＥＦ）のバイアスが印加され、−力士ｖ
ＲＥＦが接続された抵抗素子（ＲＮ、）にはＶＢ＝
（＋ＶＲＥＦ）のバイアスが印加されている。
ので、 ＶＲＥＦが接続された抵抗素子（ＲＮＯ）には
ＶＢ＝−（ＶＲＥＦ）のバイアスが印加され、−力士ｖ
ＲＥＦが接続された抵抗素子（ＲＮ、）にはＶＢ＝
（＋ＶＲＥＦ）のバイアスが印加されている。
このように抵抗素子には異なる値のバイアスが印加され
ているが、抵抗値が抵抗素子に印加されているバイアス
に大きく依存する為、高精度のＤ／Ａ変換器が構成でき
ないという欠点もあった。
ているが、抵抗値が抵抗素子に印加されているバイアス
に大きく依存する為、高精度のＤ／Ａ変換器が構成でき
ないという欠点もあった。
本発明の分圧回路は、一導電型の半導体基板と、半導体
基板表面に形成され半導体基板よりも高い不純物濃度を
有する半導体基板と同一導電型の半導体ウェル領域と、
半導体基板表面に形成され半導体基板と逆導電型の拡散
層領域より成る抵抗素子とを有し、抵抗素子を第１及び
第２の基準電圧端子間に複数個直列接続すると共に、抵
抗素子の接続点からスイッチ素子を介して出力が取り出
され、抵抗素子が形成されている領域若しくは抵抗素子
が形成されている領域及びその近傍における半導体基板
と同一導電型の半導体ウェル領域を削除して構成されて
いる。
基板表面に形成され半導体基板よりも高い不純物濃度を
有する半導体基板と同一導電型の半導体ウェル領域と、
半導体基板表面に形成され半導体基板と逆導電型の拡散
層領域より成る抵抗素子とを有し、抵抗素子を第１及び
第２の基準電圧端子間に複数個直列接続すると共に、抵
抗素子の接続点からスイッチ素子を介して出力が取り出
され、抵抗素子が形成されている領域若しくは抵抗素子
が形成されている領域及びその近傍における半導体基板
と同一導電型の半導体ウェル領域を削除して構成されて
いる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す図であり、（ａ）
は平面パターンを、又（ｂ）はＡ−Ａ’ における断面
を示している。第１図において、不純物濃度：Ｎｓ ｕ
ｂ＝１．ＯＸ １０１５［ｃｍ−’］を有するＰ型半
導体基板（１）と、半導体基板（１）表面に形成され半
導体基板（１）よりも高い不純物濃度：Ｎ ｐＷ＊ｌ
＝１、０ Ｘ １０１６［ｃｍ−３］を有するＰウェル
（２）と、Ｎ＋拡散層領域より成る抵抗素子（ＲＮＯ−
ＲＮ、）とを有し、抵抗素子（ＲＮｏ−ＲＮｏ）を基準
電圧端子（＋ Ｖ ＲＥＦ及び−ｖＲお）間に直列接続
すると共に、抵抗素子（ＲＮ、−ＲＮ、）の接続点（Ｃ
，〜Ｃ，）からスイッチ素子として動作するＮチャネル
型ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、、）及びＰチャネル型
ＭＯ８−ＦＥＴ （Ｐ、 〜Ｐ、）を介して圧力（ＶＯ
ＵＴ）が取り出される構成となっている。
は平面パターンを、又（ｂ）はＡ−Ａ’ における断面
を示している。第１図において、不純物濃度：Ｎｓ ｕ
ｂ＝１．ＯＸ １０１５［ｃｍ−’］を有するＰ型半
導体基板（１）と、半導体基板（１）表面に形成され半
導体基板（１）よりも高い不純物濃度：Ｎ ｐＷ＊ｌ
＝１、０ Ｘ １０１６［ｃｍ−３］を有するＰウェル
（２）と、Ｎ＋拡散層領域より成る抵抗素子（ＲＮＯ−
ＲＮ、）とを有し、抵抗素子（ＲＮｏ−ＲＮｏ）を基準
電圧端子（＋ Ｖ ＲＥＦ及び−ｖＲお）間に直列接続
すると共に、抵抗素子（ＲＮ、−ＲＮ、）の接続点（Ｃ
，〜Ｃ，）からスイッチ素子として動作するＮチャネル
型ＭＯ８−ＦＥＴ （Ｎ、〜Ｎ、、）及びＰチャネル型
ＭＯ８−ＦＥＴ （Ｐ、 〜Ｐ、）を介して圧力（ＶＯ
ＵＴ）が取り出される構成となっている。
第１図において、Ｎチャネル型ＭＯ８−ＦＥＴ（Ｎ、〜
Ｎ、）の短チヤネル化を実現する為にＮチャネル型ＭＯ
８−ＦＥＴ （Ｎ、〜Ｎゎ）は半導体基板（１）よりも
高い不純物濃度を有するＰウェル内に形成されているが
、Ｎチャネル型ＭＯ３−ＦＥＴ（Ｎｌ〜Ｎ、）のＮ＋ソ
ース拡散層（ＳＮ）及びＮ＋ドレイン拡散層（ＤＮ）と
同一のＮ＋拡散層領域より成る抵抗素子（ＲＮ ｏ ＝
ＲＮ ｎ ）が形成されている領域及びその近傍に（
−点鎖線内）のＰウェルは削除して構成されている。又
、半導体基板（１）及びＰウェル（２）はＧＮＤに接続
されており、Ｐチャネル型ＭＯ８−ＦＥＴ （Ｐ、〜Ｐ
、）はＮウェル（３）内に形成され、Ｎウェル（３）は
電源端子（Ｖｃｃ）に接続されている。
Ｎ、）の短チヤネル化を実現する為にＮチャネル型ＭＯ
８−ＦＥＴ （Ｎ、〜Ｎゎ）は半導体基板（１）よりも
高い不純物濃度を有するＰウェル内に形成されているが
、Ｎチャネル型ＭＯ３−ＦＥＴ（Ｎｌ〜Ｎ、）のＮ＋ソ
ース拡散層（ＳＮ）及びＮ＋ドレイン拡散層（ＤＮ）と
同一のＮ＋拡散層領域より成る抵抗素子（ＲＮ ｏ ＝
ＲＮ ｎ ）が形成されている領域及びその近傍に（
−点鎖線内）のＰウェルは削除して構成されている。又
、半導体基板（１）及びＰウェル（２）はＧＮＤに接続
されており、Ｐチャネル型ＭＯ８−ＦＥＴ （Ｐ、〜Ｐ
、）はＮウェル（３）内に形成され、Ｎウェル（３）は
電源端子（Ｖｃｃ）に接続されている。
次に第１図に示さｈた分圧回路の動作を説明しておく。
１番目のＮチャネル型ＭＯ８−ＦＥＴ（Ｎｉ）のゲート
電極（ＧＮ）にハイレベル（Ｖ ＣＣ）を、ｉ番目のＰ
チャネル型ＭＯ８−ＰＥＴ （Ｐ ｉ）のケー）１１１
ＣＧＰ）にロウレベル（ＧＮＤ） を印加して（Ｎｉ
）及び（Ｐｉ）をオンさせることにより、抵抗素子の接
続点（Ｃｉ）の電位を圧力し、この場合の出力電圧：ｖ
ｏ、：Ｔは前述した（式ｌ）で与えられる。
電極（ＧＮ）にハイレベル（Ｖ ＣＣ）を、ｉ番目のＰ
チャネル型ＭＯ８−ＰＥＴ （Ｐ ｉ）のケー）１１１
ＣＧＰ）にロウレベル（ＧＮＤ） を印加して（Ｎｉ
）及び（Ｐｉ）をオンさせることにより、抵抗素子の接
続点（Ｃｉ）の電位を圧力し、この場合の出力電圧：ｖ
ｏ、：Ｔは前述した（式ｌ）で与えられる。
前述したように、ディジタル入力に対応したＮチャネル
型ＭＯ８−ＦＥＴ （Ｎｉ）及びＰチャ】ル型ＭＯＳ−
ＦＥＴ （Ｐｉ）をオンさせることン。
型ＭＯ８−ＦＥＴ （Ｎｉ）及びＰチャ】ル型ＭＯＳ−
ＦＥＴ （Ｐｉ）をオンさせることン。
より所望のアナログ出カニＶＯＵＴが得られ、従−てこ
の分圧回路でＤ／Ａ変換器を構成することｉできる。
の分圧回路でＤ／Ａ変換器を構成することｉできる。
第１図に示した分圧回路で構成されたＤ／ｉ換器では、
Ｎ＋拡散層領域より成る抵抗素ｊ（ＲＮ Ｏ〜ＲＮ、）
が形成されている領域及びそｑ近傍（−点鎖線内）のＰ
ウェル（２）が削除されてしる為、抵抗素子（ｎＮ’、
、−ｎＮ、）と半導体基板（１間の接合容量が小さくな
ると共に抵抗値のバイアス依存性も小さくなり、高速化
と高精度化が同一に実現できる。
Ｎ＋拡散層領域より成る抵抗素ｊ（ＲＮ Ｏ〜ＲＮ、）
が形成されている領域及びそｑ近傍（−点鎖線内）のＰ
ウェル（２）が削除されてしる為、抵抗素子（ｎＮ’、
、−ｎＮ、）と半導体基板（１間の接合容量が小さくな
ると共に抵抗値のバイアス依存性も小さくなり、高速化
と高精度化が同一に実現できる。
ここで、比較の為にＮ＋拡散層領域がＰ型半導体基板（
Ｎｓｕｂ＝ １． ＯＸ １０１５［ｃｍ ”］内に形
成された場合つまりＰウェルを削除した場合と、Ｐウェ
ル（Ｎｐｗ−、ｎ ＝ １． ＯＸ １０ ” ［ｃｍ
−３コ）内に形成された場合の接合容量：ＣＪＮ及び抵
抗値：Ｒ５、のバイアス依存性を見積ってみる。
Ｎｓｕｂ＝ １． ＯＸ １０１５［ｃｍ ”］内に形
成された場合つまりＰウェルを削除した場合と、Ｐウェ
ル（Ｎｐｗ−、ｎ ＝ １． ＯＸ １０ ” ［ｃｍ
−３コ）内に形成された場合の接合容量：ＣＪＮ及び抵
抗値：Ｒ５、のバイアス依存性を見積ってみる。
接合容量：ＣＪＮ及びＮ＋拡散層内での空乏層幅：ＸＮ
は次式で与えられ、 （３式） （４式） ・・・・・・（５式） ％式％［ ： ： Ｎ＋拡散層の深さをＸＪＮとすると、Ｎ＋拡散層の実効
的な深さは（ＸＪＮ ＸＮ）で与えられるので、Ｎ＋
拡散層の抵抗値：ＲＪＮは１／ （ＸＪＮ ＸＮ）に
比例し、ここでは比例定数をＲＮとしてＲＪＮ ＝ Ｒ
Ｎ／（Ｘ ＪＮ −Ｘ Ｎ）とする。
は次式で与えられ、 （３式） （４式） ・・・・・・（５式） ％式％［ ： ： Ｎ＋拡散層の深さをＸＪＮとすると、Ｎ＋拡散層の実効
的な深さは（ＸＪＮ ＸＮ）で与えられるので、Ｎ＋
拡散層の抵抗値：ＲＪＮは１／ （ＸＪＮ ＸＮ）に
比例し、ここでは比例定数をＲＮとしてＲＪＮ ＝ Ｒ
Ｎ／（Ｘ ＪＮ −Ｘ Ｎ）とする。
ここで、（２式）、（３式）及び（４式）よりＮ“拡散
層の不純物濃度：ＮＤ：１．ＯＸ Ｉ Ｏ１２［ｃｍ
’コ、 ＸＪＮ＝（１２［μｍコ、 Ｖｉｔｙ＝
０ ［Ｖコ、 ＋ＶＲＥＰ＝ ５ ［Ｖ］ と
しＮ Ａ ＝ Ｎ ｓ ｕ ｂ若しくはＮＡ＝Ｎｐｗ＊
ａａとした場合のＣ５、。
層の不純物濃度：ＮＤ：１．ＯＸ Ｉ Ｏ１２［ｃｍ
’コ、 ＸＪＮ＝（１２［μｍコ、 Ｖｉｔｙ＝
０ ［Ｖコ、 ＋ＶＲＥＰ＝ ５ ［Ｖ］ と
しＮ Ａ ＝ Ｎ ｓ ｕ ｂ若しくはＮＡ＝Ｎｐｗ＊
ａａとした場合のＣ５、。
ＶＲＥＦに接続されたＮ＋拡散層領域より成る抵抗素子
の抵抗値： ＲＪＮ （ＶＲＥＦ）及び＋Ｖ Ｒ，、に
接続されたＮ＋拡散層領域より成る抵抗素子の抵抗値：
ＲＪＮ （＋ Ｖ ＲＩＪ）を求め結果を（表１）に
示す。 ＶＲｖｐ＝Ｏ［Ｖ］、＋Ｖ＊ｚｖ＝５０Ｖ］で
あるので、ＲＪＮ （−Ｖｌｌｌ！Ｆ）を算出する場合
はＶＢ＝Ｏ［Ｖコ、ＲＪＮ （＋ Ｖ ＲＩＥＦ）を算
出する場合はＶＢ＝５ ［Ｖ口とし、Ｃ１Ｎを算出する
場合はＶＢ＝。
の抵抗値： ＲＪＮ （ＶＲＥＦ）及び＋Ｖ Ｒ，、に
接続されたＮ＋拡散層領域より成る抵抗素子の抵抗値：
ＲＪＮ （＋ Ｖ ＲＩＪ）を求め結果を（表１）に
示す。 ＶＲｖｐ＝Ｏ［Ｖ］、＋Ｖ＊ｚｖ＝５０Ｖ］で
あるので、ＲＪＮ （−Ｖｌｌｌ！Ｆ）を算出する場合
はＶＢ＝Ｏ［Ｖコ、ＲＪＮ （＋ Ｖ ＲＩＥＦ）を算
出する場合はＶＢ＝５ ［Ｖ口とし、Ｃ１Ｎを算出する
場合はＶＢ＝。
［Ｖ］とした。
又、ＲＪＮ （−Ｖ Ｒｚｙ ）とＲＪＮ （＋ Ｖ
ｎｗｖ ）の誤差二Ｅ ＩＬＪＮを次式で定義し、Ｅ
ＲＡＮも（表１）に示しておく。
ｎｗｖ ）の誤差二Ｅ ＩＬＪＮを次式で定義し、Ｅ
ＲＡＮも（表１）に示しておく。
・・・・・・（６式）
（表１）より、Ｎ＋拡散層領域より成る抵抗素子が形成
されている領域及びその近傍のＰウェルを削除すること
により接合容量：Ｃ１、が約１／３に、又抵抗値の誤差
：ＥＲＪＮが１ ／ ３．５になることがわかる。
されている領域及びその近傍のＰウェルを削除すること
により接合容量：Ｃ１、が約１／３に、又抵抗値の誤差
：ＥＲＪＮが１ ／ ３．５になることがわかる。
従って、第１図に示した本発明による分圧回路で構成さ
れたＤ／Ａ変換器では第６図に示した従来の分圧回路で
構成されたＤ／Ａ変換器と比較すると、約３倍の高速化
と３５倍の高精度化が同時に実現できる。
れたＤ／Ａ変換器では第６図に示した従来の分圧回路で
構成されたＤ／Ａ変換器と比較すると、約３倍の高速化
と３５倍の高精度化が同時に実現できる。
第２図は本発明の第２の実施例を示す図であり、（ａ）
は平面パターンを、又（ｂ）ばＢ−Ｂ′における断面を
示している。第２図において、Ｎ＋拡散層領域より成る
抵抗素子（ＲＮ、−ＲＮ、）がＰウェル（２）内に形成
され、半導体基板（１）及びＰウェル（２）に基板バイ
アス（−ＶＢＩ）が印加されている。
は平面パターンを、又（ｂ）ばＢ−Ｂ′における断面を
示している。第２図において、Ｎ＋拡散層領域より成る
抵抗素子（ＲＮ、−ＲＮ、）がＰウェル（２）内に形成
され、半導体基板（１）及びＰウェル（２）に基板バイ
アス（−ＶＢＩ）が印加されている。
他の部分においては第１図で示した本発明の第１の実施
例と同様であるので、第２図においても第１図と同一符
号を付してここでの構成及び動作の説明は省略する。
例と同様であるので、第２図においても第１図と同一符
号を付してここでの構成及び動作の説明は省略する。
第２図に示した分圧回路で構成されたＤ／Ａ変換器では
、半導体基板（１）及びＰウェル（２）に基板バイアス
（−ＶＢＩ）が印加されているので、抵抗素子（ＲＮｏ
−ＲＮ、）と半導体基板（１）間の接合容量が小さくな
ると共に、基準電圧範囲内（Ｖｙ、ｖ〜＋’ Ｖ ＲＥ
Ｆ ）における抵抗値のバイアス依存性も小さくなり、
高速化及び高精度化が同時に実現できる。ここでも（３
式）、（４式）、（５式）及び（６式）を用いて半導体
基板（１）及びＰウェル（２）に基板バイアス（ＶＢＩ
）を印加した場合の接合容ｆ二ＣＪＮと、抵抗値：ＲＩ
Ｎのバイアス依存性及びその誤差：ＥＲＪＮを見積もり
、結果を（表２）に示す。
、半導体基板（１）及びＰウェル（２）に基板バイアス
（−ＶＢＩ）が印加されているので、抵抗素子（ＲＮｏ
−ＲＮ、）と半導体基板（１）間の接合容量が小さくな
ると共に、基準電圧範囲内（Ｖｙ、ｖ〜＋’ Ｖ ＲＥ
Ｆ ）における抵抗値のバイアス依存性も小さくなり、
高速化及び高精度化が同時に実現できる。ここでも（３
式）、（４式）、（５式）及び（６式）を用いて半導体
基板（１）及びＰウェル（２）に基板バイアス（ＶＢＩ
）を印加した場合の接合容ｆ二ＣＪＮと、抵抗値：ＲＩ
Ｎのバイアス依存性及びその誤差：ＥＲＪＮを見積もり
、結果を（表２）に示す。
−Ｖ、、＝−５［Ｖ］の基板バイアスを半導体基板（１
）及びＰウェル（２）に印加した場合、前回同様−ＶＲ
ＥＦ＝ Ｏ［Ｖ］、 −１−■、、、＝ ｓ ［ｖ］と
すると、ＶＢ−５ＣＶコとしテＲＪＮ （Ｖ ＲＥＦ
）を、ＶＢ＝−１０［Ｖ］としテＲＪＮ （＋ Ｖ Ｒ
ＥＦ ）を算出すればヨイ。
）及びＰウェル（２）に印加した場合、前回同様−ＶＲ
ＥＦ＝ Ｏ［Ｖ］、 −１−■、、、＝ ｓ ［ｖ］と
すると、ＶＢ−５ＣＶコとしテＲＪＮ （Ｖ ＲＥＦ
）を、ＶＢ＝−１０［Ｖ］としテＲＪＮ （＋ Ｖ Ｒ
ＥＦ ）を算出すればヨイ。
ＣＪＮもＶ、＝−５（：ｖｉとシテ算出シタ。
ここでもＮ＋拡散層の不純物濃度：ＮＤ＝１．ＯＸ １
０” ［ｃｍ ”］、 ＸＪＮ＝０．２ ［μｍコとし
、ＮＡ＝Ｎｐｗ、ｉ＊ （１，ＯＸ １０ ” ［σ−
３］）とした。
０” ［ｃｍ ”］、 ＸＪＮ＝０．２ ［μｍコとし
、ＮＡ＝Ｎｐｗ、ｉ＊ （１，ＯＸ １０ ” ［σ−
３］）とした。
又、比較の為に第６図で示した従来の分圧回路（基板バ
イアスの印加無し）における接合容量：Ｃ（Ｎと、抵抗
値：ＲＪＨのバイアス依存性及びその誤差：Ｅ、、Ｎも
（表２）に示しておく。
イアスの印加無し）における接合容量：Ｃ（Ｎと、抵抗
値：ＲＪＨのバイアス依存性及びその誤差：Ｅ、、Ｎも
（表２）に示しておく。
（表 ２）
（表２）より、半導体基板に基板バイアスを印加するこ
とにより、接合容量：ＣＪＮが約１ ／ ２．６に、又
抵抗値の誤差：ＥｎｓＮが約１ ／ １．８になってい
ることがわかる。
とにより、接合容量：ＣＪＮが約１ ／ ２．６に、又
抵抗値の誤差：ＥｎｓＮが約１ ／ １．８になってい
ることがわかる。
従って、第２図に示した本発明による分圧回路で構成さ
れたＤ／Ａ変換器では、第６図に示した従来の分圧回路
で構成されたＤ／Ａ変換器と比較すると、約２．６倍の
高速化と約１８倍の高精度化が同時に実現できる。
れたＤ／Ａ変換器では、第６図に示した従来の分圧回路
で構成されたＤ／Ａ変換器と比較すると、約２．６倍の
高速化と約１８倍の高精度化が同時に実現できる。
第３図は本発明の第３の実施例を示す図であり、（ａ）
は平面パターンを、又（ｂ）はＡ−Ａ’ における断面
を示している。第３図において、半導体基板（１）及び
Ｐウェル（２）に基板バイアス（−ＶＢＩ）が印加され
ており、他の部分においては第１図で示した本発明の第
１の実施例と同様であるので、第３図においても第１図
と同一符号を付して、ここでの構成及び動作の説明は省
略する。
は平面パターンを、又（ｂ）はＡ−Ａ’ における断面
を示している。第３図において、半導体基板（１）及び
Ｐウェル（２）に基板バイアス（−ＶＢＩ）が印加され
ており、他の部分においては第１図で示した本発明の第
１の実施例と同様であるので、第３図においても第１図
と同一符号を付して、ここでの構成及び動作の説明は省
略する。
第３図に示した分圧回路で構成されたＤ／Ａ変換器では
、Ｎ＋拡散層領域より成る抵抗素子（ＲＮ０〜ＲＮ、）
が形成されている領域及びその近傍（−点鎖線内）のＰ
ウェル（２）が削除され、さらに半導体基板（１）に基
板バイアス（ＶＢＩ）が印加されているので、抵抗素子
（ＲＮ Ｏ〜ＲＮ、）と半導体基板（１）間の接合容量
が小さくなると共に、基準電圧範囲内に（−Ｖゆ、〜＋
ＶＲＥＦ）における抵抗値のバイアス依存性も小さくな
り、高速化及び高精度化が同時に実現できる。
、Ｎ＋拡散層領域より成る抵抗素子（ＲＮ０〜ＲＮ、）
が形成されている領域及びその近傍（−点鎖線内）のＰ
ウェル（２）が削除され、さらに半導体基板（１）に基
板バイアス（ＶＢＩ）が印加されているので、抵抗素子
（ＲＮ Ｏ〜ＲＮ、）と半導体基板（１）間の接合容量
が小さくなると共に、基準電圧範囲内に（−Ｖゆ、〜＋
ＶＲＥＦ）における抵抗値のバイアス依存性も小さくな
り、高速化及び高精度化が同時に実現できる。
ここでも、本発明の第２の実施例を説明した場合と同様
、−ＶＢ’ｌ ＝＝ ５［■］ 、 −ＶＲＩ：Ｆ ＝
０［ｖ］、 ＋ＶＲＥ＋−’＝５ ［ｖコ、
ＮＤ＝ １．Ｃ１ｘ １ ０”［ｃａｒ＝３］、 Ｘ
ｚＮ＝＝ｏ、２ ［μｍコとし、ＮＡ＝Ｎｓｕｂ（１
，ＯＸ １０１５［ｃｍ−’］として、接合容量：Ｃ１
，。
、−ＶＢ’ｌ ＝＝ ５［■］ 、 −ＶＲＩ：Ｆ ＝
０［ｖ］、 ＋ＶＲＥ＋−’＝５ ［ｖコ、
ＮＤ＝ １．Ｃ１ｘ １ ０”［ｃａｒ＝３］、 Ｘ
ｚＮ＝＝ｏ、２ ［μｍコとし、ＮＡ＝Ｎｓｕｂ（１
，ＯＸ １０１５［ｃｍ−’］として、接合容量：Ｃ１
，。
と、抵抗値：ＲＪＮのバイアス依存性及びその誤差：Ｅ
ＲＪＮを見積り、その結果を（表３）に示す。
ＲＪＮを見積り、その結果を（表３）に示す。
又、比較の為に第６図で示した従来の分圧回路（ＮＡ＝
Ｎｐｗ＊、ｚ＋基板バイアスの印加無し）における接合
容量：ＣＪＮと、抵抗値：ＲｊＮのバイアス依存性及び
その誤差：ＥＩＩＮも（表３）に示しておく。
Ｎｐｗ＊、ｚ＋基板バイアスの印加無し）における接合
容量：ＣＪＮと、抵抗値：ＲｊＮのバイアス依存性及び
その誤差：ＥＩＩＮも（表３）に示しておく。
（表 ３）
（表３）より、Ｎ＋拡散層領域より成る抵抗素子が形成
されている領域及びその近傍のＰウェルを削除し、さら
に半導体基板に基板バイアスを印加することにより、接
合容量：ＣＪＮが約１／８．１に、又抵抗値の誤差：Ｅ
ＲＪＮが１／７になることがわかる。
されている領域及びその近傍のＰウェルを削除し、さら
に半導体基板に基板バイアスを印加することにより、接
合容量：ＣＪＮが約１／８．１に、又抵抗値の誤差：Ｅ
ＲＪＮが１／７になることがわかる。
従って、第３図に示した本発明による分圧回路で構成さ
れたＤ／Ａ変換器では、第６図に示した従来の分圧回路
と比較すると、約８．１倍の高速化と７倍の高精度化が
同時に実現できる。
れたＤ／Ａ変換器では、第６図に示した従来の分圧回路
と比較すると、約８．１倍の高速化と７倍の高精度化が
同時に実現できる。
第４図は本発明の第４の実旅例を示す図であり、（ａ）
は平面パターンを、又（ｂ）はｃ−ｃ’における断面を
示している。第４図において、Ｐ型半導体基板（１）と
、半導体基板（１）表面に形成されたＮウェル（４）と
、Ｎウェル（４）内に形成されたＰ＋拡散層領域より成
る抵抗素子（Ｒ’ＰＯ−ＲＰ、）とを有し、抵抗素子（
ＲＰ、−ＲＰ、）を基準電圧端子（十Ｖ Ｒ１！Ｆ及び
−■８゜Ｆ）間に直列接続すると共に、抵抗素子（ＲＰ
Ｏ〜ＲＰ、）の接続点（Ｃ，〜Ｃゎ）からスイッチ素
子として動作するＮチャネル型ＭＯ８−ＦＥＴ （Ｎｌ
〜Ｎ、）及びＰチャネル型ＭＯ８−ＦＥＴ（Ｐ＋〜Ｐ、
）を介して出力（Ｖｏｔｅｒ）が取り出される構成とな
っている。
は平面パターンを、又（ｂ）はｃ−ｃ’における断面を
示している。第４図において、Ｐ型半導体基板（１）と
、半導体基板（１）表面に形成されたＮウェル（４）と
、Ｎウェル（４）内に形成されたＰ＋拡散層領域より成
る抵抗素子（Ｒ’ＰＯ−ＲＰ、）とを有し、抵抗素子（
ＲＰ、−ＲＰ、）を基準電圧端子（十Ｖ Ｒ１！Ｆ及び
−■８゜Ｆ）間に直列接続すると共に、抵抗素子（ＲＰ
Ｏ〜ＲＰ、）の接続点（Ｃ，〜Ｃゎ）からスイッチ素
子として動作するＮチャネル型ＭＯ８−ＦＥＴ （Ｎｌ
〜Ｎ、）及びＰチャネル型ＭＯ８−ＦＥＴ（Ｐ＋〜Ｐ、
）を介して出力（Ｖｏｔｅｒ）が取り出される構成とな
っている。
第４図では半導体基板（１）及びＰウェル（２）はＧＮ
Ｄに接続されており、Ｐチャネル型ＭＯ３−ＦＥＴ（Ｐ
ｉ〜Ｐ、）が形成されているＮウェル（３）及び抵抗素
子（ＲＰ、−ＲＰ、）が形成されているＮウェル（４）
には基板バイアス（十Ｖ Ｒ２）が印加されている。
Ｄに接続されており、Ｐチャネル型ＭＯ３−ＦＥＴ（Ｐ
ｉ〜Ｐ、）が形成されているＮウェル（３）及び抵抗素
子（ＲＰ、−ＲＰ、）が形成されているＮウェル（４）
には基板バイアス（十Ｖ Ｒ２）が印加されている。
第４図に示された分圧回路の動作は、第７図に示した分
圧回路の動作と同様であり、ここでの動作説明は省略す
る。
圧回路の動作と同様であり、ここでの動作説明は省略す
る。
第４図に示した分圧回路で構成されたＤ／Ａ変換器では
、Ｎウェル（３及び４）に基板バイアス（十■８□）が
印加されているので、抵抗素子（ＲＰｏ〜ＲＰ、、）と
Ｎウェル（４）間の接合容量が小さくなると共に、基準
電圧範囲内（−■８０〜＋ＶＲＥア）における抵抗値の
バイアス依存性も小さくなり、高速化と高精度化が同時
に実現できる。
、Ｎウェル（３及び４）に基板バイアス（十■８□）が
印加されているので、抵抗素子（ＲＰｏ〜ＲＰ、、）と
Ｎウェル（４）間の接合容量が小さくなると共に、基準
電圧範囲内（−■８０〜＋ＶＲＥア）における抵抗値の
バイアス依存性も小さくなり、高速化と高精度化が同時
に実現できる。
ここで比較の為に、不純物濃度：Ｎ ％ＷｓｊＮ ＝１
、ＯＸ １０ ” ［ｃｍ−’コを有するＮウェル（４
）に＋ＶＢ２＝１０［Ｖ］の基板バイアスを印加した場
合と、Ｖｃｃ＝５ ［Ｖ］の電源端子に接続した場合の
Ｐ＋拡散層領域における接合容量：ＣｊＰ及び抵抗値：
Ｒ７Ｐのバイアス依存性を見積ってみる。
、ＯＸ １０ ” ［ｃｍ−’コを有するＮウェル（４
）に＋ＶＢ２＝１０［Ｖ］の基板バイアスを印加した場
合と、Ｖｃｃ＝５ ［Ｖ］の電源端子に接続した場合の
Ｐ＋拡散層領域における接合容量：ＣｊＰ及び抵抗値：
Ｒ７Ｐのバイアス依存性を見積ってみる。
接合容量：４．及びＰ＋拡散層内での空乏層幅：Ｘ、は
次式で与えられ、 ・・・・・・（７式） ・・・・・・（８式） Ｐ＋拡散層の深さをＸｙｐとすると、Ｐ１拡散層の実効
的な深さは（Ｘｙｐ Ｘｐ）で与えられるので、Ｐ１
拡散層の抵抗値：ＲＪＰは１ ／ （Ｘ ＪＰ Ｘ
Ｐ）に比例し、ここでは比例定数をｋｐとしてＲ，Ｐ＝
に、／Ｘｙｐ Ｘｐ）とする。
次式で与えられ、 ・・・・・・（７式） ・・・・・・（８式） Ｐ＋拡散層の深さをＸｙｐとすると、Ｐ１拡散層の実効
的な深さは（Ｘｙｐ Ｘｐ）で与えられるので、Ｐ１
拡散層の抵抗値：ＲＪＰは１ ／ （Ｘ ＪＰ Ｘ
Ｐ）に比例し、ここでは比例定数をｋｐとしてＲ，Ｐ＝
に、／Ｘｙｐ Ｘｐ）とする。
ここで、（７式）、（８式）及び（５式）よりＰ＋拡散
層の不純物濃度： ＮＡ＝ ５． ＯＸ １０ ” ［
ｃｍ−３］ 。
層の不純物濃度： ＮＡ＝ ５． ＯＸ １０ ” ［
ｃｍ−３］ 。
ＸＪＰ＝ ０．２５ ［μｍ］、 −Ｖ、、、＝ Ｏ［
Ｖ］ ＝十ＶＲ，，＝ ５［Ｖ］とし、ＮＤ＝Ｎい２．
、、とした場合のＣＪＰ、ＶＲＥＦに接続されたＰ＋拡
散層領域より成る抵抗素子の抵抗値：ＲＪ、（−ｖ、ｌ
ヤ）及び＋ＶＲＥＦに接続されたＰ＋拡散層領域より成
る抵抗素子の抵抗値： ＲＪＰ （＋ Ｖ ＊ＥＦ ）
を求め、結果を（表４）にテす。 Ｖｙｖｙ＝Ｏ［ｖｉ
、 ＋ ＶＲＥＦ＝ ５ Ｅｖコテアルので、Ｎウェル
（４）に基板バイアス（＋Ｖａ＋＝ １０［Ｖ］）が印
加されている場合、ＲＪＰ （ＶＲＥＦ）はＶＢ＝ １
０ ［Ｖ］、 ＲＪＰ （十ＶＲＥＦ）及びＣｙ ｐ
ハＶ Ｂ５［ｖ］として算出し、−万Ｎウェル（４）に
電源電圧（ＶＣＣ＝５ ［、Ｖ］）が印加されている場
合はＲＪＰ（ＶＲＥＦ）はＶＢ＝、５ ［Ｖ］、 ＲＪ
Ｐ （十ＶＲＥＦ）及びＣＪＰはＶＢ＝０ ［Ｖ］とし
て算出した。
Ｖ］ ＝十ＶＲ，，＝ ５［Ｖ］とし、ＮＤ＝Ｎい２．
、、とした場合のＣＪＰ、ＶＲＥＦに接続されたＰ＋拡
散層領域より成る抵抗素子の抵抗値：ＲＪ、（−ｖ、ｌ
ヤ）及び＋ＶＲＥＦに接続されたＰ＋拡散層領域より成
る抵抗素子の抵抗値： ＲＪＰ （＋ Ｖ ＊ＥＦ ）
を求め、結果を（表４）にテす。 Ｖｙｖｙ＝Ｏ［ｖｉ
、 ＋ ＶＲＥＦ＝ ５ Ｅｖコテアルので、Ｎウェル
（４）に基板バイアス（＋Ｖａ＋＝ １０［Ｖ］）が印
加されている場合、ＲＪＰ （ＶＲＥＦ）はＶＢ＝ １
０ ［Ｖ］、 ＲＪＰ （十ＶＲＥＦ）及びＣｙ ｐ
ハＶ Ｂ５［ｖ］として算出し、−万Ｎウェル（４）に
電源電圧（ＶＣＣ＝５ ［、Ｖ］）が印加されている場
合はＲＪＰ（ＶＲＥＦ）はＶＢ＝、５ ［Ｖ］、 ＲＪ
Ｐ （十ＶＲＥＦ）及びＣＪＰはＶＢ＝０ ［Ｖ］とし
て算出した。
又、ＲＪＰ （ＶＲＥＦ） トＲｘｐ （＋ＶＲＥＦ）
の誤差：Ｅ ＲＪＰを次式で定義し、Ｅ ＲＪＰも（表
４）に示しておく。
の誤差：Ｅ ＲＪＰを次式で定義し、Ｅ ＲＪＰも（表
４）に示しておく。
・・・・・・（９式）
（表
（表４）より、抵抗素子が形成されているＮウェルに基
板バイアスを印加することにより、接合容量：Ｃ０，が
約１ ／ ２．６に、又抵抗値の誤差：Ｅ ＲＪＰ ７
５’ １ ／ ２になることがわかる。
板バイアスを印加することにより、接合容量：Ｃ０，が
約１ ／ ２．６に、又抵抗値の誤差：Ｅ ＲＪＰ ７
５’ １ ／ ２になることがわかる。
従って第４図に示した本発明による分圧回路で構成され
たＤ／Ａ変換器では第７図に示した従来の分圧回路で構
成されたＤ／Ａ変換器と比較すると、約２．６倍の高速
化と２倍の高精度化が同時に実現できる。
たＤ／Ａ変換器では第７図に示した従来の分圧回路で構
成されたＤ／Ａ変換器と比較すると、約２．６倍の高速
化と２倍の高精度化が同時に実現できる。
第５図は本発明の第５の実施例を示す図であり、（ａ）
は平面パターンを、又（ｂ）はｃ−ｃ′における断面を
示している。第５図において、抵抗素子（ＲＰ ｏ＝Ｒ
Ｐ 、）が形成されているＮウェル（４）だけに基板バ
イアス（＋ＶＢ□）が印加され、他のＰチャネル型ＭＯ
３ＦＥＴ （Ｐ＋〜Ｐ、）が形成されているＮウェル（
３）は電源端子（ＶＣＣ）に接続されている。
は平面パターンを、又（ｂ）はｃ−ｃ′における断面を
示している。第５図において、抵抗素子（ＲＰ ｏ＝Ｒ
Ｐ 、）が形成されているＮウェル（４）だけに基板バ
イアス（＋ＶＢ□）が印加され、他のＰチャネル型ＭＯ
３ＦＥＴ （Ｐ＋〜Ｐ、）が形成されているＮウェル（
３）は電源端子（ＶＣＣ）に接続されている。
他の部分においては第４図で示した本発明の第４の実施
例と同様であるので、第５図においても第４図と同一符
号を付して、ここでの構成及び動作の説明は省略する。
例と同様であるので、第５図においても第４図と同一符
号を付して、ここでの構成及び動作の説明は省略する。
第５図に示した分圧回路では、抵抗素子（ＲＰ、〜ＲＰ
、）が形成されているＮウェル（４）に基板バイアス（
＋ＶＢ２）が印加されているので、（表４）で示された
効果と同様の効果を有し、さらに、Ｐチャネル型ＭＯ８
−ＦＥＴ （Ｐ、〜Ｐ、）が形成されているＮウェル（
３）は電源端子（ＶＣＣ）に接続されているため、基板
バイアス（十■８□）がＮウェル（３）に印加されてい
る場合と比べると、Ｐチャネル型ＭＯＳ Ｆ Ｅ Ｔ
（Ｐ ＋〜Ｐ、、）の基板バイアス効果によるしきい
値電圧の上昇が小さく、従ってＰチャネル型ＭＯ３−Ｆ
ＥＴ （Ｐ、 〜Ｐｎ）のオン抵抗がより小さくなり、
さらに高速化が可能となる。
、）が形成されているＮウェル（４）に基板バイアス（
＋ＶＢ２）が印加されているので、（表４）で示された
効果と同様の効果を有し、さらに、Ｐチャネル型ＭＯ８
−ＦＥＴ （Ｐ、〜Ｐ、）が形成されているＮウェル（
３）は電源端子（ＶＣＣ）に接続されているため、基板
バイアス（十■８□）がＮウェル（３）に印加されてい
る場合と比べると、Ｐチャネル型ＭＯＳ Ｆ Ｅ Ｔ
（Ｐ ＋〜Ｐ、、）の基板バイアス効果によるしきい
値電圧の上昇が小さく、従ってＰチャネル型ＭＯ３−Ｆ
ＥＴ （Ｐ、 〜Ｐｎ）のオン抵抗がより小さくなり、
さらに高速化が可能となる。
以上説明したように本発明は、抵抗素子が形成されてい
る領域若しくは抵抗素子が形成されている領域及びその
近傍における半導体基板と同一導電型の半導体ウェル領
域を削除したので、分圧回路で構成されたＤ／Ａ変換器
において３倍の高速化と３．５倍の高精度化が同時に実
現できるという効果を有する。
る領域若しくは抵抗素子が形成されている領域及びその
近傍における半導体基板と同一導電型の半導体ウェル領
域を削除したので、分圧回路で構成されたＤ／Ａ変換器
において３倍の高速化と３．５倍の高精度化が同時に実
現できるという効果を有する。
又、抵抗素子が形成されている半導体基板若しくは半導
体ウェル領域に基板バイアスを印加したので、分圧回路
で構成されたＤ／Ａ変換器において２６倍の高速化と１
．８〜２倍の高精度化が同時に実現できるという効果を
有する。さらに、抵抗素子が形成されている領域若しく
は抵抗素子が形成されている領域及びその近傍における
半導体基板と同一導電型の半導体ウェル領域を削除する
と共に、半導体基板に基板バイアスを印加したので、分
圧回路で構成されたＤ／Ａ変換器におし・て８．１倍の
高速化と７倍の高精度化が同時に実現できるという効果
も有する。
体ウェル領域に基板バイアスを印加したので、分圧回路
で構成されたＤ／Ａ変換器において２６倍の高速化と１
．８〜２倍の高精度化が同時に実現できるという効果を
有する。さらに、抵抗素子が形成されている領域若しく
は抵抗素子が形成されている領域及びその近傍における
半導体基板と同一導電型の半導体ウェル領域を削除する
と共に、半導体基板に基板バイアスを印加したので、分
圧回路で構成されたＤ／Ａ変換器におし・て８．１倍の
高速化と７倍の高精度化が同時に実現できるという効果
も有する。
以上、Ｄ／Ａ変換器における効果を説明してきたが、Ｄ
／Ａ変換器を含むＡ／Ｄ変換器においても同様の効果が
あることは明らかである。
／Ａ変換器を含むＡ／Ｄ変換器においても同様の効果が
あることは明らかである。
第１図、第２図、第３図、第４図及び第５図は本発明の
第１．第２．第３．第４及び第５の実施例を示す図であ
り、第６図及び第７図は従来の分圧回路の第１及び第２
の実施例を示す図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｐウェ
ル、３゜４ ・＝・Ｎウェル、ＲＮ、 〜ＰＮｎ、ＲＰ
０〜ＲＰｎ−＝抵抗素子、Ｃ１〜Ｃ０・・・・・・抵抗
素子の接続点、Ｎ〜Ｎ、、・・・・・・Ｎチャネル型Ｍ
Ｏ８−ＦＥＴ、ＰＩ〜Ｐ、、・・・Ｐチャネル型ＭＯＳ
−Ｆ Ｅ Ｔ、十ＶＲ，Ｆ、 −ＶＲＥ。 ・・基準電圧端子、Ｖｏｌｔア・・・・・・出力、■ｃ
ｏ・・団電源端子、 ＶＢＩ、 十ＶＥ２・・・・・・
基板バイアス、ＳＮ・・印・Ｎ”ソース拡散層、ＤＮ・
・・・・・Ｎ＋ドレイン拡散層、ｓＰ・・・・・Ｐ＋ソ
ース拡散層、Ｄ、・・・・・・Ｐ”Ｆレイン拡散層、Ｇ
Ｎ、 ＧＤ・・・・・・ゲート電極。 代理人 弁理士 内 原 晋
第１．第２．第３．第４及び第５の実施例を示す図であ
り、第６図及び第７図は従来の分圧回路の第１及び第２
の実施例を示す図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｐウェ
ル、３゜４ ・＝・Ｎウェル、ＲＮ、 〜ＰＮｎ、ＲＰ
０〜ＲＰｎ−＝抵抗素子、Ｃ１〜Ｃ０・・・・・・抵抗
素子の接続点、Ｎ〜Ｎ、、・・・・・・Ｎチャネル型Ｍ
Ｏ８−ＦＥＴ、ＰＩ〜Ｐ、、・・・Ｐチャネル型ＭＯＳ
−Ｆ Ｅ Ｔ、十ＶＲ，Ｆ、 −ＶＲＥ。 ・・基準電圧端子、Ｖｏｌｔア・・・・・・出力、■ｃ
ｏ・・団電源端子、 ＶＢＩ、 十ＶＥ２・・・・・・
基板バイアス、ＳＮ・・印・Ｎ”ソース拡散層、ＤＮ・
・・・・・Ｎ＋ドレイン拡散層、ｓＰ・・・・・Ｐ＋ソ
ース拡散層、Ｄ、・・・・・・Ｐ”Ｆレイン拡散層、Ｇ
Ｎ、 ＧＤ・・・・・・ゲート電極。 代理人 弁理士 内 原 晋
Claims (5)
- （１）一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板よりも高い不純物濃度を有する
前記半導体基板と同一導電型の半導体ウェル領域と、前
記半導体基板表面に形成され前記半導体基板と逆導電型
の拡散層領域より成る抵抗素子とを有し、前記抵抗素子
を１及び第２の基準電圧端子間に複数個直列接続すると
共に、前記抵抗素子の接続点からスイッチ素子を介して
出力が取り出される分圧回路において、前記抵抗素子が
形成されている領域若しくは前記抵抗素子が形成されて
いる領域及びその近傍における前記半導体基板と同一導
電型の半導体ウェル領域を削除して成ることを特徴とす
る分圧回路。 - （２）前記半導体基板に基板バイアスを印加することを
特徴とする請求項（１）に記載の分圧回路。 - （３）一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板と逆導電型の拡散層領域より成
る抵抗素子とを有し、前記抵抗素子を第１及び第２の基
準電圧端子間に複数個直列接続すると共に、前記抵抗素
子の接続点からスイッチ素子を介して出力が取り出され
る分圧回路において、前記半導体基板に基板バイアスを
印加することを特徴とする分圧回路。 - （４）一導電型の半導体基板と、前記半導体基板表面に
形成され前記半導体基板と逆導電型の半導体ウェル領域
と、前記半導体基板と逆導電型の半導体ウェル領域内に
形成され前記半導体基板と同一導電型の拡散層領域より
成る抵抗素子を有し、前記抵抗素子を第１及び第２の基
準電圧端子間に複数個接続すると共に、前記抵抗素子の
接続点からスイッチ素子を介して出力が取り出される分
圧回路において、前記半導体基板と逆導電型の半導体ウ
ェル領域に基板バイアスを印加することを特徴とする分
圧回路。 - （５）前記抵抗素子が形成された前記半導体基板と逆導
電型の半導体ウェル領域にのみ基板バイアスを印加する
ことを特徴とする請求項（４）に記載の分圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128047A JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
| US07/699,714 US5134456A (en) | 1990-05-17 | 1991-05-14 | Voltage divider for high-speed high-precision signal converting unit |
| EP91304344A EP0458518A1 (en) | 1990-05-17 | 1991-05-15 | Voltage divider for high-speed high-precision signal converting unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128047A JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422168A true JPH0422168A (ja) | 1992-01-27 |
Family
ID=14975194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128047A Pending JPH0422168A (ja) | 1990-05-17 | 1990-05-17 | 分圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5134456A (ja) |
| EP (1) | EP0458518A1 (ja) |
| JP (1) | JPH0422168A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2689316B1 (fr) * | 1992-03-25 | 1994-06-17 | Dolphin Integration Sa | Pont diviseur auto-protege. |
| US5602551A (en) * | 1993-10-06 | 1997-02-11 | Nippondenso Co., Ltd. | Analog-to-digital converter with silicon-on-insulator structure |
| US5781140A (en) * | 1996-04-18 | 1998-07-14 | Industrial Technology Research Institute | Two-segment ladder circuit and digital-to-analog converter |
| US6624737B2 (en) * | 2002-02-01 | 2003-09-23 | Macronix International., Ltd. | Voltage regulated circuit with well resistor divider |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501691A (ja) * | 1973-05-07 | 1975-01-09 | ||
| JPS5946058A (ja) * | 1982-09-09 | 1984-03-15 | Toshiba Corp | 半導体装置 |
| JPS60106160A (ja) * | 1983-10-19 | 1985-06-11 | アイテイーテイー・インダストリーズ・インコーポレーテツド | １以上の集積抵抗を備えたモノリシツク集積回路 |
| JPS6365706A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 電圧分圧回路 |
-
1990
- 1990-05-17 JP JP2128047A patent/JPH0422168A/ja active Pending
-
1991
- 1991-05-14 US US07/699,714 patent/US5134456A/en not_active Expired - Fee Related
- 1991-05-15 EP EP91304344A patent/EP0458518A1/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501691A (ja) * | 1973-05-07 | 1975-01-09 | ||
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| JPS60106160A (ja) * | 1983-10-19 | 1985-06-11 | アイテイーテイー・インダストリーズ・インコーポレーテツド | １以上の集積抵抗を備えたモノリシツク集積回路 |
| JPS6365706A (ja) * | 1986-09-05 | 1988-03-24 | Nec Corp | 電圧分圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0458518A1 (en) | 1991-11-27 |
| US5134456A (en) | 1992-07-28 |
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