JPH1125201A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1125201A JPH1125201A JP9176866A JP17686697A JPH1125201A JP H1125201 A JPH1125201 A JP H1125201A JP 9176866 A JP9176866 A JP 9176866A JP 17686697 A JP17686697 A JP 17686697A JP H1125201 A JPH1125201 A JP H1125201A
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- current
- drain
- voltage
- transistor
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
Abstract
(57)【要約】
【課題】 アナログ乗算の精度の向上が困難。
【解決手段】 ゲート・ドレイン（Ｇ・Ｄ）間が短絡さ
れ、ソースが接地電位５に接続されたトランジスタ（Ｔ
ｒ）７のＧ・Ｄ接続点に、Ｇ・Ｄ間が短絡された第二Ｔ
ｒ６のソースが接続され、第二ＴｒのＧ・Ｄ接続点に、
第一の入力信号電流手段１が接続され、Ｇ・Ｄ間が短絡
され、ソースが接地電位５に接続された第三Ｔｒ９のＧ
・Ｄ接続点に、Ｇ・Ｄ間が短絡された第四Ｔｒ８のソー
スが接続され、第四ＴｒのＧ・Ｄ接続点に、第二の入力
信号電流手段２が接続され、第二及び第四Ｔｒ６，８の
Ｇ・Ｄ接続点はそれぞれ第一及び第二の容量手段１０，
１１に接続され、第一及び第二の容量手段の出力側は共
通接続されて第五Ｔｒ１２のゲートに接続されてフロー
ティングポイントを形成し、第五Ｔｒのソースは接地電
位５に接続され、第五Ｔｒのドレイン電流を演算出力と
した。
れ、ソースが接地電位５に接続されたトランジスタ（Ｔ
ｒ）７のＧ・Ｄ接続点に、Ｇ・Ｄ間が短絡された第二Ｔ
ｒ６のソースが接続され、第二ＴｒのＧ・Ｄ接続点に、
第一の入力信号電流手段１が接続され、Ｇ・Ｄ間が短絡
され、ソースが接地電位５に接続された第三Ｔｒ９のＧ
・Ｄ接続点に、Ｇ・Ｄ間が短絡された第四Ｔｒ８のソー
スが接続され、第四ＴｒのＧ・Ｄ接続点に、第二の入力
信号電流手段２が接続され、第二及び第四Ｔｒ６，８の
Ｇ・Ｄ接続点はそれぞれ第一及び第二の容量手段１０，
１１に接続され、第一及び第二の容量手段の出力側は共
通接続されて第五Ｔｒ１２のゲートに接続されてフロー
ティングポイントを形成し、第五Ｔｒのソースは接地電
位５に接続され、第五Ｔｒのドレイン電流を演算出力と
した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にアナログ乗算器に関するものである。
関し、特にアナログ乗算器に関するものである。
【０００２】
【従来の技術】アナログ信号処理の中でも、高精度なア
ナログ乗算技術は多くの研究者達によって開発が進めら
れてきた。特に「B.Gilbert,“A precision four-quadr
ant multiplier with subnanosecond response,"IEEE
J.Solid-State Circuits vol.SC-3,pp365-373,Dec 196
3.」の論文で発表された４現象乗算器は、ギルバートの
乗算器として半導体集積回路の乗算器の原形として今日
に至っている。その後、「J.N.Babanezhad and G.C.Tem
es,“A20-V four-quadrant CMOS analog multiplier,"I
EEE J.Solid-State Circuits, vol.SC-20,pp1158-1168,
Dec 1985.」、「H.J.Song and C.K.Kim,“An MOS four-
quadrant analog multiplier using simpletwo-input s
quaring circuits with source followers,"IEEE J.Sol
id-State Circuit,vol.25,pp841-847,June 1990.」等、
数多くのアナログ乗算器の提案及び開発が進められてき
た。これらの回路の特徴としては、バイポーラトランジ
スタ又はＭＯＳトランジスタを用いたものであった。な
かでもＭＯＳトランジスタの動作点はＶth以上の電圧を
印加しチャネルに反転層が形成されたモードでのオペレ
ーション、すなわちＭＯＳトランジスタの三極管領域及
び飽和領域での動作を基準にしたものであった。
ナログ乗算技術は多くの研究者達によって開発が進めら
れてきた。特に「B.Gilbert,“A precision four-quadr
ant multiplier with subnanosecond response,"IEEE
J.Solid-State Circuits vol.SC-3,pp365-373,Dec 196
3.」の論文で発表された４現象乗算器は、ギルバートの
乗算器として半導体集積回路の乗算器の原形として今日
に至っている。その後、「J.N.Babanezhad and G.C.Tem
es,“A20-V four-quadrant CMOS analog multiplier,"I
EEE J.Solid-State Circuits, vol.SC-20,pp1158-1168,
Dec 1985.」、「H.J.Song and C.K.Kim,“An MOS four-
quadrant analog multiplier using simpletwo-input s
quaring circuits with source followers,"IEEE J.Sol
id-State Circuit,vol.25,pp841-847,June 1990.」等、
数多くのアナログ乗算器の提案及び開発が進められてき
た。これらの回路の特徴としては、バイポーラトランジ
スタ又はＭＯＳトランジスタを用いたものであった。な
かでもＭＯＳトランジスタの動作点はＶth以上の電圧を
印加しチャネルに反転層が形成されたモードでのオペレ
ーション、すなわちＭＯＳトランジスタの三極管領域及
び飽和領域での動作を基準にしたものであった。
【０００３】現在の信号処理の演算の中心は、デジタル
信号処理に見られる様に多くの積和演算を利用したもの
であり、これらの処理を並列なアナログ処理で置き換え
ようとした場合、多くの乗算器を必要とし上述した三極
管領域及び飽和領域で動作するＭＯＳトランジスタで回
路を構成した場合消費電力の点で実現が困難であった。
この問題点に対応した回路が、「A.G.Andreou,K.A.Boah
en,P.O.Pouliquen,A.Pavasovic,R.E.Jenkins and K.Str
ohben,“Current-mode subthreshold MOS circuit for
analog VLSI neural systems,"IEEE Trans. Neural Net
works,vol.2,no2,pp205-pp213」又は「C.A.Mead, Analo
g VLSI and Neural Systems. Reading,MA:Addison-Wesl
ey,1989.」に述べられているＭＯＳトランジスタのサブ
スレッショルド領域での動作を用いた乗算器が挙げられ
る。図４に従来のサブスレッショルド領域でのＭＯＳト
ランジスタを用いた乗算器の回路図を示す。図４におけ
るＭＯＳトランジスタの動作領域は、ゲート・ソース間
電圧Ｖgsがしきい値電圧Ｖthよりも遥かに低く、チャネ
ルには完全な反転層が形成されていない弱反転層状態で
あり、ドレイン電流Ｉdがゲート・ソース間電圧Ｖgsの
値に対して指数関数的にきまるサブスレッショルド領域
である。図４において、１は第一の入力電流信号源でＩ
xの値を持ち、２は第二の入力信号源でＩyの値を持つ。
第一の信号電流源１の一方の端子は電源電圧４に接続さ
れ、他方の端子である電流出力端子はＭＯＳトランジス
タ５２のドレイン端子とＭＯＳトランジスタ５３のゲー
ト端子の共通接続点Ａに接続されＭＯＳトランジスタ５
２のドレイン電流Ｉd52となる。ＭＯＳトランジスタ５
２のソース端子は接地電位５に接続され、ゲート端子は
ＭＯＳトランジスタ５３のソース端子とＭＯＳトランジ
スタ５１のドレイン端子に接続される。ＭＯＳトランジ
スタ５１のソースは接地電位５に接続され、そのゲート
端子はＭＯＳトランジスタ５０のドレイン・ゲート共通
接続点と第二の入力信号電流源２の電流出力端子に接続
されている。第二の入力信号電流源２の他方の端子は電
源電圧４に接続されている。ＭＯＳトランジスタ５０と
ＭＯＳトランジスタ５１はカレントミラー回路を構成
し、第二の入力信号電流源２の電流を入力としてミラー
し、ＭＯＳトランジスタ５１のドレイン電流Ｉd51とな
る。第三の入力信号電流源５８はＩzの値を持ち、一方
の端子は電源電圧４に接続され、他方の端子は電流出力
として、ＭＯＳトランジスタ５７のゲート及びソース端
子とＭＯＳトランジスタ５６のゲート端子の共通接続点
に注入される。ＭＯＳトランジスタ５７とＭＯＳトラン
ジスタ５６でカレントミラー回路が構成され、第三の入
力信号電流源５８のＩzはミラーされ、ＭＯＳトランジ
スタ５６のドレイン電流Ｉd56となる。ＭＯＳトランジ
スタ５６のドレイン端子は、ＭＯＳトランジスタ５４の
ソース端子とＭＯＳトランジスタ５５のゲート端子の共
通接続点に接続される。ＭＯＳトランジスタ５４のゲー
ト端子はＭＯＳトランジスタ５３のゲート端子とＭＯＳ
トランジスタ５２のドレイン端子と第一の入力信号電流
源１の電流出力端子の共通接続点Ａに接続される。ＭＯ
Ｓトランジスタ５５のソース端子は接地電位５に接続さ
れ、ドレイン端子からは出力電流が取り出される。各Ｍ
ＯＳトランジスタの動作領域は全てサブスレッショルド
領域で動作している為、ゲート・ソース間電圧Ｖgsに対
するドレイン電流Ｉdは、指数関数的に決まる。すなわ
ち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖo）又はＶgs＝Ｖo・ｌ
ｎ（Ｉd／Ｉo）となる（但しＩo，Ｖoはデバイス特性か
ら決まる定数）。第一及び第二の入力信号電流Ｉx，Ｉy
を受けるＭＯＳトランジスタ５２，５０のゲート・ソー
ス間電圧は、Ｖgs52＝Ｖo・ｌｎ（Ｉx／Ｉo）、Ｖgs50
＝Ｖo・ｌｎ（Ｉy／Ｉo）となる。ここでＭＯＳトラン
ジスタ５０とＭＯＳトランジスタ５１はカレントミラー
を構成しているためＭＯＳトランジスタ５１のドレイン
電流Ｉd51は、Ｉyと等しくＩd51＝Ｉyが成立する。また
ＭＯＳトランジスタ５３のドレイン電流もこれと等しく
なり、Ｉy＝Ｉd51＝Ｉd53が成立する。よってＭＯＳト
ランジスタ５３のゲート・ソース電圧Ｖgs53＝Ｖo・ｌ
ｎ（Ｉy／Ｉo）になる。
信号処理に見られる様に多くの積和演算を利用したもの
であり、これらの処理を並列なアナログ処理で置き換え
ようとした場合、多くの乗算器を必要とし上述した三極
管領域及び飽和領域で動作するＭＯＳトランジスタで回
路を構成した場合消費電力の点で実現が困難であった。
この問題点に対応した回路が、「A.G.Andreou,K.A.Boah
en,P.O.Pouliquen,A.Pavasovic,R.E.Jenkins and K.Str
ohben,“Current-mode subthreshold MOS circuit for
analog VLSI neural systems,"IEEE Trans. Neural Net
works,vol.2,no2,pp205-pp213」又は「C.A.Mead, Analo
g VLSI and Neural Systems. Reading,MA:Addison-Wesl
ey,1989.」に述べられているＭＯＳトランジスタのサブ
スレッショルド領域での動作を用いた乗算器が挙げられ
る。図４に従来のサブスレッショルド領域でのＭＯＳト
ランジスタを用いた乗算器の回路図を示す。図４におけ
るＭＯＳトランジスタの動作領域は、ゲート・ソース間
電圧Ｖgsがしきい値電圧Ｖthよりも遥かに低く、チャネ
ルには完全な反転層が形成されていない弱反転層状態で
あり、ドレイン電流Ｉdがゲート・ソース間電圧Ｖgsの
値に対して指数関数的にきまるサブスレッショルド領域
である。図４において、１は第一の入力電流信号源でＩ
xの値を持ち、２は第二の入力信号源でＩyの値を持つ。
第一の信号電流源１の一方の端子は電源電圧４に接続さ
れ、他方の端子である電流出力端子はＭＯＳトランジス
タ５２のドレイン端子とＭＯＳトランジスタ５３のゲー
ト端子の共通接続点Ａに接続されＭＯＳトランジスタ５
２のドレイン電流Ｉd52となる。ＭＯＳトランジスタ５
２のソース端子は接地電位５に接続され、ゲート端子は
ＭＯＳトランジスタ５３のソース端子とＭＯＳトランジ
スタ５１のドレイン端子に接続される。ＭＯＳトランジ
スタ５１のソースは接地電位５に接続され、そのゲート
端子はＭＯＳトランジスタ５０のドレイン・ゲート共通
接続点と第二の入力信号電流源２の電流出力端子に接続
されている。第二の入力信号電流源２の他方の端子は電
源電圧４に接続されている。ＭＯＳトランジスタ５０と
ＭＯＳトランジスタ５１はカレントミラー回路を構成
し、第二の入力信号電流源２の電流を入力としてミラー
し、ＭＯＳトランジスタ５１のドレイン電流Ｉd51とな
る。第三の入力信号電流源５８はＩzの値を持ち、一方
の端子は電源電圧４に接続され、他方の端子は電流出力
として、ＭＯＳトランジスタ５７のゲート及びソース端
子とＭＯＳトランジスタ５６のゲート端子の共通接続点
に注入される。ＭＯＳトランジスタ５７とＭＯＳトラン
ジスタ５６でカレントミラー回路が構成され、第三の入
力信号電流源５８のＩzはミラーされ、ＭＯＳトランジ
スタ５６のドレイン電流Ｉd56となる。ＭＯＳトランジ
スタ５６のドレイン端子は、ＭＯＳトランジスタ５４の
ソース端子とＭＯＳトランジスタ５５のゲート端子の共
通接続点に接続される。ＭＯＳトランジスタ５４のゲー
ト端子はＭＯＳトランジスタ５３のゲート端子とＭＯＳ
トランジスタ５２のドレイン端子と第一の入力信号電流
源１の電流出力端子の共通接続点Ａに接続される。ＭＯ
Ｓトランジスタ５５のソース端子は接地電位５に接続さ
れ、ドレイン端子からは出力電流が取り出される。各Ｍ
ＯＳトランジスタの動作領域は全てサブスレッショルド
領域で動作している為、ゲート・ソース間電圧Ｖgsに対
するドレイン電流Ｉdは、指数関数的に決まる。すなわ
ち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖo）又はＶgs＝Ｖo・ｌ
ｎ（Ｉd／Ｉo）となる（但しＩo，Ｖoはデバイス特性か
ら決まる定数）。第一及び第二の入力信号電流Ｉx，Ｉy
を受けるＭＯＳトランジスタ５２，５０のゲート・ソー
ス間電圧は、Ｖgs52＝Ｖo・ｌｎ（Ｉx／Ｉo）、Ｖgs50
＝Ｖo・ｌｎ（Ｉy／Ｉo）となる。ここでＭＯＳトラン
ジスタ５０とＭＯＳトランジスタ５１はカレントミラー
を構成しているためＭＯＳトランジスタ５１のドレイン
電流Ｉd51は、Ｉyと等しくＩd51＝Ｉyが成立する。また
ＭＯＳトランジスタ５３のドレイン電流もこれと等しく
なり、Ｉy＝Ｉd51＝Ｉd53が成立する。よってＭＯＳト
ランジスタ５３のゲート・ソース電圧Ｖgs53＝Ｖo・ｌ
ｎ（Ｉy／Ｉo）になる。
【０００４】共通接続点Ａの電位Ｖaは、Ｖa＝Ｖgs52＋
Ｖgs53＝Ｖo・ｌｎ（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉ
o）となり、対数関数の加算の形となり、最終的にＶa＝
Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）となり入力信号Ｉx，Ｉy
の積の項が出来る。第三の入力信号電流Ｉzはカレント
ミラー回路によりＭＯＳトランジスタ５６のドレイン電
流Ｉd56と等しくなる為、ＭＯＳトランジスタ５４のゲ
ート・ソース間電圧Ｖgs54は、Ｖgs54＝Ｖo・ｌｎ（Ｉz
／Ｉo）となる。また出力電流となるＭＯＳトランジス
タ５５のドレイン電流をＩoutとすると、Ｖgs55＝Ｖo・
ｌｎ（Ｉout／Ｉo）となる。よって共通接続点Ａの電位
ＶaはＶa＝Ｖgs54＋Ｖgs55＝Ｖo・ｌｎ（Ｉz／Ｉo）＋
Ｖo・ｌｎ（Ｉout／Ｉo）＝Ｖo・ｌｎ（Ｉz・Ｉout／Ｉ
o2）となり、ＩzとＩoutの積の形となる。すなわち、Ｖ
a＝Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）＝Ｖo・ｌｎ（Ｉz・Ｉ
out／Ｉo2）が成立する。よって、４つの電流の関係
は、Ｉx・Ｉy＝Ｉz・Ｉoutとなり、最終的にＭＯＳトラ
ンジスタ５５のドレイン端子から取り出される出力電流
は、Ｉout＝（Ｉx・Ｉy）／Ｉzになり入力信号電流Ｉ
x，Ｉyの積を、入力信号電流Ｉzで割ったものとなり、
Ｉzを単位電流１と考えるとＩout＝Ｉx・Ｉyとなり、二
つの入力信号電流の積が、出力電流となって現れる。
Ｖgs53＝Ｖo・ｌｎ（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉ
o）となり、対数関数の加算の形となり、最終的にＶa＝
Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）となり入力信号Ｉx，Ｉy
の積の項が出来る。第三の入力信号電流Ｉzはカレント
ミラー回路によりＭＯＳトランジスタ５６のドレイン電
流Ｉd56と等しくなる為、ＭＯＳトランジスタ５４のゲ
ート・ソース間電圧Ｖgs54は、Ｖgs54＝Ｖo・ｌｎ（Ｉz
／Ｉo）となる。また出力電流となるＭＯＳトランジス
タ５５のドレイン電流をＩoutとすると、Ｖgs55＝Ｖo・
ｌｎ（Ｉout／Ｉo）となる。よって共通接続点Ａの電位
ＶaはＶa＝Ｖgs54＋Ｖgs55＝Ｖo・ｌｎ（Ｉz／Ｉo）＋
Ｖo・ｌｎ（Ｉout／Ｉo）＝Ｖo・ｌｎ（Ｉz・Ｉout／Ｉ
o2）となり、ＩzとＩoutの積の形となる。すなわち、Ｖ
a＝Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）＝Ｖo・ｌｎ（Ｉz・Ｉ
out／Ｉo2）が成立する。よって、４つの電流の関係
は、Ｉx・Ｉy＝Ｉz・Ｉoutとなり、最終的にＭＯＳトラ
ンジスタ５５のドレイン端子から取り出される出力電流
は、Ｉout＝（Ｉx・Ｉy）／Ｉzになり入力信号電流Ｉ
x，Ｉyの積を、入力信号電流Ｉzで割ったものとなり、
Ｉzを単位電流１と考えるとＩout＝Ｉx・Ｉyとなり、二
つの入力信号電流の積が、出力電流となって現れる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た回路を実現しようとした場合、幾つかの問題点を抱え
ていた。共通接続点の電位Ｖa＝Ｖo・ｌｎ（Ｉx・Ｉy／
Ｉo2）を発生させるＭＯＳトランジスタ５２とＭＯＳト
ランジスタ５３から構成される第一の電圧加算回路にお
ける第一及び第二の入力信号電流Ｉx，ＩyがＩxは電流
が注入される形で回路に印加され、Ｉyは回路から電流
を流出する形で構成されていることである。この為、本
来の入力信号電流Ｉyは、ＭＯＳトランジスタ５０とＭ
ＯＳトランジスタ５１のカレントミラー回路で方向変換
されてＭＯＳトランジスタ５３のソース端子からミラー
された電流Ｉd51＝ｌyを引き抜く。この為、Ｉyは一段
分のカレントミラーによる誤差が重畳され第一の電圧加
算回路に印加される為、Ｉy入力の精度が落ちる。また
Ｉyを配給する為のＭＯＳトランジスタ５２のドレイン
電圧が、ＭＯＳトランジスタ５２のＶgs52の値でクラン
プされる為、ＭＯＳトランジスタ５１のドレイン・ソー
ス電圧Ｖds51は大変低い電圧で抑えられる。
た回路を実現しようとした場合、幾つかの問題点を抱え
ていた。共通接続点の電位Ｖa＝Ｖo・ｌｎ（Ｉx・Ｉy／
Ｉo2）を発生させるＭＯＳトランジスタ５２とＭＯＳト
ランジスタ５３から構成される第一の電圧加算回路にお
ける第一及び第二の入力信号電流Ｉx，ＩyがＩxは電流
が注入される形で回路に印加され、Ｉyは回路から電流
を流出する形で構成されていることである。この為、本
来の入力信号電流Ｉyは、ＭＯＳトランジスタ５０とＭ
ＯＳトランジスタ５１のカレントミラー回路で方向変換
されてＭＯＳトランジスタ５３のソース端子からミラー
された電流Ｉd51＝ｌyを引き抜く。この為、Ｉyは一段
分のカレントミラーによる誤差が重畳され第一の電圧加
算回路に印加される為、Ｉy入力の精度が落ちる。また
Ｉyを配給する為のＭＯＳトランジスタ５２のドレイン
電圧が、ＭＯＳトランジスタ５２のＶgs52の値でクラン
プされる為、ＭＯＳトランジスタ５１のドレイン・ソー
ス電圧Ｖds51は大変低い電圧で抑えられる。
【０００６】 ［Ｖds51＝Ｖgs52＝Ｖo・ｌｎ（Ｉx／Ｉo）］ すなわち、ドレイン電圧が低い為、カレントミラーが設
定した電流値Ｉyを流すことが出来ずＩd51はＩyよりも
減少する。この為、アナログ乗算の精度を著しく悪化さ
せていた。また図４の従来回路では、単位電流Ｉzを流
す為の回路が付加され、回路規模を増加させる構成とな
っていた。
定した電流値Ｉyを流すことが出来ずＩd51はＩyよりも
減少する。この為、アナログ乗算の精度を著しく悪化さ
せていた。また図４の従来回路では、単位電流Ｉzを流
す為の回路が付加され、回路規模を増加させる構成とな
っていた。
【０００７】
【課題を解決するための手段及び作用】本発明は上記問
題点を解決する為に、ゲート・ソース電圧がしきい値よ
りも低く、ドレイン電流がゲート・ソース電圧の指数関
数で表されるサブスレッショルド領域で動作する絶縁ゲ
ート型トランジスタを用いて構成される回路において、
ゲート・ドレイン間が短絡され、ソースが低圧側電源電
位又は高圧側電源電位に接続された第一の絶縁ゲート型
トランジスタのゲート・ドレイン接続点に、ゲート・ド
レイン間が短絡された第二の絶縁ゲート型トランジスタ
のソースが接続され、該第二の絶縁ゲート型トランジス
タのゲート・ドレイン接続点に、第一の入力信号電流手
段が接続され、ゲート・ドレイン間が短絡され、ソース
が低圧側電源電位又は高圧側電源電位に接続された第三
の絶縁ゲート型トランジスタのゲート・ドレイン接続点
に、ゲート・ドレイン間が短絡された第四の絶縁ゲート
型トランジスタのソースが接続され、該第四の絶縁ゲー
ト型トランジスタのゲート・ドレイン接続点に、第二の
入力信号電流手段が接続され、前記第二及び第四の絶縁
ゲート型トランジスタのゲート・ドレイン接続点はそれ
ぞれ第一及び第二の容量手段に接続され、該第一及び第
二の容量手段の出力側は共通接続されて第五の絶縁ゲー
ト型トランジスタのゲートに接続されてフローティング
ポイントを形成し、該第五の絶縁ゲート型トランジスタ
のソースは低圧側電源電位又は高圧側電源電位に接続さ
れ、前記第五の絶縁ゲート型トランジスタのドレイン電
流を演算出力としてなる半導体集積回路を提供する。
題点を解決する為に、ゲート・ソース電圧がしきい値よ
りも低く、ドレイン電流がゲート・ソース電圧の指数関
数で表されるサブスレッショルド領域で動作する絶縁ゲ
ート型トランジスタを用いて構成される回路において、
ゲート・ドレイン間が短絡され、ソースが低圧側電源電
位又は高圧側電源電位に接続された第一の絶縁ゲート型
トランジスタのゲート・ドレイン接続点に、ゲート・ド
レイン間が短絡された第二の絶縁ゲート型トランジスタ
のソースが接続され、該第二の絶縁ゲート型トランジス
タのゲート・ドレイン接続点に、第一の入力信号電流手
段が接続され、ゲート・ドレイン間が短絡され、ソース
が低圧側電源電位又は高圧側電源電位に接続された第三
の絶縁ゲート型トランジスタのゲート・ドレイン接続点
に、ゲート・ドレイン間が短絡された第四の絶縁ゲート
型トランジスタのソースが接続され、該第四の絶縁ゲー
ト型トランジスタのゲート・ドレイン接続点に、第二の
入力信号電流手段が接続され、前記第二及び第四の絶縁
ゲート型トランジスタのゲート・ドレイン接続点はそれ
ぞれ第一及び第二の容量手段に接続され、該第一及び第
二の容量手段の出力側は共通接続されて第五の絶縁ゲー
ト型トランジスタのゲートに接続されてフローティング
ポイントを形成し、該第五の絶縁ゲート型トランジスタ
のソースは低圧側電源電位又は高圧側電源電位に接続さ
れ、前記第五の絶縁ゲート型トランジスタのドレイン電
流を演算出力としてなる半導体集積回路を提供する。
【０００８】本発明によれば、サブスレッショルド特性
によって電流電圧変換された２つの入力電流は、電圧に
対数圧縮され容量手段によってフローティングポイント
で加重平均和が取られ、２つの入力電流の積の項を持つ
電圧を発生させる。この電圧をサブスレッショルド特性
を持った絶縁ゲート型トランジスタで指数変換してリニ
アな２つの電流積をとることが可能となる。回路の入力
構成を完全対称型とし電圧加算を容量結合による高精度
な加算方式を採用した為、僅か５つのトランジスタで高
精度なアナログ電流積を演算することが可能となった。
またサブスレッショルド領域でのオペレーションである
為、低消費電流動作が可能となり、本発明の半導体回路
を多数使用しても、チップ面積の小さい低消費電力なア
ナログ並列乗算ユニット及びアナログ演算ユニットを構
成することが出来る。
によって電流電圧変換された２つの入力電流は、電圧に
対数圧縮され容量手段によってフローティングポイント
で加重平均和が取られ、２つの入力電流の積の項を持つ
電圧を発生させる。この電圧をサブスレッショルド特性
を持った絶縁ゲート型トランジスタで指数変換してリニ
アな２つの電流積をとることが可能となる。回路の入力
構成を完全対称型とし電圧加算を容量結合による高精度
な加算方式を採用した為、僅か５つのトランジスタで高
精度なアナログ電流積を演算することが可能となった。
またサブスレッショルド領域でのオペレーションである
為、低消費電流動作が可能となり、本発明の半導体回路
を多数使用しても、チップ面積の小さい低消費電力なア
ナログ並列乗算ユニット及びアナログ演算ユニットを構
成することが出来る。
【０００９】
【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。なお、絶縁ゲート型トラン
ジスタとして代表的なＭＯＳトランジスタを用いた場合
について説明する。 ［第一の実施例］図１は、本発明の第一実施例を示す回
路図である。図１において、電流値をＩxとした第一の
入力信号電流源１と、電流値をＩyとした第二の入力信
号電流源２が回路の入力信号である。４は（高圧側電源
電位となる）電源電位である。第一の入力信号電流源１
はドレインとゲートが短絡されたＮＭＯＳトランジスタ
６のドレイン・ゲート共通接続点（電圧Ｖx）に入力さ
れ、ＮＭＯＳトランジスタ６のソースは、同様にドレイ
ンとゲートが短絡されたＮＭＯＳトランジスタ７のドレ
イン・ゲート共通接続点に接続される。ＮＭＯＳトラン
ジスタ７のソースは（低圧側電源電位となる）接地電位
５に接続されている。第二の入力信号電流源２はドレイ
ンとゲートが短絡されたＮＭＯＳトランジスタ８のドレ
イン・ゲート共通接続点（電圧Ｖy）に入力され、ＮＭ
ＯＳトランジスタ８のソースは、同様にドレインとゲー
トが短絡されたＮＭＯＳトランジスタ９のドレイン・ゲ
ート共通接続点に接続される。ＮＭＯＳトランジスタ９
のソースは接地電位５に接続されている。本発明におけ
るＮＭＯＳトランジスタの動作領域は、ゲート・ソース
間電圧Ｖgsがしきい値電圧Ｖthよりも遥かに低く、チャ
ネルには完全な反転層が形成されていない弱反転層状態
であり、ドレイン電流ＩdがＶgsの値に対して指数関数
的にきまるサブスレッショルド領域である。なお、ＮＭ
ＯＳトランジスタ６，７，８，９，１２はＷ／Ｌ（Ｗ：
チャネル幅、Ｌ：チャネル長）の大きさが全て同一（実
質的に同一と見なせる程に近い場合を含む。）であるこ
とが望ましい。各ＮＭＯＳトランジスタはＷ／Ｌの値が
同一であればよく、Ｗ，Ｌは必ずしも同一でなくてもよ
い。
参照しつつ詳細に説明する。なお、絶縁ゲート型トラン
ジスタとして代表的なＭＯＳトランジスタを用いた場合
について説明する。 ［第一の実施例］図１は、本発明の第一実施例を示す回
路図である。図１において、電流値をＩxとした第一の
入力信号電流源１と、電流値をＩyとした第二の入力信
号電流源２が回路の入力信号である。４は（高圧側電源
電位となる）電源電位である。第一の入力信号電流源１
はドレインとゲートが短絡されたＮＭＯＳトランジスタ
６のドレイン・ゲート共通接続点（電圧Ｖx）に入力さ
れ、ＮＭＯＳトランジスタ６のソースは、同様にドレイ
ンとゲートが短絡されたＮＭＯＳトランジスタ７のドレ
イン・ゲート共通接続点に接続される。ＮＭＯＳトラン
ジスタ７のソースは（低圧側電源電位となる）接地電位
５に接続されている。第二の入力信号電流源２はドレイ
ンとゲートが短絡されたＮＭＯＳトランジスタ８のドレ
イン・ゲート共通接続点（電圧Ｖy）に入力され、ＮＭ
ＯＳトランジスタ８のソースは、同様にドレインとゲー
トが短絡されたＮＭＯＳトランジスタ９のドレイン・ゲ
ート共通接続点に接続される。ＮＭＯＳトランジスタ９
のソースは接地電位５に接続されている。本発明におけ
るＮＭＯＳトランジスタの動作領域は、ゲート・ソース
間電圧Ｖgsがしきい値電圧Ｖthよりも遥かに低く、チャ
ネルには完全な反転層が形成されていない弱反転層状態
であり、ドレイン電流ＩdがＶgsの値に対して指数関数
的にきまるサブスレッショルド領域である。なお、ＮＭ
ＯＳトランジスタ６，７，８，９，１２はＷ／Ｌ（Ｗ：
チャネル幅、Ｌ：チャネル長）の大きさが全て同一（実
質的に同一と見なせる程に近い場合を含む。）であるこ
とが望ましい。各ＮＭＯＳトランジスタはＷ／Ｌの値が
同一であればよく、Ｗ，Ｌは必ずしも同一でなくてもよ
い。
【００１０】各ＮＭＯＳトランジスタの動作領域は全て
サブスレッショルド領域で動作している為、ゲート・ソ
ース間電圧Ｖgsに対するドレイン電流Ｉdは、指数関数
的に決まる。すなわち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖ
o）又はＶgs＝Ｖo・ｌｎ（Ｉd／Ｉo）となる。第一の入
力信号電流源１から注入されるＮＭＯＳトランジスタ６
のドレイン・ゲート共通接続点の電圧Ｖxは注入電流Ｉx
を対数変換した値となる。注入電流Ｉxは、直列接続さ
れたドレイン・ゲートショートのＮＭＯＳトランジスタ
６とＮＭＯＳトランジスタ７を流れる為、ＶxはＮＭＯ
Ｓトランジスタ６のゲート・ソース電圧Ｖgs6とＮＭＯ
Ｓトランジスタ７のゲート・ソース電圧Ｖgs7の和とな
る。すなわち、Ｖx＝Ｖgs6＋Ｖgs7が成立する。Ｖgs6と
Ｖgs7は注入電流Ｉxが対数変換された電圧である。
サブスレッショルド領域で動作している為、ゲート・ソ
ース間電圧Ｖgsに対するドレイン電流Ｉdは、指数関数
的に決まる。すなわち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖ
o）又はＶgs＝Ｖo・ｌｎ（Ｉd／Ｉo）となる。第一の入
力信号電流源１から注入されるＮＭＯＳトランジスタ６
のドレイン・ゲート共通接続点の電圧Ｖxは注入電流Ｉx
を対数変換した値となる。注入電流Ｉxは、直列接続さ
れたドレイン・ゲートショートのＮＭＯＳトランジスタ
６とＮＭＯＳトランジスタ７を流れる為、ＶxはＮＭＯ
Ｓトランジスタ６のゲート・ソース電圧Ｖgs6とＮＭＯ
Ｓトランジスタ７のゲート・ソース電圧Ｖgs7の和とな
る。すなわち、Ｖx＝Ｖgs6＋Ｖgs7が成立する。Ｖgs6と
Ｖgs7は注入電流Ｉxが対数変換された電圧である。
【００１１】よって、Ｖx＝Ｖo・ｌｎ（Ｉx／Ｉo）＋Ｖ
o・ｌｎ（Ｉx／Ｉo）＝２Ｖo・ｌｎ（Ｉx／Ｉo）とな
る。第二の入力信号電流源２から注入されるＮＭＯＳト
ランジスタ８のドレイン・ゲート共通接続点の電圧Ｖy
は注入電流Ｉyを対数変換した値となる。注入電流Ｉy
は、直列接続されたドレイン・ゲートショートのＮＭＯ
Ｓトランジスタ８とＮＭＯＳトランジスタ９を流れる
為、ＶyはＮＭＯＳトランジスタ８のゲート・ソース電
圧Ｖgs8とＮＭＯＳトランジスタ９のゲート・ソース電
圧Ｖgs9の和となる。すなわち、Ｖy＝Ｖgs8＋Ｖgs9が成
立する。Ｖgs8とＶgs9は注入電流Ｉyが対数変換された
電圧である。よって、Ｖy＝Ｖo・ｌｎ（Ｉy／Ｉo）＋Ｖ
o・ｌｎ（Ｉy／Ｉo）＝２Ｖo・ｌｎ（Ｉy／Ｉo）とな
る。この様に第一及び第二の入力信号電流源１，２の信
号電流Ｉx，Ｉyは、サブスレッショルド動作のＮＭＯＳ
トランジスタによって対数変換され、電圧Ｖx，Ｖyとな
る。電圧Ｖxが発生しているＮＭＯＳトランジスタ６の
ドレイン・ゲート共通接続点は容量値がＣxの第一の容
量手段１０を介してフローティングポイントＶfに接続
され、電圧Ｖyが発生しているＮＭＯＳトランジスタ８
のドレイン・ゲート共通接続点は容量値がＣyの第二の
容量手段１１を介してフローティングポイントＶfに接
続される。フローティングポイントＶfはＮＭＯＳトラ
ンジスタ１２のゲートが接続され、そのソースは接地電
位５に、ドレインは出力電流Ｉoutを出力する。フロー
ティングポイントＶfの電位は、電圧Ｖx，Ｖyを第一お
よび第二の容量手段１０，１１の容量値Ｃx，Ｃyで容量
結合の加重平均和をとった電圧値に落ち着く。容量値Ｃ
x，Ｃyを等しく設定すると、Ｖf＝（Ｃx・Ｖx＋Ｃy・Ｖ
y）／（Ｃx＋Ｃy）＝（Ｖx＋Ｖy）／２となる。
o・ｌｎ（Ｉx／Ｉo）＝２Ｖo・ｌｎ（Ｉx／Ｉo）とな
る。第二の入力信号電流源２から注入されるＮＭＯＳト
ランジスタ８のドレイン・ゲート共通接続点の電圧Ｖy
は注入電流Ｉyを対数変換した値となる。注入電流Ｉy
は、直列接続されたドレイン・ゲートショートのＮＭＯ
Ｓトランジスタ８とＮＭＯＳトランジスタ９を流れる
為、ＶyはＮＭＯＳトランジスタ８のゲート・ソース電
圧Ｖgs8とＮＭＯＳトランジスタ９のゲート・ソース電
圧Ｖgs9の和となる。すなわち、Ｖy＝Ｖgs8＋Ｖgs9が成
立する。Ｖgs8とＶgs9は注入電流Ｉyが対数変換された
電圧である。よって、Ｖy＝Ｖo・ｌｎ（Ｉy／Ｉo）＋Ｖ
o・ｌｎ（Ｉy／Ｉo）＝２Ｖo・ｌｎ（Ｉy／Ｉo）とな
る。この様に第一及び第二の入力信号電流源１，２の信
号電流Ｉx，Ｉyは、サブスレッショルド動作のＮＭＯＳ
トランジスタによって対数変換され、電圧Ｖx，Ｖyとな
る。電圧Ｖxが発生しているＮＭＯＳトランジスタ６の
ドレイン・ゲート共通接続点は容量値がＣxの第一の容
量手段１０を介してフローティングポイントＶfに接続
され、電圧Ｖyが発生しているＮＭＯＳトランジスタ８
のドレイン・ゲート共通接続点は容量値がＣyの第二の
容量手段１１を介してフローティングポイントＶfに接
続される。フローティングポイントＶfはＮＭＯＳトラ
ンジスタ１２のゲートが接続され、そのソースは接地電
位５に、ドレインは出力電流Ｉoutを出力する。フロー
ティングポイントＶfの電位は、電圧Ｖx，Ｖyを第一お
よび第二の容量手段１０，１１の容量値Ｃx，Ｃyで容量
結合の加重平均和をとった電圧値に落ち着く。容量値Ｃ
x，Ｃyを等しく設定すると、Ｖf＝（Ｃx・Ｖx＋Ｃy・Ｖ
y）／（Ｃx＋Ｃy）＝（Ｖx＋Ｖy）／２となる。
【００１２】よって、Ｖf＝｛２・Ｖo・ｌｎ（Ｉx／Ｉ
o）＋２・Ｖo・ｌｎ（Ｉy／Ｉo）｝／２＝Ｖo・ｌｎ
（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉo）＝Ｖo・ｌｎ（Ｉ
x・Ｉy／Ｉo2）となり、入力電流の積Ｉx・Ｉyが発生す
る。ＶfはＮＭＯＳトランジスタ１２のゲート・ソース
電圧Ｖgs12であり、ドレイン電流Ｉoutとすると、Ｖgs1
2＝Ｖo・ｌｎ（Ｉout／Ｉo）となる。ここでＶf＝Ｖgs1
2なので、Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）＝Ｖo・ｌｎ
（Ｉout／Ｉo）が成立する。ここでＩoを単位電流とす
ると、ＮＭＯＳトランジスタ１２のドレイン電流は、Ｉ
out＝Ｉx・Ｉyとして、入力電流の線形積Ｉx・Ｉyとし
て取り出すことができる。本実施例において、第一及び
第二の入力信号電流源１，２の回路への入力方式が完全
対称となり、かつ第一及び第二の入力信号電流源１，２
を構成するＭＯＳトランジスタのドレイン・ソース電圧
を十分高く取れることにより、従来例で問題となってい
た入力電流方式の非対称性による誤差の発生を防ぎ、高
精度な電流モードアナログ乗算器を、僅か５つのトラン
ジスタで構成することを可能とした。またサブスレッシ
ョルド領域でのオペレーションである為、低消費電流動
作が可能となり、本実施例を多数使用しても、チップ面
積の小さい低消費電力なアナログ並列乗算ユニットが実
現できる。
o）＋２・Ｖo・ｌｎ（Ｉy／Ｉo）｝／２＝Ｖo・ｌｎ
（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉo）＝Ｖo・ｌｎ（Ｉ
x・Ｉy／Ｉo2）となり、入力電流の積Ｉx・Ｉyが発生す
る。ＶfはＮＭＯＳトランジスタ１２のゲート・ソース
電圧Ｖgs12であり、ドレイン電流Ｉoutとすると、Ｖgs1
2＝Ｖo・ｌｎ（Ｉout／Ｉo）となる。ここでＶf＝Ｖgs1
2なので、Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）＝Ｖo・ｌｎ
（Ｉout／Ｉo）が成立する。ここでＩoを単位電流とす
ると、ＮＭＯＳトランジスタ１２のドレイン電流は、Ｉ
out＝Ｉx・Ｉyとして、入力電流の線形積Ｉx・Ｉyとし
て取り出すことができる。本実施例において、第一及び
第二の入力信号電流源１，２の回路への入力方式が完全
対称となり、かつ第一及び第二の入力信号電流源１，２
を構成するＭＯＳトランジスタのドレイン・ソース電圧
を十分高く取れることにより、従来例で問題となってい
た入力電流方式の非対称性による誤差の発生を防ぎ、高
精度な電流モードアナログ乗算器を、僅か５つのトラン
ジスタで構成することを可能とした。またサブスレッシ
ョルド領域でのオペレーションである為、低消費電流動
作が可能となり、本実施例を多数使用しても、チップ面
積の小さい低消費電力なアナログ並列乗算ユニットが実
現できる。
【００１３】なお、図１に示した、第一及び第二の容量
手段１０，１１、およびＮＭＯＳトランジスタ１２はフ
ローティングデート電極を有する多入力のＭＯＳトラン
ジスタで構成することができる。この多入力のＭＯＳト
ランジスタは２層ポリシリコンＣＭＯＳプロセス等で実
現可能である。
手段１０，１１、およびＮＭＯＳトランジスタ１２はフ
ローティングデート電極を有する多入力のＭＯＳトラン
ジスタで構成することができる。この多入力のＭＯＳト
ランジスタは２層ポリシリコンＣＭＯＳプロセス等で実
現可能である。
【００１４】図５は、フローティングデート電極を有す
る多入力のＭＯＳトランジスタの概念図である。
る多入力のＭＯＳトランジスタの概念図である。
【００１５】半導体基板上に互いに離間して設けられた
ソース（主電極）３３とドレイン（主電極）３４の間の
チャネル上に第１のゲート絶縁膜を設け、これを介して
第１の多結晶シリコンからなるフローティングゲート電
極（制御電極）２６を形成する。このフローティングゲ
ート電極２６上に第２のゲート酸化膜を介して第２の多
結晶シリコンから成る入力ゲート電極２７，２８〜２９
をＮ個形成する。入力ゲート電極２７，２８〜２９はそ
れぞれ入力端子３０，３１〜３２に接続されている。こ
の様にしてフローティングゲート電極２６に対して、Ｃ
１，Ｃ２〜Ｃｎの容量結合を持った多入力デバイスが実
現出来る。
ソース（主電極）３３とドレイン（主電極）３４の間の
チャネル上に第１のゲート絶縁膜を設け、これを介して
第１の多結晶シリコンからなるフローティングゲート電
極（制御電極）２６を形成する。このフローティングゲ
ート電極２６上に第２のゲート酸化膜を介して第２の多
結晶シリコンから成る入力ゲート電極２７，２８〜２９
をＮ個形成する。入力ゲート電極２７，２８〜２９はそ
れぞれ入力端子３０，３１〜３２に接続されている。こ
の様にしてフローティングゲート電極２６に対して、Ｃ
１，Ｃ２〜Ｃｎの容量結合を持った多入力デバイスが実
現出来る。
【００１６】この様にフローティングゲート電極２６と
容量結合するＮ個の入力ゲート電極２７，２８〜２９を
形成する場合、フローティングゲート電極２６の電位
は、多数の入力ゲートに加えられた入力電圧の加重平均
となり、加重平均値がトランジスタのしきい値を、超え
るか否かでトランジスタがＯＮ／ＯＦＦする。これは、
生体の脳の構成基本単位であるニューロンに動作が似て
いる為、ニューロンＭＯＳ（以下、νＭＯＳと略す）と
呼ぶ。
容量結合するＮ個の入力ゲート電極２７，２８〜２９を
形成する場合、フローティングゲート電極２６の電位
は、多数の入力ゲートに加えられた入力電圧の加重平均
となり、加重平均値がトランジスタのしきい値を、超え
るか否かでトランジスタがＯＮ／ＯＦＦする。これは、
生体の脳の構成基本単位であるニューロンに動作が似て
いる為、ニューロンＭＯＳ（以下、νＭＯＳと略す）と
呼ぶ。
【００１７】図６が、本実施例で用いることができる２
入力の容量結合を持ったνＭＯＳの概念図である。図６
に示すνＭＯＳは、ドレイン４０とソース４１、フロー
ティングゲート電極３５、入力ゲート電極３６，３７、
入力ゲート電極３６，３７に接続される入力端子３８，
３９から構成される。いま、フローティングゲート電極
３５と入力ゲート電極３６の間で形成される容量をＣｏ
ｘ、フローティングゲート電極３５と入力ゲート電極３
７の間で形成される容量をＣｏｙ、入力端子３８に印加
される電圧をＶｏｘ、入力端子３９に印加される電圧を
Ｖｏｙとするとフローティングゲート電極３５の電位Φ
Ｆは、次式で表わされる。
入力の容量結合を持ったνＭＯＳの概念図である。図６
に示すνＭＯＳは、ドレイン４０とソース４１、フロー
ティングゲート電極３５、入力ゲート電極３６，３７、
入力ゲート電極３６，３７に接続される入力端子３８，
３９から構成される。いま、フローティングゲート電極
３５と入力ゲート電極３６の間で形成される容量をＣｏ
ｘ、フローティングゲート電極３５と入力ゲート電極３
７の間で形成される容量をＣｏｙ、入力端子３８に印加
される電圧をＶｏｘ、入力端子３９に印加される電圧を
Ｖｏｙとするとフローティングゲート電極３５の電位Φ
Ｆは、次式で表わされる。
【００１８】ΦＦ＝（Ｃｏｘ・Ｖｏｘ＋Ｃｏｙ・Ｖｏ
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極３５の電位ΦＦは
加重平均値となり、この加重平均値はそれぞれの容量結
合比で決まる。 ［第二の実施例］図２は、本発明の第二実施例を示す回
路図である。図２において、第一の実施例の図１に示し
た１〜５、１０、１１は同一のものである。電流値をＩ
xとした第一の入力信号電流源１と、電流値をＩyとした
第二の入力信号電流源２が回路の入力信号である。第一
の入力信号電流源１はドレインとゲートが短絡されたＰ
ＭＯＳトランジスタ１３のドレイン・ゲート共通接続点
（電圧Ｖx）に接続され、ＰＭＯＳトランジスタ１３の
ソースは、同様にドレインとゲートが短絡されたＰＭＯ
Ｓトランジスタ１４のドレイン・ゲート共通接続点に接
続される。ＰＭＯＳトランジスタ１４のソースは（高圧
側電源電圧となる）電源電圧４に接続されている。第二
の入力信号電流源２はドレインとゲートが短絡されたＰ
ＭＯＳトランジスタ１５のドレイン・ゲート共通接続点
（電圧Ｖy）に接続され、ＰＭＯＳトランジスタ１５の
ソースは、同様にドレインとゲートが短絡されたＰＭＯ
Ｓトランジスタ１６のドレイン・ゲート共通接続点に接
続される。ＰＭＯＳトランジスタ１６のソースは電源電
圧４に接続されている。本実施例におけるＰＭＯＳトラ
ンジスタの動作領域は、ゲート・ソース間電圧Ｖgsがし
きい値電圧Ｖthよりも遥かに低く、チャネルには完全な
反転層が形成されていない弱反転層状態であり、ドレイ
ン電流ＩdがＶgsの値に対して指数関数的にきまるサブ
スレッショルド領域である。なお、ＰＭＯＳトランジス
タ１３，１４，１５，１６，１７はＷ／Ｌ（Ｗ：チャネ
ル幅、Ｌ：チャネル長）の大きさが全て同一（実質的に
同一と見なせる程に近い場合を含む。）であることが望
ましい。各ＮＭＯＳトランジスタはＷ／Ｌの値が同一で
あればよく、Ｗ，Ｌは必ずしも同一でなくてもよい。
ｙ）／（Ｃｏｘ＋Ｃｏｙ） この様に、フローティングゲート電極３５の電位ΦＦは
加重平均値となり、この加重平均値はそれぞれの容量結
合比で決まる。 ［第二の実施例］図２は、本発明の第二実施例を示す回
路図である。図２において、第一の実施例の図１に示し
た１〜５、１０、１１は同一のものである。電流値をＩ
xとした第一の入力信号電流源１と、電流値をＩyとした
第二の入力信号電流源２が回路の入力信号である。第一
の入力信号電流源１はドレインとゲートが短絡されたＰ
ＭＯＳトランジスタ１３のドレイン・ゲート共通接続点
（電圧Ｖx）に接続され、ＰＭＯＳトランジスタ１３の
ソースは、同様にドレインとゲートが短絡されたＰＭＯ
Ｓトランジスタ１４のドレイン・ゲート共通接続点に接
続される。ＰＭＯＳトランジスタ１４のソースは（高圧
側電源電圧となる）電源電圧４に接続されている。第二
の入力信号電流源２はドレインとゲートが短絡されたＰ
ＭＯＳトランジスタ１５のドレイン・ゲート共通接続点
（電圧Ｖy）に接続され、ＰＭＯＳトランジスタ１５の
ソースは、同様にドレインとゲートが短絡されたＰＭＯ
Ｓトランジスタ１６のドレイン・ゲート共通接続点に接
続される。ＰＭＯＳトランジスタ１６のソースは電源電
圧４に接続されている。本実施例におけるＰＭＯＳトラ
ンジスタの動作領域は、ゲート・ソース間電圧Ｖgsがし
きい値電圧Ｖthよりも遥かに低く、チャネルには完全な
反転層が形成されていない弱反転層状態であり、ドレイ
ン電流ＩdがＶgsの値に対して指数関数的にきまるサブ
スレッショルド領域である。なお、ＰＭＯＳトランジス
タ１３，１４，１５，１６，１７はＷ／Ｌ（Ｗ：チャネ
ル幅、Ｌ：チャネル長）の大きさが全て同一（実質的に
同一と見なせる程に近い場合を含む。）であることが望
ましい。各ＮＭＯＳトランジスタはＷ／Ｌの値が同一で
あればよく、Ｗ，Ｌは必ずしも同一でなくてもよい。
【００１９】各ＰＭＯＳトランジスタの動作領域はすべ
てサブスレッショルド領域で動作している為、ゲート・
ソース間電圧Ｖgsに対するドレイン電流Ｉdは、指数関
数的に決まる。すなわち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖ
o）又はＶgs＝Ｖo・ｌｎ（Ｉd／Ｉo）となる。第一の入
力信号電流源１から注入されるＰＭＯＳトランジスタ１
３のドレイン・ゲート共通接続点の電圧Ｖxは注入電流
Ｉxを対数変換した値となる。注入電流Ｉxは、直列接続
されたドレイン・ゲートショートのＰＭＯＳトランジス
タ１３とＰＭＯＳトランジスタ１４を流れる為、電源電
圧４とＶxの差電圧はＰＭＯＳトランジスタ１３のゲー
ト・ソース電圧Ｖgs13とＰＭＯＳトランジスタ１４のゲ
ート・ソース電圧Ｖgs14の和となる。すなわち、Ｖx＝
Ｖgs13＋Ｖgs14が成立する。Ｖgs13とＶgs14は注入電流
Ｉxが対数変換された電圧である。
てサブスレッショルド領域で動作している為、ゲート・
ソース間電圧Ｖgsに対するドレイン電流Ｉdは、指数関
数的に決まる。すなわち、Ｉd＝Ｉo・ｅｘｐ（Ｖgs／Ｖ
o）又はＶgs＝Ｖo・ｌｎ（Ｉd／Ｉo）となる。第一の入
力信号電流源１から注入されるＰＭＯＳトランジスタ１
３のドレイン・ゲート共通接続点の電圧Ｖxは注入電流
Ｉxを対数変換した値となる。注入電流Ｉxは、直列接続
されたドレイン・ゲートショートのＰＭＯＳトランジス
タ１３とＰＭＯＳトランジスタ１４を流れる為、電源電
圧４とＶxの差電圧はＰＭＯＳトランジスタ１３のゲー
ト・ソース電圧Ｖgs13とＰＭＯＳトランジスタ１４のゲ
ート・ソース電圧Ｖgs14の和となる。すなわち、Ｖx＝
Ｖgs13＋Ｖgs14が成立する。Ｖgs13とＶgs14は注入電流
Ｉxが対数変換された電圧である。
【００２０】よって、Ｖx＝Ｖo・ｌｎ（Ｉx／Ｉo）＋Ｖ
o・ｌｎ（Ｉx／Ｉo）＝２Ｖo・ｌｎ（Ｉx／Ｉo）とな
る。第二の入力信号電流源２から注入されるＰＭＯＳト
ランジスタ１５のドレイン・ゲート共通接続点の電圧Ｖ
yは注入電流Ｉyを対数変換した値となる。注入電流Ｉy
は、直列接続されたドレイン・ゲートショートのＰＭＯ
Ｓトランジスタ１５とＰＭＯＳトランジスタ１６を流れ
る為、電源電圧４とＶyの差電圧はＰＭＯＳトランジス
タ１５のゲート・ソース電圧Ｖgs15とＰＭＯＳトランジ
スタ１６のゲート・ソース電圧Ｖgs16の和となる。すな
わち、Ｖx＝Ｖgs15＋Ｖgs16が成立する。Ｖgs15とＶgs1
6は注入電流Ｉyが対数変換された電圧である。
o・ｌｎ（Ｉx／Ｉo）＝２Ｖo・ｌｎ（Ｉx／Ｉo）とな
る。第二の入力信号電流源２から注入されるＰＭＯＳト
ランジスタ１５のドレイン・ゲート共通接続点の電圧Ｖ
yは注入電流Ｉyを対数変換した値となる。注入電流Ｉy
は、直列接続されたドレイン・ゲートショートのＰＭＯ
Ｓトランジスタ１５とＰＭＯＳトランジスタ１６を流れ
る為、電源電圧４とＶyの差電圧はＰＭＯＳトランジス
タ１５のゲート・ソース電圧Ｖgs15とＰＭＯＳトランジ
スタ１６のゲート・ソース電圧Ｖgs16の和となる。すな
わち、Ｖx＝Ｖgs15＋Ｖgs16が成立する。Ｖgs15とＶgs1
6は注入電流Ｉyが対数変換された電圧である。
【００２１】よって、Ｖy＝Ｖo・ｌｎ（Ｉy／Ｉo）＋Ｖ
o・ｌｎ（Ｉy／Ｉo）＝２Ｖo・ｌｎ（Ｉy／Ｉo）とな
る。この様に第一及び第二の入力信号電流源１，２の信
号電流Ｉx，Ｉyは、サブスレッショルド動作のＰＭＯＳ
トランジスタによって対数変換され、電圧Ｖx，Ｖyとな
る。電圧Ｖxが発生しているＰＭＯＳトランジスタ１３
のドレイン・ゲート共通接続点は容量値がＣxの第一の
容量手段１０を介してフローティングポイントＶfに接
続され、電圧Ｖyが発生しているＰＭＯＳトランジスタ
１５のドレイン・ゲート共通接続点は容量値がＣyの第
二の容量手段１１を介してフローティングポイントＶf
に接続される。フローティングポイントＶfはＰＭＯＳ
トランジスタ１７のゲートが接続され、そのソースは電
源電圧４に、ドレインは出力電流Ｉoutを出力する。フ
ローティングポイントＶfと電源電圧４との差電位Ｖgs
１７は、電圧Ｖx，Ｖyを第一および第二の容量手段１
０，１１の容量値Ｃx，Ｃyで容量結合の加重平均和をと
った電圧値に落ち着く。容量値Ｃx，Ｃyを等しく設定す
ると、Ｖgs17＝（Ｃx・Ｖx＋Ｃy・Ｖy）／（Ｃx＋Ｃy）
＝（Ｖx＋Ｖy）／２となる。
o・ｌｎ（Ｉy／Ｉo）＝２Ｖo・ｌｎ（Ｉy／Ｉo）とな
る。この様に第一及び第二の入力信号電流源１，２の信
号電流Ｉx，Ｉyは、サブスレッショルド動作のＰＭＯＳ
トランジスタによって対数変換され、電圧Ｖx，Ｖyとな
る。電圧Ｖxが発生しているＰＭＯＳトランジスタ１３
のドレイン・ゲート共通接続点は容量値がＣxの第一の
容量手段１０を介してフローティングポイントＶfに接
続され、電圧Ｖyが発生しているＰＭＯＳトランジスタ
１５のドレイン・ゲート共通接続点は容量値がＣyの第
二の容量手段１１を介してフローティングポイントＶf
に接続される。フローティングポイントＶfはＰＭＯＳ
トランジスタ１７のゲートが接続され、そのソースは電
源電圧４に、ドレインは出力電流Ｉoutを出力する。フ
ローティングポイントＶfと電源電圧４との差電位Ｖgs
１７は、電圧Ｖx，Ｖyを第一および第二の容量手段１
０，１１の容量値Ｃx，Ｃyで容量結合の加重平均和をと
った電圧値に落ち着く。容量値Ｃx，Ｃyを等しく設定す
ると、Ｖgs17＝（Ｃx・Ｖx＋Ｃy・Ｖy）／（Ｃx＋Ｃy）
＝（Ｖx＋Ｖy）／２となる。
【００２２】よって、Ｖgs17＝｛２・Ｖo・ｌｎ（Ｉx／
Ｉo）＋２・Ｖo・Ｉｎ（Ｉy／Ｉo）｝／２＝Ｖo・ｌｎ
（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉo）＝Ｖo・ｌｎ（Ｉ
x・Ｉy／Ｉo2）となり、入力電流の積Ｉx・Ｉyが発生す
る。ＰＭＯＳトランジスタ１７のドレイン電流Ｉoutと
すると、Ｖgs17＝Ｖo・ｌｎ（Ｉout／Ｉo）となる。こ
こでＶf＝Ｖgs17なので、Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）
＝Ｖo・ｌｎ（Ｉout／Ｉo）が成立する。ここでＩoを単
位電流とすると、ＰＭＯＳトランジスタ１７のドレイン
電流は、Ｉout＝Ｉx・Ｉyとして、入力電流の線形積Ｉx
・Ｉyとして取り出すことができる。本実施例におい
て、第一及び第二の入力信号電流源１，２の回路への入
力方式が完全対称となり、かつ第一及び第二の入力信号
電流源１，２を構成するＭＯＳトランジスタのドレイン
・ソース電圧を十分取れる動作点に設定できることによ
り、従来例で問題となっていた入力電流方式の非対称性
による誤差の発生を防ぎ、高精度な電流モードアナログ
乗算器を、僅か５つのトランジスタで構成することを可
能とした。またサブスレッショルド領域でのオペレーシ
ョンである為、低消費電流動作が可能となり、本実施例
を多数使用しても、チップ面積の小さい低消費電力なア
ナログ並列乗算ユニットが実現できる。 ［第三の実施例］図３は、本発明の第三実施例を示す回
路図である。図２において、１〜１２までは先に説明し
た第一の実施例の回路の部材と同一である。相違点とし
てフローティングポイントＶfにスイッチ手段１８を介
して基準電圧源１９を接続したことである。第一及び第
二の入力信号電流源１，２を入力する前にリセットモー
ドを設けて電流値Ｉx＝Ｉy＝０の状態をつくり、基準電
源１９を接地電位５とし、スイッチ手段１８をオンする
ことでフローティングポイントの電位Ｖfを接地電位５
と等しくし、フローティングポイントの電荷を抜き初期
化する。また第一及び第二の入力信号電流源１，２の電
流値も零なのでＶx，Ｖyも零となる。たとえ第一及び第
二の入力信号電流源１，２のリセット時にリーク電流が
ありＶx，Ｖyにオフセットが発生したとしても、フロー
ティングポイントリセット時に第一及び第二の容量手段
１０，１１がこの値をおぼえ、信号入力はオフセット分
をキャンセルした値で行う為、高精度な電流モードアナ
ログ乗算器を実現できる。
Ｉo）＋２・Ｖo・Ｉｎ（Ｉy／Ｉo）｝／２＝Ｖo・ｌｎ
（Ｉx／Ｉo）＋Ｖo・ｌｎ（Ｉy／Ｉo）＝Ｖo・ｌｎ（Ｉ
x・Ｉy／Ｉo2）となり、入力電流の積Ｉx・Ｉyが発生す
る。ＰＭＯＳトランジスタ１７のドレイン電流Ｉoutと
すると、Ｖgs17＝Ｖo・ｌｎ（Ｉout／Ｉo）となる。こ
こでＶf＝Ｖgs17なので、Ｖo・ｌｎ（Ｉx・Ｉy／Ｉo2）
＝Ｖo・ｌｎ（Ｉout／Ｉo）が成立する。ここでＩoを単
位電流とすると、ＰＭＯＳトランジスタ１７のドレイン
電流は、Ｉout＝Ｉx・Ｉyとして、入力電流の線形積Ｉx
・Ｉyとして取り出すことができる。本実施例におい
て、第一及び第二の入力信号電流源１，２の回路への入
力方式が完全対称となり、かつ第一及び第二の入力信号
電流源１，２を構成するＭＯＳトランジスタのドレイン
・ソース電圧を十分取れる動作点に設定できることによ
り、従来例で問題となっていた入力電流方式の非対称性
による誤差の発生を防ぎ、高精度な電流モードアナログ
乗算器を、僅か５つのトランジスタで構成することを可
能とした。またサブスレッショルド領域でのオペレーシ
ョンである為、低消費電流動作が可能となり、本実施例
を多数使用しても、チップ面積の小さい低消費電力なア
ナログ並列乗算ユニットが実現できる。 ［第三の実施例］図３は、本発明の第三実施例を示す回
路図である。図２において、１〜１２までは先に説明し
た第一の実施例の回路の部材と同一である。相違点とし
てフローティングポイントＶfにスイッチ手段１８を介
して基準電圧源１９を接続したことである。第一及び第
二の入力信号電流源１，２を入力する前にリセットモー
ドを設けて電流値Ｉx＝Ｉy＝０の状態をつくり、基準電
源１９を接地電位５とし、スイッチ手段１８をオンする
ことでフローティングポイントの電位Ｖfを接地電位５
と等しくし、フローティングポイントの電荷を抜き初期
化する。また第一及び第二の入力信号電流源１，２の電
流値も零なのでＶx，Ｖyも零となる。たとえ第一及び第
二の入力信号電流源１，２のリセット時にリーク電流が
ありＶx，Ｖyにオフセットが発生したとしても、フロー
ティングポイントリセット時に第一及び第二の容量手段
１０，１１がこの値をおぼえ、信号入力はオフセット分
をキャンセルした値で行う為、高精度な電流モードアナ
ログ乗算器を実現できる。
【００２３】また、基準電源１９を接地電位ではなく、
ＮＭＯＳトランジスタ１２の動作モードがサブスレッシ
ョルド領域で動くバイアス電圧値Ｖbiasに設定し、同様
に第一及び第二の入力信号電流源１，２の電流値をＩx
＝Ｉxbias，Ｉy＝Ｉybiasに設定し、スイッチ手段１８
をオンすることで、フローティングポイントがＶbias、
第一及び第二の入力信号電流源１，２の電流値がＩxbia
s，Ｉybiasの時、回路はリセットされ、第一及び第二の
容量手段１０，１１が両端の電圧を覚えることで、この
状態を零入力と設定できる為、この時発生しているＭＯ
ＳトランジスタのＶthに寄与する電圧オフセット及びリ
ーク電流に寄与する誤差電圧をキャンセルした後、電流
モードの乗算を行うことでデバイスバラツキに影響しな
い高精度のアナログ乗算器が実現できる。
ＮＭＯＳトランジスタ１２の動作モードがサブスレッシ
ョルド領域で動くバイアス電圧値Ｖbiasに設定し、同様
に第一及び第二の入力信号電流源１，２の電流値をＩx
＝Ｉxbias，Ｉy＝Ｉybiasに設定し、スイッチ手段１８
をオンすることで、フローティングポイントがＶbias、
第一及び第二の入力信号電流源１，２の電流値がＩxbia
s，Ｉybiasの時、回路はリセットされ、第一及び第二の
容量手段１０，１１が両端の電圧を覚えることで、この
状態を零入力と設定できる為、この時発生しているＭＯ
ＳトランジスタのＶthに寄与する電圧オフセット及びリ
ーク電流に寄与する誤差電圧をキャンセルした後、電流
モードの乗算を行うことでデバイスバラツキに影響しな
い高精度のアナログ乗算器が実現できる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
サブスレッショルド特性によって電流電圧変換された２
つの入力電流は、電圧に対数圧縮された容量手段によっ
てフローティングポイントで加重平均値和が取られ、２
つの入力電流の積の項を持つ電圧を発生させる。この電
圧をサブスレッショルド特性を持った絶縁ゲート型トラ
ンジスタで指数変換してリニアな２つの電流積をとるこ
とを可能とした。本発明の回路構成を入力構成完全対称
型とし電圧加算を容量結合による高精度な加算方式を採
用した為、僅かなトランジスタ数で高精度なアナログ電
流積を演算することが可能となった。またサブスレッシ
ョルド領域でのオペレーションである為、低消費電流動
作が可能となり、本発明の半導体回路を多数使用して
も、チップ面積の小さい低消費電力なアナログ並列乗算
ユニット及びアナログ演算ユニットを構成することが出
来る。
サブスレッショルド特性によって電流電圧変換された２
つの入力電流は、電圧に対数圧縮された容量手段によっ
てフローティングポイントで加重平均値和が取られ、２
つの入力電流の積の項を持つ電圧を発生させる。この電
圧をサブスレッショルド特性を持った絶縁ゲート型トラ
ンジスタで指数変換してリニアな２つの電流積をとるこ
とを可能とした。本発明の回路構成を入力構成完全対称
型とし電圧加算を容量結合による高精度な加算方式を採
用した為、僅かなトランジスタ数で高精度なアナログ電
流積を演算することが可能となった。またサブスレッシ
ョルド領域でのオペレーションである為、低消費電流動
作が可能となり、本発明の半導体回路を多数使用して
も、チップ面積の小さい低消費電力なアナログ並列乗算
ユニット及びアナログ演算ユニットを構成することが出
来る。
【００２５】また、本発明による電流モードアナログ乗
算器のフローティングポイントにリセット手段を設けリ
セット時に一定電圧を配給し、入力電流値もリセット時
に零又は入力最低電流値に設定することでＭＯＳデバイ
スのＶthバラツキによるオフセットを第一及び第二の容
量手段に覚えさせることで、Ｖthバラツキ依存をなくし
た為、同一チップ上に複数個の本発明の半導体回路を集
積化しても、ブロック間での誤差の無い電流モードアナ
ログ演算器を可能とした。この為、超並列なアナログ積
和演算が可能となり、視覚画像情報処理等の超並列演算
を小さなチップで低消費電力かつ高精度に実現できる。
算器のフローティングポイントにリセット手段を設けリ
セット時に一定電圧を配給し、入力電流値もリセット時
に零又は入力最低電流値に設定することでＭＯＳデバイ
スのＶthバラツキによるオフセットを第一及び第二の容
量手段に覚えさせることで、Ｖthバラツキ依存をなくし
た為、同一チップ上に複数個の本発明の半導体回路を集
積化しても、ブロック間での誤差の無い電流モードアナ
ログ演算器を可能とした。この為、超並列なアナログ積
和演算が可能となり、視覚画像情報処理等の超並列演算
を小さなチップで低消費電力かつ高精度に実現できる。
【図１】本発明の第一実施例を示す回路図である。
【図２】本発明の第二実施例を示す回路図である。
【図３】本発明の第三実施例を示す回路図である。
【図４】従来の電流モード乗算器である。
【図５】フローティングデート電極を有する多入力のＭ
ＯＳトランジスタの概念図である。
ＯＳトランジスタの概念図である。
【図６】本実施例で用いることができる２入力の容量結
合を持ったνＭＯＳの概念図である。
合を持ったνＭＯＳの概念図である。
１ 第一の入力信号電流源 ２ 第二の入力信号電流源 ３ 出力端子 ４ 電源電圧 ５ 接地電位 ６ ＮＭＯＳトランジスタ ７ ＮＭＯＳトランジスタ ８ ＮＭＯＳトランジスタ ９ ＮＭＯＳトランジスタ １０ 第一の容量手段 １１ 第二の容量手段 １２ ＮＭＯＳトランジスタ １３ ＰＭＯＳトランジスタ １４ ＰＭＯＳトランジスタ １５ ＰＭＯＳトランジスタ １６ ＰＭＯＳトランジスタ １７ ＰＭＯＳトランジスタ １８ スイッチ手段 １９ 基準電圧 ５０ ＭＯＳトランジスタ ５１ ＭＯＳトランジスタ ５２ ＭＯＳトランジスタ ５３ ＭＯＳトランジスタ ５４ ＭＯＳトランジスタ ５５ ＭＯＳトランジスタ ５６ ＭＯＳトランジスタ ５７ ＭＯＳトランジスタ ５８ 第三の入力信号電流手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号
Claims (6)
- 【請求項１】 ゲート・ソース電圧がしきい値よりも低
く、ドレイン電流がゲート・ソース電圧の指数関数で表
されるサブスレッショルド領域で動作する絶縁ゲート型
トランジスタを用いて構成される回路において、 ゲート・ドレイン間が短絡され、ソースが低圧側電源電
位又は高圧側電源電位に接続された第一の絶縁ゲート型
トランジスタのゲート・ドレイン接続点に、ゲート・ド
レイン間が短絡された第二の絶縁ゲート型トランジスタ
のソースが接続され、該第二の絶縁ゲート型トランジス
タのゲート・ドレイン接続点に、第一の入力信号電流手
段が接続され、 ゲート・ドレイン間が短絡され、ソースが低圧側電源電
位又は高圧側電源電位に接続された第三の絶縁ゲート型
トランジスタのゲート・ドレイン接続点に、ゲート・ド
レイン間が短絡された第四の絶縁ゲート型トランジスタ
のソースが接続され、該第四の絶縁ゲート型トランジス
タのゲート・ドレイン接続点に、第二の入力信号電流手
段が接続され、 前記第二及び第四の絶縁ゲート型トランジスタのゲート
・ドレイン接続点はそれぞれ第一及び第二の容量手段に
接続され、該第一及び第二の容量手段の出力側は共通接
続されて第五の絶縁ゲート型トランジスタのゲートに接
続されてフローティングポイントを形成し、該第五の絶
縁ゲート型トランジスタのソースは低圧側電源電位又は
高圧側電源電位に接続され、 前記第五の絶縁ゲート型トランジスタのドレイン電流を
演算出力としてなる半導体集積回路。 - 【請求項２】 前記演算出力の電流が、前記第一の入力
信号電流手段の電流と前記第二の入力信号電流手段の電
流の積になることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】 前記第一、第二、第三、第四および第五
の絶縁ゲート型トランジスタの（チャネル幅）／（チャ
ネル長）の大きさが全て同一であることを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項４】 前記第五の絶縁ゲート型トランジスタ及
び前記第一、第二の容量手段が、半導体基板上に互いに
離間して設けられたソース・ドレイン領域間のチャネル
領域上に、第一のゲート酸化膜を介してフローティング
ゲート電極を形成し、このフローティングゲート電極上
に第二のゲート酸化膜を介して互いに電気的に絶縁され
た二つのゲート電極を有したトランジスタからなること
を特徴とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記フローティングポイントをリセット
用スイッチ手段を介して基準電位に接続したことを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項６】 前記リセット用スイッチ手段が導通して
いるときに、前記第一及び第二の入力信号電流手段の電
流値を零または所定の電流値としたことを特徴とする請
求項５に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176866A JPH1125201A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
| US09/110,012 US6100741A (en) | 1997-07-02 | 1998-07-02 | Semiconductor integrated circuit utilizing insulated gate type transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176866A JPH1125201A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1125201A true JPH1125201A (ja) | 1999-01-29 |
Family
ID=16021184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176866A Pending JPH1125201A (ja) | 1997-07-02 | 1997-07-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6100741A (ja) |
| JP (1) | JPH1125201A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1127116A (ja) | 1997-07-02 | 1999-01-29 | Tadahiro Omi | 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ |
| US7400184B2 (en) * | 2005-04-22 | 2008-07-15 | Sitel Semiconductor B.V. | Current mode multiplier based on square root voltage-current relationship of MOS transistor |
| US11112455B2 (en) * | 2019-02-26 | 2021-09-07 | Texas Instruments Incorporated | Built-in self-test circuits and related methods |
| CN114911299B (zh) * | 2022-07-18 | 2022-10-28 | 深圳市英特瑞半导体科技有限公司 | 用于晶振温度补偿的高阶函数产生电路及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2746289B2 (ja) * | 1989-09-09 | 1998-05-06 | 忠弘 大見 | 素子の作製方法並びに半導体素子およびその作製方法 |
| US5391947A (en) * | 1992-08-10 | 1995-02-21 | International Business Machines Corporation | Voltage ratio to current circuit |
| US5600270A (en) * | 1993-06-18 | 1997-02-04 | Yozan Inc. | Computational circuit |
| US5835045A (en) * | 1994-10-28 | 1998-11-10 | Canon Kabushiki Kaisha | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| US5939925A (en) * | 1995-03-31 | 1999-08-17 | Tadashi Shibata And Tadahiro Ohmi | Semiconductor circuitry to process analog signals using weighted- sum operations |
-
1997
- 1997-07-02 JP JP9176866A patent/JPH1125201A/ja active Pending
-
1998
- 1998-07-02 US US09/110,012 patent/US6100741A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6100741A (en) | 2000-08-08 |
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