JPH0690736B2 - Ｍｏｓｆｅｔ乗算演算器 - Google Patents
Ｍｏｓｆｅｔ乗算演算器Info
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- JPH0690736B2 JPH0690736B2 JP4292340A JP29234092A JPH0690736B2 JP H0690736 B2 JPH0690736 B2 JP H0690736B2 JP 4292340 A JP4292340 A JP 4292340A JP 29234092 A JP29234092 A JP 29234092A JP H0690736 B2 JPH0690736 B2 JP H0690736B2
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- Japan
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- mosfet
- voltage
- multiplication calculator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- Engineering & Computer Science (AREA)
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- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴ乗算演算器
に関するもので、特に、対称形電圧および電流ミラーに
よってオフセット電圧を相殺させＭＯＳＦＥＴの非線形
電流が除去されるようになしたＭＯＳＦＥＴ乗算演算器
に関するものである。
に関するもので、特に、対称形電圧および電流ミラーに
よってオフセット電圧を相殺させＭＯＳＦＥＴの非線形
電流が除去されるようになしたＭＯＳＦＥＴ乗算演算器
に関するものである。
【０００２】
【従来の技術】最近、ＶＬＳＩ技術が発達するに従って
ディジタルシステムだけでなくアナログシステムも集積
化することが必要となった。これはディジタル技術がこ
れ以上コンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者接続
部の人間化、あるいは神経網の具現という新たな分野等
に総合的適用が要求されるためである。
ディジタルシステムだけでなくアナログシステムも集積
化することが必要となった。これはディジタル技術がこ
れ以上コンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者接続
部の人間化、あるいは神経網の具現という新たな分野等
に総合的適用が要求されるためである。
【０００３】
【発明が解決しようとする課題】このような背景から古
典的な意味の演算という側面と実際の外部との接続ある
いは模擬具現という側面から実在のＶＬＳＩ技術の使用
のディジタル回路あるいはシステムの限界が現われてい
る。これは、既存のＶＬＳＩ技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は制限された精密度と設計の難易度のために
一般的にＶＬＳＩ化が難しいという問題点がある。
典的な意味の演算という側面と実際の外部との接続ある
いは模擬具現という側面から実在のＶＬＳＩ技術の使用
のディジタル回路あるいはシステムの限界が現われてい
る。これは、既存のＶＬＳＩ技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は制限された精密度と設計の難易度のために
一般的にＶＬＳＩ化が難しいという問題点がある。
【０００４】したがって、本発明はディジタルシステム
具現に有利な既存のＶＬＳＩ技術と新たなアナログ集積
回路として高精密度の乗算演算機能を共に提供し、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができるＭＯＳＦＥＴ乗算演算器を提供す
ることにその目的がある。
具現に有利な既存のＶＬＳＩ技術と新たなアナログ集積
回路として高精密度の乗算演算機能を共に提供し、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができるＭＯＳＦＥＴ乗算演算器を提供す
ることにその目的がある。
【０００５】本発明の他の目的は、神経網具現に効果的
なアナログ−ディジタル混合（Ｈｙｂｒｉｄ）形の人工
神経環（Ｓｙｎａｐｓｅ）を提供して次世代コンピュー
タの具現が可能となるようにすることにある。
なアナログ−ディジタル混合（Ｈｙｂｒｉｄ）形の人工
神経環（Ｓｙｎａｐｓｅ）を提供して次世代コンピュー
タの具現が可能となるようにすることにある。
【０００６】
【課題を解決するための手段】本発明のＭＯＳＦＥＴ乗
算演算器は、対称形入力電圧および電流ミラーによって
ＭＯＳＦＥＴのオフセット電圧を相殺させて全体電流が
線形的に変化するようにするＭＯＳＦＥＴ線形手段と、
ＭＯＳＦＥＴ線形手段と接地間に接続されるインピーダ
ンス素子とを備える。
算演算器は、対称形入力電圧および電流ミラーによって
ＭＯＳＦＥＴのオフセット電圧を相殺させて全体電流が
線形的に変化するようにするＭＯＳＦＥＴ線形手段と、
ＭＯＳＦＥＴ線形手段と接地間に接続されるインピーダ
ンス素子とを備える。
【０００７】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明することにする。
説明することにする。
【０００８】図１（ａ）はＭＯＳＦＥＴのシンボルを、
図１（ｂ）はＭＯＳＦＥＴの非飽和領域での等価モデル
を各々示すが、非飽和領域でのドレイン電流特性は次の
式で示される。
図１（ｂ）はＭＯＳＦＥＴの非飽和領域での等価モデル
を各々示すが、非飽和領域でのドレイン電流特性は次の
式で示される。
【０００９】 Ｉ＝（ＣOX・Ｗ・μ）・（−Ｖds 2 ）／（２・Ｌ） …（１） となり、 １／Ｒ＝（ＣOX・Ｗ・μ）・（Ｖgs−Ｖt ）／Ｌ …（２） となる。
【００１０】ここで、μは多数キャリアの移動度、ＣOX
は単位面積当りのゲートキャパシタンス、Ｌはチャンネ
ルの長さ、Ｗはチャンネルの幅（Ｌに垂直方向）、Ｖds
はドレインおよびソース端子間の電圧、Ｖgsはゲートお
よびソース端子間の電圧、Ｖ t は限界電圧である。
は単位面積当りのゲートキャパシタンス、Ｌはチャンネ
ルの長さ、Ｗはチャンネルの幅（Ｌに垂直方向）、Ｖds
はドレインおよびソース端子間の電圧、Ｖgsはゲートお
よびソース端子間の電圧、Ｖ t は限界電圧である。
【００１１】図２は本発明のＭＯＳＦＥＴの線形手段の
基本構造図で、電圧ＶX の演算入力用の供給電圧源は第
１の抵抗性素子１０、ＭＯＳＦＥＴ Ｍ１および第２の
抵抗性素子２０を経由して電圧−ＶX の演算入力用の供
給電圧源に接続される。また、電圧ＶX の供給電圧源は
第１の定電流源３０、ノードＡおよび第２の定電流源４
０を経由して電圧−ＶX の供給電源に接続され、ＭＯＳ
ＦＥＴ Ｍ１のゲート端子に演算入力用電圧Ｖg が供給
されるように構成されるがその動作説明は次のとおりで
ある。
基本構造図で、電圧ＶX の演算入力用の供給電圧源は第
１の抵抗性素子１０、ＭＯＳＦＥＴ Ｍ１および第２の
抵抗性素子２０を経由して電圧−ＶX の演算入力用の供
給電圧源に接続される。また、電圧ＶX の供給電圧源は
第１の定電流源３０、ノードＡおよび第２の定電流源４
０を経由して電圧−ＶX の供給電源に接続され、ＭＯＳ
ＦＥＴ Ｍ１のゲート端子に演算入力用電圧Ｖg が供給
されるように構成されるがその動作説明は次のとおりで
ある。
【００１２】抵抗性ＭＯＳＦＥＴ Ｍ１に流れる電流Ｉ
１は、 Ｉ１＝（ＣOX・Ｗ・μ）／Ｌ｛（Ｖgs−Ｖt ）・Ｖds 2 −Ｖds／２｝ ＝ａ・｛（Ｖg ＋ＶX −Ｖt ）・２ＶX −４ＶX 2 ／２｝ ＝ａ・（Ｖg −Ｖt ）・２ＶX ＝ａ・Ｖg ・Ｖgs−β …（３） になる。
１は、 Ｉ１＝（ＣOX・Ｗ・μ）／Ｌ｛（Ｖgs−Ｖt ）・Ｖds 2 −Ｖds／２｝ ＝ａ・｛（Ｖg ＋ＶX −Ｖt ）・２ＶX −４ＶX 2 ／２｝ ＝ａ・（Ｖg −Ｖt ）・２ＶX ＝ａ・Ｖg ・Ｖgs−β …（３） になる。
【００１３】ただし、ａ＝（ＣOX・Ｗ・μ）／Ｌ Ｖd ＝ＶX Ｖs ＝−ＶX Ｖds＝２ＶX であり、βはオフセット項である。
【００１４】それで、式（３）よりオフセット除去用の
電流源とＩ１のような大きさの電流源（電流−ミラー等
の利用）を利用してβ項を相殺させると式（１）での２
次項が除去され、最終電流ＩはＶg とＶdsの積に比例す
るので乗算演算器に利用することができる。
電流源とＩ１のような大きさの電流源（電流−ミラー等
の利用）を利用してβ項を相殺させると式（１）での２
次項が除去され、最終電流ＩはＶg とＶdsの積に比例す
るので乗算演算器に利用することができる。
【００１５】図３は本発明によるＭＯＳＦＥＴ乗算演算
器の回路図で、電圧ＶX の供給電圧源は、ゲートおよび
ドレイン端子が互いに接続されたＭＯＳＦＥＴ Ｍ４
と、ゲート電圧Ｖg が印加されるＭＯＳＦＥＴ Ｍ１
と、ドレインおよびゲート端子が互いに接続されたＭＯ
ＳＦＥＴ Ｍ５とを経由して電圧−ＶX の供給電圧源に
接続される。また電圧ＶX の供給電圧源はオフセット制
御用電流源として動作し、ゲート端子に基準電圧Ｖr が
印加されるＭＯＳＦＥＴ Ｍ３と、ノードＡと、ゲート
端子がＭＯＳＦＥＴ Ｍ５のゲート端子に接続される電
流ミラー用ＭＯＳＦＥＴ Ｍ２とを経由して、電圧−Ｖ
X の供給電圧源に接続され、ＭＯＳＦＥＴ線形手段１を
形成する。そして、ノードＡと接地間にインピーダンス
素子Ｚが接続され、ノードＡが出力ＶO になるように構
成されるが、この動作説明は次のとおりである。
器の回路図で、電圧ＶX の供給電圧源は、ゲートおよび
ドレイン端子が互いに接続されたＭＯＳＦＥＴ Ｍ４
と、ゲート電圧Ｖg が印加されるＭＯＳＦＥＴ Ｍ１
と、ドレインおよびゲート端子が互いに接続されたＭＯ
ＳＦＥＴ Ｍ５とを経由して電圧−ＶX の供給電圧源に
接続される。また電圧ＶX の供給電圧源はオフセット制
御用電流源として動作し、ゲート端子に基準電圧Ｖr が
印加されるＭＯＳＦＥＴ Ｍ３と、ノードＡと、ゲート
端子がＭＯＳＦＥＴ Ｍ５のゲート端子に接続される電
流ミラー用ＭＯＳＦＥＴ Ｍ２とを経由して、電圧−Ｖ
X の供給電圧源に接続され、ＭＯＳＦＥＴ線形手段１を
形成する。そして、ノードＡと接地間にインピーダンス
素子Ｚが接続され、ノードＡが出力ＶO になるように構
成されるが、この動作説明は次のとおりである。
【００１６】ＭＯＳＦＥＴ Ｍ１に流れる電流を、電流
ミラー用ＭＯＳＦＥＴ Ｍ２による電流Ｉ１と、オフセ
ット制御用電流源として動作されるＭＯＳＦＥＴ Ｍ３
に流れる電流Ｉ２とによって電流Ｉが線形的に流れるよ
うになるので、インピーダンス素子Ｚによる出力電圧Ｖ
O が出力されるが、出力電圧ＶO はＶX およびＶg の積
に比例する値で出力される。このような乗算演算機能は
ＭＯＳＦＥＴの非飽和領域での１次線形関係だけを浮か
ばせた新たな回路である。
ミラー用ＭＯＳＦＥＴ Ｍ２による電流Ｉ１と、オフセ
ット制御用電流源として動作されるＭＯＳＦＥＴ Ｍ３
に流れる電流Ｉ２とによって電流Ｉが線形的に流れるよ
うになるので、インピーダンス素子Ｚによる出力電圧Ｖ
O が出力されるが、出力電圧ＶO はＶX およびＶg の積
に比例する値で出力される。このような乗算演算機能は
ＭＯＳＦＥＴの非飽和領域での１次線形関係だけを浮か
ばせた新たな回路である。
【００１７】図４は本発明の第１の実施例であり、図３
のＭＯＳＦＥＴ線形手段１のノードＡおよびインピーダ
ンス素子Ｚ間に神経状態を入力することができるように
ＭＯＳＦＥＴ Ｍ８を接続して、ＭＯＳＦＥＴ神経環回
路として動作できるが、ＶXを固定させＶg が神経網の
Ｓｙｎａｐｓｅ Ｗｅｉｇｈｔの役割を行なうように
し、ＭＯＳＦＥＴ Ｍ８のゲート端子に神経状態（Ｎｅ
ｕｔｒａｌ Ｓｔａｔｅ）をパルス形態で印加して帰還
キャパシタで神経状態を蓄積させる神経網環の基本構造
を実現させるための回路である。したがって、少ない数
のトランジスタで神経環を構成することができ、動作ま
た完全な非同期式の高速動作が可能なハイブリッド神経
環回路を具現することができる。
のＭＯＳＦＥＴ線形手段１のノードＡおよびインピーダ
ンス素子Ｚ間に神経状態を入力することができるように
ＭＯＳＦＥＴ Ｍ８を接続して、ＭＯＳＦＥＴ神経環回
路として動作できるが、ＶXを固定させＶg が神経網の
Ｓｙｎａｐｓｅ Ｗｅｉｇｈｔの役割を行なうように
し、ＭＯＳＦＥＴ Ｍ８のゲート端子に神経状態（Ｎｅ
ｕｔｒａｌ Ｓｔａｔｅ）をパルス形態で印加して帰還
キャパシタで神経状態を蓄積させる神経網環の基本構造
を実現させるための回路である。したがって、少ない数
のトランジスタで神経環を構成することができ、動作ま
た完全な非同期式の高速動作が可能なハイブリッド神経
環回路を具現することができる。
【００１８】図５は本発明の第２の実施例で、図３の電
圧ＶX および−ＶX の対称入力端子の各々にＭＯＳＦＥ
Ｔ Ｍ６およびＭＯＳＦＥＴ Ｍ７を各々従属接続し、
ＭＯＳＦＥＴ Ｍ６およびＭＯＳＦＥＴ Ｍ７の各ゲー
ト端子を互いに接続させ神経状態の信号が入力できるよ
うにして、入力電圧がない場合はＭＯＳＦＥＴ Ｍ１お
よびＭＯＳＦＥＴ Ｍ２で消費される消費電流が除去さ
れ、高集積化時に電力消費を極少化させるための神経環
の他の具現回路である。
圧ＶX および−ＶX の対称入力端子の各々にＭＯＳＦＥ
Ｔ Ｍ６およびＭＯＳＦＥＴ Ｍ７を各々従属接続し、
ＭＯＳＦＥＴ Ｍ６およびＭＯＳＦＥＴ Ｍ７の各ゲー
ト端子を互いに接続させ神経状態の信号が入力できるよ
うにして、入力電圧がない場合はＭＯＳＦＥＴ Ｍ１お
よびＭＯＳＦＥＴ Ｍ２で消費される消費電流が除去さ
れ、高集積化時に電力消費を極少化させるための神経環
の他の具現回路である。
【００１９】
【発明の効果】上述のように本発明によると高い精密度
の乗算演算機能を遂行することができるだけでなく、神
経網の具現に効果的なアナログ−ディジタル混合型の人
工神経環を提供して次世代コンピュータの具現が可能と
なる。
の乗算演算機能を遂行することができるだけでなく、神
経網の具現に効果的なアナログ−ディジタル混合型の人
工神経環を提供して次世代コンピュータの具現が可能と
なる。
【図１】（ａ）はＭＯＳＦＥＴのシンボル図、（ｂ）は
ＭＯＳＦＥＴの非飽和領域での等価モデル図である。
ＭＯＳＦＥＴの非飽和領域での等価モデル図である。
【図２】本発明の基本構成図である。
【図３】本発明によるＭＯＳＦＥＴ乗算演算器の回路図
である。
である。
【図４】本発明の第１の実施例の図である。
【図５】本発明の第２の実施例の図である。
１０ 第１の抵抗性素子 ２０ 第２の抵抗素子 ３０ 第１の定電流源 ４０ 第２の定電流源
Claims (6)
- 【請求項１】 対称形入力電圧および電流ミラーによっ
てＭＯＳＦＥＴオフセット電圧を相殺させ全体の電流が
線形的に変化するようにさせるＭＯＳＦＥＴ線形手段
と、 前記ＭＯＳＦＥＴ線形手段と接地間に接続されるインピ
ーダンス素子と、を備えたＭＯＳＦＥＴ乗算演算器。 - 【請求項２】 前記ＭＯＳＦＥＴ線形手段は電圧ＶX の
第１の供給電圧源より並列接続される第１の抵抗性素子
および第１の定電流源と、 前記第１の抵抗性素子から接続され自体のゲート端子に
ゲート電圧Ｖg が印加される第１のＭＯＳＦＥＴと、 前記第１のＭＯＳＦＥＴと電圧−ＶX の第２の供給電圧
源との間に接続される第２の抵抗性素子と、 前記第１の定電流源と前記第２の供給電圧源との間に接
続される第２の定電流源と、を備えた請求項１記載のＭ
ＯＳＦＥＴ乗算演算器。 - 【請求項３】 前記ＭＯＳＦＥＴ線形手段とインピーダ
ンス素子との間に接続されるが自体のゲート端子に神経
状態が入力され神経網環として動作できるようにする第
２のＭＯＳＦＥＴを備えた請求項１記載のＭＯＳＦＥＴ
乗算演算器。 - 【請求項４】 前記ＭＯＳＦＥＴ線形手段の対称形入力
端子から各々従属接続され、それらの各ゲート端子が互
いに接続されたまま神経状態を入力して神経環として作
動できるようにする第３のＭＯＳＦＥＴおよび第４のＭ
ＯＳＦＥＴを備えた請求項１記載のＭＯＳＦＥＴ乗算演
算器。 - 【請求項５】 前記第１の抵抗性素子および第２の抵抗
性素子として、自体のゲートおよびドレイン端子が互い
に接続された第５のＭＯＳＦＥＴおよび第６のＭＯＳＦ
ＥＴを備えた請求項２記載のＭＯＳＦＥＴ乗算演算器。 - 【請求項６】 前記第１の定電流源および第２の定電流
源として、第７のＭＯＳＦＥＴおよび第８のＭＯＳＦＥ
Ｔを備えた請求項２記載のＭＯＳＦＥＴ乗算演算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019375A KR940004430B1 (ko) | 1991-11-01 | 1991-11-01 | Mosfet 저항성 제어형 곱셈연산기 |
| KR19375 | 1991-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225365A JPH05225365A (ja) | 1993-09-03 |
| JPH0690736B2 true JPH0690736B2 (ja) | 1994-11-14 |
Family
ID=19322149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292340A Expired - Fee Related JPH0690736B2 (ja) | 1991-11-01 | 1992-10-30 | Ｍｏｓｆｅｔ乗算演算器 |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US5237289A (ja) |
| JP (1) | JPH0690736B2 (ja) |
| KR (1) | KR940004430B1 (ja) |
| AT (1) | AT398010B (ja) |
| BE (1) | BE1005270A5 (ja) |
| CH (1) | CH684665A5 (ja) |
| DE (1) | DE4222846C2 (ja) |
| DK (1) | DK81992A (ja) |
| ES (1) | ES2040659B1 (ja) |
| FR (1) | FR2683353B1 (ja) |
| GB (1) | GB2261093B (ja) |
| GR (1) | GR1002150B (ja) |
| IT (1) | IT1255431B (ja) |
| LU (1) | LU88148A1 (ja) |
| MC (1) | MC2322A1 (ja) |
| NL (1) | NL9201248A (ja) |
| PT (1) | PT100693A (ja) |
| SE (1) | SE9201883L (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548354A (ja) * | 1991-08-19 | 1993-02-26 | Matsushita Electric Ind Co Ltd | 利得制御回路および半導体装置 |
| DE69524220T2 (de) * | 1995-09-27 | 2002-07-11 | St Microelectronics Srl | Vierquadrantenmultiplizierer mit niedrigem Verbrauch und niedriger Spannung, insbesondere für neuronale Anwendungen |
| US5720004A (en) * | 1995-09-29 | 1998-02-17 | United Microelectronics Corporation | Current-mode hamming neural network |
| US5917368A (en) * | 1996-05-08 | 1999-06-29 | Telefonatiebolaget Lm Ericsson | Voltage-to-current converter |
| KR100219036B1 (ko) * | 1996-09-30 | 1999-09-01 | 이계철 | 저전압형 모스펫 콘트롤링 곱셈기 |
| KR100219037B1 (ko) * | 1996-10-01 | 1999-09-01 | 이계철 | 선형화된 저항성을 이용한 모스펫 아날로그 곱셈기 |
| JP3545142B2 (ja) * | 1996-11-25 | 2004-07-21 | 三菱電機株式会社 | 差動増幅器 |
| FR2769388B1 (fr) * | 1997-10-07 | 2001-08-03 | Korea Telecomm Authority | Multiplieur et synapse de reseau neuronal utilisant un miroir de courant comportant des transistors a effet de champ mos de faible puissance |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032767A (en) * | 1976-02-26 | 1977-06-28 | The United States Of America As Represented By The Secretary Of The Navy | High-frequency ccd adder and multiplier |
| US4156923A (en) * | 1977-10-17 | 1979-05-29 | Westinghouse Electric Corp. | Method and apparatus for performing matrix multiplication or analog signal correlation |
| US4760349A (en) * | 1986-08-19 | 1988-07-26 | Regents Of The University Of Minnesota | CMOS analog standard cell arrays using linear transconductance elements |
| US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
| US4825174A (en) * | 1988-06-20 | 1989-04-25 | American Telephone And Telegraph Company, At&T Bell Laboratories | Symmetric integrated amplifier with controlled DC offset voltage |
| US4931674A (en) * | 1988-11-16 | 1990-06-05 | United States Of America As Represented By The Secretary Of The Navy | Programmable analog voltage multiplier circuit means |
| US4906873A (en) * | 1989-01-12 | 1990-03-06 | The United States Of America As Represented By The Secretary Of The Navy | CMOS analog four-quadrant multiplier |
| JPH02287670A (ja) * | 1989-04-27 | 1990-11-27 | Mitsubishi Electric Corp | 半導体神経回路網 |
| JPH02311972A (ja) * | 1989-05-29 | 1990-12-27 | Matsushita Electric Ind Co Ltd | ニューロン素子回路 |
| EP0428716B1 (en) * | 1989-06-15 | 1995-08-30 | General Electric Company | Neural net using differential capacitively coupled input and output lines |
| US4978873A (en) * | 1989-10-11 | 1990-12-18 | The United States Of America As Represented By The Secretary Of The Navy | CMOS analog four-quadrant multiplier |
| US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
| US5097156A (en) * | 1991-04-11 | 1992-03-17 | The United States Of America As Represented By The Secretary Of The Navy | Circuitry for compensating for transistor parameter mismatches in a CMOS analog four-quadrant multiplier |
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1991
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