AT398010B

AT398010B - Mosfet-steuermultiplizierschaltung

Info

Publication number: AT398010B
Application number: AT0144692A
Authority: AT
Original assignee: Korea Telecommunication
Priority date: 1991-11-01
Filing date: 1992-07-15
Publication date: 1994-08-25
Also published as: SE9201883D0; ITMI921727A1; ES2040659B1; GR920100399A; IT1255431B; GB2261093B; DK81992D0; JPH05225365A; FR2683353B1; GB9213382D0; ATA144692A; FR2683353A1; JPH0690736B2; ES2040659A2; DE4222846A1; BE1005270A5; MC2322A1; KR940004430B1; GR1002150B; LU88148A1

Description

AT 398 010 B

Die vorliegende Erfindung betrifft eine MOSFET-Steuermultipiizierschaltung.

Durch die Entwicklung der VLSI(Größtmaßstabintegration)-Technologie hat sich die Notwendigkeit ergeben, die Integrationstechnologie nicht nur in digitale Systeme, sondern auch in analoge Systeme einzubringen. So wird die Digitaltechnologie beispielsweise für Computer verwendet und auch auf einem neuen Gebiet, auf dem es möglich ist, entweder eine Humanisierung oder die Verwendung eines neuronalen Kommunikationtechniknetzes zwischen fernbedienten Systemen oder zwischen Benutzerverbindungen zu erreichen. Unter diesen Umständen gibt es, sowohl in einem klassischen Sinn des algorithmischen Aspekts als auch in einem simulierten Realisationsaspekt, das heißt einer realen Verbindung von außen, beim digitalen System der VLSI-Technik nach dem Stand der Technik Beschränkungen. Für den Multiplikationsvorgang, der auf einem Verfahren basiert, bei dem VLSI-Technologie verwendet wird, ergeben sich Probleme, da die für die notwendigen Chips erforderliche Breite sich beträchtlich erhöht und die Betriebsgeschwindigkeit des Systems zum Durchführen des Synchronisationsvorgangs des Systems beschränkt ist. Zusätzlich gibt es bei der Technologie des analogen integrierten Schaltkreises Schwierigkeiten bei der Realisierung der VLSI-Technologie, und zwar aufgrund ihrer beschränkten Präzision und Schwierigkeiten im Systemaufbau.

Deshalb ist es ein Ziel der vorliegenden Erfindung, die obengenannten Probleme zu lösen und eine MOSFET-Steuermultiplizierschaltung zu schaffen, bei welcher eine präzise Funktion der betriebsmäßigen Multiplikation geboten wird, wobei sowohl VLSI-Technologie - die den Vorteil hat, daß damit das digitale System erreicht wird - als auch ein neuer analoger integrierter Schaltkreis verwendet wird.

Weiterhin ist es ein Ziel der vorliegenden Erfindung, einen analog-digitalen Hybridtyp einer künstlichen neuronalen Synapse zu schaffen, um ein Schema für die neue Generation von Computertechnologie zu verwirklichen.

Diese Ziele werden bei einer MOSFET-Steuermultiplizierschaltung erfindungsgemäß dadurch erreicht, daß eine MOSFET-Lineareinrichtung zum linearen Variieren des Ausgangsstroms an einen Knoten gemäß einer Eingangsspannung von einer Eingangsspannungsquelle und einer symmetrischen Eingangsspannung von zwei Spannungsquellen vorgesehen. ist, wobei die MOSFET-Lineareinrichtung umfaßt: ein erstes Widerstandselement, das mit einer der zwei Spannungsquellen verbunden ist; einen ersten MOSFET mit einer Gateelektrode, die mit der Eingangsspannungsquelle verbunden ist, einer Drainelektrode, die mit dem ersten Widerstandselement verbunden ist, und einer Sourceelektrode; ein zweites Widerstandselement, das mit der anderen der zwei Spannungsquellen und der Sourceelektrode des ersten MOSFETs verbunden ist; eine erste Stromquelle, die als eine Stromquelle zur Offsetsteuerung fungiert, verbunden mit der einen der zwei Spannungsquellen und mit dem Knoten; eine zweite Stromquelle für den Stromspiegelschaltkreis, die mit dem Knoten und mit der anderen der zwei Spannungsquellen verbunden ist; und daß ein Impedanzelement vorgesehen ist, an dem eine Spannung auftritt, wobei das Impedanzelement mit dem Knoten der MOSFET-Lineareinrichtung und Masse verbunden ist. Dadurch wird eine MOSFET-Steuermultiplizierschal-tung zum Erhalten der genauen Funktion der betriebsmäßigen Multiplikation durch Versetzen der Offsetspannung eines MOSFET durch Einsatz symmetrischer Spannungen geschaffen, die über einen Wider-stands-MOSFET und einen Stromspiegelschaltkreis angelegt werden, um den nicht-linearen Strom vom MOSFET zu entfernen und die Genauigkeit der Multiplizierschaltung dadurch wesentlich zu verbessern.

Eine weitere MOSFET-Stuermuitiplizierschaltung ist erfindungsgemäß dadurch gekennzeichnet, daß sie umfaßt: einen ersten MOSFET mit einer Sourceelektrode, einer Drainelektrode und einer Gateelektrode, wobei die Gateelektrode mit einer Eingangsspannungsquelle verbunden ist; einem vierten MOSFET mit einer Gateelektrode und einer Drainelektrode, die miteinander verbunden sind, um mit der einen von zwei symmetrischen Spannungsquellen verbunden zu sein, und einer Sourceelektrode, die mit der Drainelektro-de des ersten MOSFETs verbunden ist; einem fünften MOSFET mit einer Sourceeiektrode, einer Gateelektrode und einer Drainelektrode, wobei die Drainelektrode und die Gateelektrode miteinander verbunden sind, um mit der Sourceelektrode des ersten MOSFETs verbunden zu sein, welche Sourceelektrode mit der anderen von zwei symmetrischen Spannungsquellen verbunden ist; einen dritten MOSFET mit einer Drainelektrode, die mit der Draineiektrode und Gateelektrode des vierten MOSFETs und mit einem von zwei Spannungsquellen verbunden ist, und mit einer Sourceelektrode, die mit einem Knoten verbunden ist, und einer Gateelektrode, an die eine Bezugsspannung von einer Bezugsspannungsquelte angelegt ist; einen zweiten MOSFET mit einer Sourceelektrode, einer Gateeiektrode und einer Drainelektrode, wobei die Drainelektrode mit dem Knoten verbunden ist, und wobei die Sourceelektrode mit der Sourceeiektrode des fünften MOSFETs und der anderen von zwei Spannungsquellen verbunden ist; und ein Impedanzelement, an dem eine Spannung auftritt, wobei das Impedanzelement mit dem Knoten und Masse verbunden ist.

Eine weitere MQSFET-Steuermultiplizierschaltung ist erfindungsgemäß dadurch gekennzeichnet daß sie umfaßt: einen ersten MOSFET mit einer Sourceeiektrode, einer Drainelektrode und einer Gateelektrode, wobei die Gatelektrode mit einer Spannungsquelle verbunden ist; einen vierten MOSFET mit einer 2

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Gateelektrode und einer Drainelektrode, die miteinander und mit der einen von zwei symmetrischen Spannungsquellen verbunden sind, und einer Sourceelektrode, die mit der Drainelektrode des ersten MOSFET verbunden ist; einen fünften MOSFET mit einer Sourceelektrode, einer Gateelektrode und einer Drainelektrode, wobei die Drainelektrode und die Gateelektrode miteinander und mit der Sourceelektrode des ersten MOSFETs verbunden sind, wobei die Sourceelektrode des fünften MOSFETs mit der anderen von zwei symmetrischen Spannungsquellen verbunden ist; einen dritten MOSFET mit einer Drainelektrode, die mit der Drainelektrode und Gateelektrode des vierten MOSFETs und mit der einen von zwei Spannungsquellen verbunden ist, und mit einer Sourceelektrode, die mit einem Knoten verbunden ist, und einer Gateelektrode, die zum Anlagen einer Bezugsspannung von einer Bezugsspannungsquelle verbunden ist; einen zweiten MOSFET mit einer Sourceelektrode, einer Gateelektrode und einer Drainelektrode, wobei diese Drainelektrode mit dem Knoten verbunden ist und wobei die Sourceelektrode mit der Sourceelektrode des fünften MOSFETs und der anderen von zwei Spannungsquellen verbunden ist; ein Impedanzelement, an dem eine Spannung auftritt, wobei das Impedanzelement mit dem Knoten und Masse verbunden ist; und einem achten MOSFET, der zwischen den Knoten und das Impedanzelement geschaltet ist und eine Gateelektrode zum Anlegen eines neuronalen Zustandssignals aufweist, um dadurch als ein neuronales Synapsennetz zu fungieren.

Eine weitere MOSFET-Steuermultiplizierschaltung ist erfindungsgemäß dadurch gekennzeichnet, daß sie umfaßt: einen ersten MOSFET mit einer Sourceelektrode, einer Drainelektrode und einer Gateelektrode, wobei die Gateelektrode mit einer Spannungsquelle verbunden ist; einen vierten MOSFET mit einer Gateelektrode und einer Drainelektrode, die miteinander und mit der einen von zwei symmetrischen Spannungsquellen verbunden sind und einer Sourceelektrode, die mit der Drainelektrode des ersten MOSFETs verbunden ist; einen fünften MOSFET mit einer Sourceelektrode, einer Gateelektrode und einer Drainelektrode, wobei die Drainelektrode und die Gateelektrode miteinander und mit der Sourceelektrode des ersten MOSFETS verbunden sind und wobei die Sourceelektrode des fünften MOSFETs mit der anderen von zwei symmetrischen Spannungsquellen verbunden ist; einen dritten MOSFET mit einer Drainelektrode, die mit der Drainelektrode und Gateelektrode des vierten MOSFETs und mit der einen von zwei Spannungsquellen verbunden ist, und mit einer Sourceelektrode, die mit einem Knoten verbunden ist und einer Gateelektrode, an die eine Bezugsspannung von einer Bezugsspannungsquelie angelegt ist; einen zweiten MOSFET mit einer Sourceelektrode, einer Gateelektrode und einer Drainelektrode, wobei die Drainelektrode mit dem Knoten verbunden ist und wobei die Sourceelektrode mit der Sourceelektrode des fünften MOSFETs und mit der anderen von zwei Spannungsquellen verbunden ist; ein Impedanzelement, an dem eine Spannung auftritt, wobei das Impedanzelement mit dem Knoten und Masse verbunden ist; wobei die verbundenen ersten, zweiten, dritten, vierten und fünften MOSFETs eine MOSFET-Lineareinrichtung definieren, ein sechstes MOSFET zwischen die eine von zwei Spannungsquellen und die MOSFET-Lineareinrichtung geschaltet ist, um Spannung von der einen von zwei Spannungsquellen aufzunehmen und einen siebenten MOSFET, der zwischen die andere von zwei Spannungsquellen und die MOSFET-Lineareinrichtung geschaltet ist, um Spannung von der anderen von zwei Spannungsquellen aufzunehmen, wobei jeder der sechsten und siebenten MOSFETs weiters Gateelektroden einschließt, die miteinander verbunden sind, um ein neuronales Zustandssignal zu erhalten, um dadurch als ein neuronales Synapsennetz zu fungieren.

Eine spezifische Ausführungsform der erfindungsgemäßen MOSFET-Analogmultiplizierschaltung ist in den Zeichnungen gezeigt. Zusammenfassend bezieht sich die Erfindung auf eine MOSFET-gesteuerte Multiplizierschaltung, die MOSFET-Lineareinrichtungen 1 zum linearen Variieren des an einen Knoten A, d.h. einen speziellen Verbindungspunkt, abgegebenen Ausgangsstrom I gemäß einer Eingangsspannung von einer Eingangsspannungsquelle Vg und einer symmetrischen Eingangsspannung von Spannungsquellen Vx und -Vx umfaßt. Die Eingangsspannung von einer Eingangsspannungsquelle Vg ist im Betrieb der symmetrischen Eingangsspannung von den Spannungsquellen Vx und -Vx zugeordnet. Ein Impedanzelement Z liefert eine Spannung Vo, wobei das Impedanzelement Z mit dem Knoten A der MOSFET-Lineareinrichtung 1 und Masse verbunden ist.

Die MOSFET-Lineareinrichtung umfaßt vorzugsweise ein erstes Widerstandsetement 10, das mit einer Spannungsquelle Vx und mit einer Qrainelektrode eines MOSFET M1 verbunden ist (Der Ausdruck "verbunden” bedeutet, daß das spezielle Element im Schaltkreis gemäß vorliegender Erfindung auf eine Weise verbunden ist daß der Zweck des Schaltkreises erreicht wird, d.h. die MOSFET-Lineareinrichtung 1 einen linear variierenden Strom i abgibt und das impedanzetemerrt Z eine Spannung Vo liefert.) Eine Gateelektrode G1 des MOSFETs M1 ist mit einer Spannungsquelle Vg verbunden. Ein zweites Widerstandselement 20 ist mit einer Spannungsquelle -Vx und einer Sourceelektrode S1 des MOSFETs Mt verbunden. Brie erste Stromquelle 30, die als eine Stromquelle für Offsetsteuerung fungiert, ist mit der Spannungsquelle Vx und mit dem Knoten A verbunden. Bne zweite Stromquelle 40 für den Stromspiegel- 3

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Schaltkreis ist mit dem Knoten A und mit der Spannungsquelle -Vx verbunden.

Das erste Widerstandselement 10 ist vorzugsweise ein MOSFET M4, dessen Gateelektrode G4 und Drainelektrode D4 miteinander verbunden und mit der Spannungsquelle Vx verbunden sind, und dessen Sourceelektrode S4 mit der Drainelektrode D1 des MOSFETs M1 verbunden ist. 5 Das zweite Widerstandselement 20 ist vorzugsweise ein MOSFET M5, dessen Drainelektrode D5 und Gateelektrode G5 miteinander verbunden und mit der Sourceelektrode S1 des MOSFETs M1 verbunden sind, und dessen Sourceelektrode S5 mit der Spannungsquelle -Vx verbunden ist.

Die erste Stromquelle 30 ist vorzugsweise ein MOSFET M3, dessen Drainelektrode D3 mit der Spannungsquelle Vx und mit dem ersten Widerstandselement 10 verbunden ist, dessen Sourceelektrode S3 70 mit dem Knoten A verbunden ist und dessen Gateelektrode G3 mit einer Bezugsspannung einer Spannungsquelle Vr verbunden ist.

Die zweite Stromquelle 40 ist vorzugsweise ein MOSFET M2, dessen Drainelektrode D2 mit dem Knoten A verbunden ist und dessen Sourceelektrode S2 und Gateelketrode G2 jeweils mit dem zweiten Widerstandselement 20 bzw. der Spannungsquelle -Vx verbunden sind. 75 Ein MOSFET M8 kann zwischen dem Knoten A und dem Impedanzelement Z eingeschaltet sein. Die Gateelektrode G8 des MOSFET M8 empfängt ein neuronales Zustandssignal NZS und fungiert dadurch als ein neuronales Synapsennetz.

Ein MOSFET M6 kann zwischen die Spannungsquelle Vx und die MOSFET-Lineareinrichtungl geschaltet sein, um Spannung von der Spannungsquelle Vx zu erhalten. Ein MOSFET M7 kann zwischen die 20 Spannungsquelle -Vx und die MOSFET-Lineareinrichtung 1 geschaltet sein, um Spannung von der Spannungsquelle -Vx zu erhalten, wobei die Gateelektroden G6,G7 der MOSFETS M6.M7 miteinander verbunden sind, um ein neuronales Zustandssignal NZS zu empfangen und um dadurch als ein neuronales Synapsennetz zu fungieren.

Die bevorzugte MOSFET-Multiplizierschaltung umfaßt eine Anzahl von MOSFETs und ein Impedanzel-25 ement. Genauer umfaßt die bevorzugte MOSFET-Multiplizierschaltung einen MOSFET M1 mit einer Sourceelektrode S1, einer Drainelektrode D1 und einer Gateelektrode G1, wobei die Gateelektrode G1 mit einer Spannungsquelie Vg verbunden ist. Es wird ein MOSFET M4 verwendet, dessen Gateelektrode G4 und Drainelektrode D4 miteinander verbunden und mit einer Spannungsquelle Vx verbunden sind, und dessen Sourceelektrode S4 mit der Drainelektrode D4 des MOSFETs M1 verbunden ist. Es wird ein MOSFET M5 30 verwendet, dessen Drainelektrode D5 und Gateelektrode G5 miteinander verbunden und mit der Sourceelektrode S1 des MOSFET M1 verbunden sind, und dessen Sourceelektrode S5 mit einer Spannungsquelle -Vx verbunden ist. Es wird ein MOSFET M3 verwendet, dessen Drainelektrode D3 mit der Spannungsquelle Vx, dessen Sourceelektrode S3 mit dem Knoten A verbunden ist und dessen Gateelektrode G3 so geschaltet ist, daß sie eine Bezugsspannung von einer Spannungsquelle Vr empfängt. In der Multipiizier-35 Schaltung wird ein MOSFET M2 verwendet, der eine Sourceelektrode S2, eine Gateelektrode G2 und eine Drainelektrode D2 aufweist. Die Draineelektrode D2 des MOSFETs M? ist mit dem Knoten A verbunden, die Sourceelektrode S2 des MOSFETs M2 ist mit der Sourceelektrode S5 des MOSFETs M5 und mit der Spannungsquelle -Vx verbunden und die Gateelektrode G2 des MOSFETs M2 ist mit der Gateelektrode G3 des MOSFETs M3 und der Sourceelektrode S1 des MOSFET M1 verbunden. Das Impedanzelement Z 40 liefert eine Spannung Vo, wobei das Impedanzelement Z mit dem Knoten A und Masse verbunden ist.

Vorzugsweise umfaßt die MOSFET-Multiplizierschaltung weiterhin einen MOSFET M8, der zwischen den Knoten A und das Impedanzelement Z geschaltet ist, wobei die Gateelektrode G8 des MOSFETs M8 neuronales Zustandssignal NZS empfängt und dadurch als ein neuronales Synapsennetz fungiert.

Die MOSFET-Multiplizierschaltung umfaßt eine Anzahl verbundener MOSFETs M1, M2, M3, M4 und 45 M5, die eine MOSFET-Lineareinrichtung 1 definieren. Die MOSFET-Multiplizierschaltung umfaßt weiterhin einen MOSFET M6, der zwischen die Spannungsquelle Vx und die MOSFET-Lineareinrichtung 1 geschaltet ist, um die Spannungsquelie Vx und die MOSFET-Lineareinrichtung 1 miteinander zu verbinden. Ein MOSFET M7 ist zwischen die Spannungsquelle -Vx und die MOSFET-Lineareinrichtung 1 geschaltet, um die Spannungsquelle -Vx und die MOSFET-Lineareinrichtung 1 miteinander zu verbinden. Jeder MOSFET so M6 und M7 umfaßt weiterhin eine Gateeiektrode G6,G7, die miteinander verbunden sind, um ein neuronales Zustandssignal NZS zu empfangen, um dadurch als ein neuronales Synapsennetz zu fungieren. Das heißt die MOSFETs M6 und M7 sind jeweils zwischen die Spannungsquellen Vx, -Vx und die MOSFET-Lineareinrichtung 1 geschaltet, und ihre Gateelektroden G6,G7 sind miteinander verbunden, um ein neuronales Zustandssignal aufzunehmen und dadurch als ein neuronales Synapsennetz zu fungieren. Ein 55 Impedanzelement Z liefert eine Spannung Vo, wobei das Impedanzelement Z mit dem Knoten A und Masse verbunden ist

Bei einer bevorzugten Ausführungsform ist der MOSFET M6 mit einer Spannungsquelie Vx und mit den MOSFET M4 und M3 der MOSFET-Lineareinrichtung t verbunden. Der MOSFET M7 ist mit der Span- 4

AT 398 010 B nungsquelle -Vx und mit den MOSFETs M2 und M5 der MOSFET-Lineareinrichtung 1 verbunden, wobei jeder MOSFET M6 und M7 des weiteren Gateelektroden G6, G7 einschließt, die miteinander verbunden sind, um ein neuronales Zustandssignal aufzunehmen und dadurch als ein neuronales Synapsennetz zu fungieren.

Die hervorstechenderen und wichtigeren Merkmale der vorliegenden Erfindung sind oben dargelegt worden, damit die folgende detaillierte Beschreibung der Erfindung besser verstanden wird und der vorliegende Beitrag zum Stand der Technik voll gewürdigt werden kann. Zusätzliche Merkmale der in der Folge beschriebenen Erfindung bilden den Gegenstand der Ansprüche der Erfindung. Fachleute werden verstehen, daß das hierin geoffenbarte Konzept und die spezifische Ausführungsform leicht als Basis zum Abwandeln oder Planen anderer Strukturen zum Ausfuhren derselben Zwecke der vorliegenden Erfindung verwendet werden kann. Weiters ist für Fachleute erkennbar, daß derartige äquivalente Konstruktionen nicht vom Geist und Schutzumfang der Erfindung, wie in den Ansprüchen dargelegt, abweichen.

Um das Wesen und die Gegenstände der Erfindung besser zu verstehen, sollte auf die folgende detaillierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen bezug genommen werden, worin:

Fig. 1A ein Symbol eines MOSFET ist;

Fig. 1B einen äquivalenten Schaltkreis in einem Nichtsättigungsbereich eines MOSFETs veranschaulicht;

Fig. 2 einen vereinfachten schematischen Schaltkreis gemäß vorliegender Erfindung veranschaulicht;

Fig. 3 einen Schaltkreis der MOSFET-Steuermultiplizierschaltung gemäß vorliegender Erfindung veranschaulicht;

Fig. 4 eine erste Ausführungsform der vorliegenden Erfindung veranschaulicht; und Fig. 5 eine zweite Ausführungsform der vorliegenden Erfindung veranschaulicht.

Gleiche Bezugszeichen beziehen sich in den mehreren Ansichten der Zeichnungen auf gleiche Bauteile.

Fig. 1A zeigt ein Symbol eines MOSFETs mit einer Gateelektrode G, einer Sourceelektrode S und einer Drainelektrode D.

Fig. 1B zeigt einen äquivalenten Schaltkreis eines MOSFETs im Nichtsättigungsbereich, worin die Drainstromcharakteristika im Widerstandsbereichs durch die folgenden Gleichungen ausgedrückt werden können: (1) (2)

Cox * W · u ». I = -------C- .(-vzds)

2L 1 (Cox*W*u) - -------------(Vgs - Vt)

R L die Mobilität des Mehrheitsträgers, der kopositive Blindwiderstand der Gates pro Flächeneinheit, die Länge des Kanals, die Breite des Kanals (Normalrichtung zu L), die Spannung zwischen der Drainelektrode D und der Sourceelektrode S, die Spannung zwischen der Gateelektrode G und der Sourceelektrode S, die Schwellenspannung, ist. worin IX:

Cox: L: W:

Vds:

Vgs;

Vt:

Fig. 2 ist eine schematische Ansicht der vorliegenden Erfindung, worin eine Spannungsquelle Vx durch ein erstes Widerstandsetement 10, einen MOSFET M1 und ein zweites Widerstandselement 2Q mit einer Spannungsquelle -Vx verbunden ist Weiters ist die Spanrrungsquelle Vx durch eine erste Stromqueiie 3Q, einen Knoten A und eine zweite Stromqueiie 40 auch mit der Spannungsquelle -Vx verbunden. Weiters hat der Potentiatpegei Vxp der Drainelektrode Dt des MOSFETs Mt eine symmetrische Beziehung zum Potentiaipegel -Vxp der Drainelektrode Dt des MOSFETs Mt. Eine Spannungsquelle Vg ist mit der Gateelektrode G1 des MOSFETs M1 verbunden, dessen Betriebs-Beschreibung weiter unten gegeben wird. Es wird festgestellt, daß, wie aus der Zeichnung hervorgeht die Spannungsquelien Vx und -Vx gleichzeitig symmetrische Eingangsspannung liefern.

Auf die Zeichnung bezugnehmend kann der durch den Widerstands-MOSFET Ml fließende Strom tt durch folgende Gleichung ausgedruckt werden: 5

AT 398 010 B II = (Cox»W»u)/1» [ (Vgs - Vt) Vds - V4ds/2] = a [(Vg + Vxp - Vt) 2Vxp - 4Vxpa/2] = a (Vg - Vt) 2Vxp = a-Vg-Vds -ß ...... (3) worin

a= (Cox*W»u)/L

Vd = Vxp, Vs = -Vxp

Vds= 2Vxp und ß ein Offsetterm ist.

Deshalb wird, wie aus der Gleichung (3) hervorgeht, wenn der /S-Term durch Verwendung einer Stromquelle (wie beispielsweise eines Stromspiegelschaltkreises) mit der gleichen Größe wie die von Stromquelle I zum Eliminieren des Offsetterms versetzt wird, der quadratische Term aus der Gleichung (1) eliminiert, sodaß der resultierende Strom I einen Wert erhält, der zum Produkt der Eingangsspannungen von den Spannungsquellen Vg und Vds proportional ist, woraus sich eine Basis für eine Anwendung für eine Multiplizierschaltung ergibt.

Fig. 3 stellt einen Schaltkreis der MOSFET-Multiplizierschaltung gemäß vorliegender Erfindung dar. Die Spannungsquelle Vx ist durch einen MOSFET M4 mit S einer Gateelektrode G4 und seiner Drainelektrode D4 verbunden, wobei die Sourceelektrode S4 dieses MOSFETs M4 mit der Drainelektrode D1 des MOSFETs M1 verbunden ist, wobei die Spannung der Spannungsquelle Vg auf die Gateelektrode G1 des MOSFETs M1 angelegt ist und wobei die Sourceelektrode S1 des MOSFETs M1 sowohl mit der Drainelektrode D5 als auch mit der Gateelektrode G5 eines weiteren MOSFETs M5 verbunden ist, dessen Sourceelektrode S5 mit der Spannungsquelle -Vx verbunden ist. Weiters ist die Spannungsquelle Vx durch einen MOSFET M3, der als eine Stromquelle zur Offsetsteuerung fungiert, einen Knoten A, d.h. einen speziellen Verbindungspunkt, und einen MOSFET M2 für Stromspiegelschaltkreis mit einer Gateelektrode G2, die mit der Gateelektrode G5 des MOSFETs M5 verbunden ist, mit der Spannungsquelle -Vx verbunden, wodurch eine MOSFET-Lineareinrichtung 1 mit Eingangsanschlüssen gebildet wird, die mit den Spannungsquellen Vx bzw. -Vx verbunden sind. Am Knoten A wird eine Ausgangsspannung Vo abgegeben und der Knoten A ist durch ein Impedanzeiement Z mit Masse verbunden. Die Betriebs-Beschreibung davon folgt weiter unten.

Da der Ausgangsstrom I linear fließt, und zwar sowohl aufgrund von Strom 11, der zu dem durch den MOSFET M1 fließenden Strom äquivalent ist und der durch den MOSFET M2 fließt, der als ein Stromspiegelschaltkreis fungiert, als auch aufgrund von Strom I2, der als eine Stromquelle zur Offsetsteuerung fungiert und der durch den MOSFET M3 fließt, wird die Ausgangsspannung Vo durch das Impedanzelement geliefert, wo die Ausgangsspannung Vo einen Wert erhält, der zum Produkt der Eingangsspannungen von den Spannungsquellen Vx und Vg proportional ist. Eine derartige Produktfunktion kann durch Vorsehen eines Schaltkreises von Fig. 3 gemäß der Erfindung realisiert werden, worin die primäre lineare Beziehung im Nichtsättigungsbereich von MOSFET dazu hervorgehoben ist. Es wird angemerkt, daß eine Bezugsspannung Vr auf die Gateelektrode G3 von MOSFET M3 angelegt wird, um den Strom, der durch den MOSFET M2 fließt, so zu steuern, daß er mit dem durch den MOSFET M1 fließenden Strom gleich eingestellt ist.

Fig. 4 veranschaulicht eine erste Ausführungsform der vorliegenden Erfindung, worin ein MOSFET M8 zwischen dem Knoten A und dem Impedanzelement Z angeschlossen ist, sodaß er ein neuronales Zustandssignai NZS durch seine Gateelektrode G8 empfängt, die dadurch als ein neuronales Synnapsen-netz fungiert. Gemäß der oben beschriebenen Ausführungsform, wenn die Spannung von der Spannungsquelle Vx auf eine vorherbestimmte Höhe eingestellt ist, die Spannung von der Spannungsqueile Vg als ein Synapsengewicht des neuronalen Netzes fungiert und das neuronale Zustands-Pulssignal auf die Gateelektrode G8 des MOSFET M8 angelegt wird, kann ein Schaltkreis zum Realisieren der Grundstruktur des neuronalen Synapsennetzes, das den neuronalen Zustand unter Verwendung eines nicht gezeigten Integrationskondensators erhalten werden. Es kann auch ein neues Hybridneuronalsynapsennetz verwirklicht werden, das, obwohl es nur wenige MOSFETs verwendet, dennoch einen vollständig asynchronen Betrieb mit einer hohen Verarbeitungs-Geschwindigkeit durchführen kann.

Rg. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung, worin die MOSFETs M6 und M7 an den Eingangsanschlüssen vorgesehen sein können, d.h. sowohl zwischen der Spannungsqueile Vx und dem MOSFET M4 als auch zwischen der Spannungsqueile -Vx und dem MOSFET M5. Die Gateetektroden G6 und G7 der MOSFETs M6 und M7 sind miteinander verbunden, wodurch es ermöglicht wird, das neuronale Zustands-Eingangssignal NZS durch diese hindurch einzuspeisen. Deshalb kann, wenn kein 6

Claims

AT 398 010 B Eingangsignal darauf angelegt ist, der bei den MOSFETs Mt und M2 vorhandene Verbraucherstrom eliminiert werden. Gemäß der zweiten Ausführungsform der vorliegenden Erfindung wird ein weiteres neues neuronales Synapsennetz veranschaulicht, das den Verbrauch der für hohe Integrität des Systems erforderlichen Leistung minimiert. Wie oben beschrieben kann erfindungsgemäß nicht nur ein einfaches und ein genaues Ergebnis erhalten werden, indem die primären linearen Eigenschaften von MOSFETs ausgenützt werden, sondern auch ein gemischter Analog-Digital-Typ eines künstlichen neuronalen Synapsennetzes verwirklicht werden, der zur Realisierung des neuronalen Netzes verfügbar ist, sodaß das technische Prinzip gemäß vorliegender Erfindung vorteilhaft auf die Computersysteme der neuen Generation angewandt werden kann. Patentansprüche 1. MOSFET-Steuermultiplizierschaltung, dadurch gekennzeichnet, daß eine MOSFET-Lineareinrichtung (1) zum linearen Variieren des Ausgangsstroms (I) an einen Knoten (A) gemäß einer Eingangsspannung von einer Eingangsspannungsquelle (Vg) und einer symmetrischen Eingangsspannung von zwei Spannungsquellen (Vx und -Vx) vorgesehen ist, wobei die MOSFET-Lineareinrichtung (1) umfaßt: ein erstes Widerstandselement (10), das mit einer der zwei Spannungsquellen (Vx) verbunden ist; einen ersten MOSFET (M1) mit einer Gateelektrode (G1), die mit der Eingangsspannungsquelle (Vg) verbunden ist, einer Drainelektrode (Dl), die mit dem ersten Widerstandselement (10) verbunden ist, und einer Sourceelektrode (S1); ein zweites Widerstandselement (20), das mit der anderen der zwei Spannungsquellen (-Vx) und der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden ist; eine erste Stromquelle (30), die als eine Stromquelle zur Offsetsteuerung fungiert, verbunden mit der einen der zwei Spannungsquellen (Vx) und mit dem Knoten (A); eine zweite Stromquelle (40) für den Stromspiegelschaltkreis, die mit dem Knoten (A) und mit der anderen der zwei Spannungsquellen (-Vx) verbunden ist; und daß ein Impedanzelement (Z) vorgesehen ist, an dem eine Spannung (Vo), auftritt, wobei das Impedanzelement (Z) mit dem Knoten (A) der MOSFET-Lineareinrichtung (1) und Masse verbunden ist.
2. MOSFET-Muitipiizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Widerstandselement (10) ein viertes MOSFET (M4) mit einer Gateelektrode (G4) und Drainelektrode (D4) ist, die miteinander verbunden sind, um mit der einen der zwei Spannungsquellen (Vx) verbunden zu sein, und mit einer Sourceelektrode (S4), die mit der Drainelektrode (D1) des ersten MOSFETs (M1) verbunden ist.
3. MOSFET-Multiplizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Widerstandselement (20) ein fünter MOSFET (M5) mit einer Drainelektrode (D5) und einer Gateelektrode (G5) ist, die miteinander verbunden sind, und mit der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden sind, wobei die Sourceelektrode (S5) des fünften MOSFETs (M5) mit der anderen der zwei Spannungsquellen (-Vx) verbunden ist.
4. MOSFET-Muitipiizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Stromquelle (30) ein drittes MOSFET (M3) mit einer Drainelektrode (D3) ist, die mit der einen der zwei Spannungsquellen (Vx) und dem ersten Widerstandselement (10) verbunden ist, und mit einer Sourceelektrode (S3), die mit dem Knoten (A) verbunden ist und einer Gateelektrode (G3), die zum Anlegen einer Bezugsspannung von einer Bezugsspannungsquelle (Vr) vorgesehen ist.
5. MOSFET-Multiplizierschaltung nach Anspruch 1, dadurch gekennzeichnet daß die zweite Stromquelle (40) ein zweites MOSFET (M2) mit einer Draineiektrode (D2) ist die mit dem Knoten (A) verbunden ist, und mit einer Sourceelektrode (S2), die mit dem zweiten Widerstandseiement (20) und der anderen der zwei Spannungsquellen (-Vx) verbunden ist
6. MOSFET-Muitiplizierschattung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Stromquelle (40) ein zweites MOSFET (M2) ist der mit dem Knoten (A) und mit der anderen der zwei Spartnungsquellen (-Vx) verbunden ist wobei das zweite Widerstandselement (20) ein fünftes MOSFET (M5) mit einer Drainelektrode (D5) und Gateelektrode (G5) ist, die miteinander verbunden und mit der Sourceelektrode des ersten MOSFETs 7 AT 398 010 B (M1) verbunden sind, ferner mit einer Sourceeiektrode (S5), die mit der anderen der zwei Spannungsquellen (-Vx) verbunden ist, wobei die Gateelektrode (G5) des fünften MOSFETs (M5) mit der Gateelektrode (G2) des zweiten MOSFETs (M2) und der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden ist. 5
7. MOSFET-Multiplizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Widerstandselement (20) ein fünftes MOSFET (M5) ist und die zweite Stromquelle (40) ein zweites MOSFET (M2) ist; wobei das zweite Widerstandselement (20) der fünfte MOSFET (M5) mit einer Drainelektrode (D5) ist, io die mit der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden ist, und mit einer Sourceelektrode (S5), die mit der anderen der zwei Spannungsqueilen (-Vx) verbunden ist, und mit einer Gateelektrode (G5), die mit der Gateelektrode (G2) des zweiten MOSFETs (M2) und mit der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden ist; und wobei die zweite Stromquelle (40) der zweite MOSFET (M2) ist, der mit dem Knoten (A) verbunden ist, 75 und mit einer Sourceelektrode (S2), die mit der Sourceelektrode (S5) des fünften MOSFETs (M5) und der anderen der zwei Spannungsquellen (-Vx) verbunden ist.
8. MOSFET-Multiplizierschaitung nach Anspruch 1, dadurch gekennzeichnet, daß ein achter MOSFET (M8) vorgesehen ist, der zwischen den Knoten (A) der MOSFET-Lineareinrichtung (1) und das 20 Impedanzelement (Z) geschaltet ist und eine Gateelektrode (G8) zum Anlegen eines neuronalen Zustandssignals (NZS) aufweist, um dadurch als ein neuronales Synapsennetz zu fungieren.
9. MOSFET-Multiplizierschaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein sechster MOSFET (M6), der zwischen die eine der zwei Spannungsquellen (Vx) und die MOSFET-Lineareinrichtung 25 (1) geschaltet ist, um Spannung von der einen der zwei Spannungsquellen (Vx) zu erhalten; und einen siebenten MOSFET (M7), der zwischen die andere der zwei Spannungsquellen (-Vx) und die MOSFET-Lineareinrichtung (1) geschaltet ist, um Spannung von der anderen der zwei Spannungsquellen (-Vx) zu erhalten, wobei jeder der sechsten und siebenten MOSFETs (M6 und M7) weiters Gateelektroden (G6, G7) umfaßt, die miteinander verbunden sind, um ein neuronales Zustandssignal 30 (NZS) zu erhalten, um dadurch als ein neuronales Synapsennetz zu fungieren.
10. MOSFET-Multiplizierschaltung, dadurch gekennzeichnet, daß sie umfaßt; einen ersten MOSFET (Mt) mit einer Sourceelektrode (S1), einer Drainelektrode (D1) und einer Gateelektrode (G1), wobei die Gateelektrode (Gl) mit einer Eingangsspannungsquelle (Vg) verbunden 35 ist; einen vierten MOSFET (M4) mit einer Gateelektrode (G4) und einer Drainelektrode (D4), die miteinander verbunden sind, um mit der einen von zwei symmetrischen Spannungsquellen (Vx) verbunden zu sein, und einer Sourceelektrode (S4), die mit der Drainelektrode (D1) des ersten MOSFETs (M1) verbunden ist; 40 einen fünften MOSFET (M5) mit einer Sourceelektrode (S5), einer Gateelektrode (G5) und einer Drainelektrode (D5), wobei die Drainelektrode (D5) und die Gateelektrode (G5) miteinander verbunden sind, um mit der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden zu sein, welche Sourceelektrode (S1) mit der anderen von zwei symmetrischen Spannungsquellen (-Vx) verbunden ist; einen dritten MOSFET (M3) mit einer Drainelektrode (D3), die mit der Drainelektrode (D4) und 45 Gateelektrode (G4) des vierten MOSFETs (M4) und mit einem von zwei Spannungsquellen (Vx) verbunden ist, und mit einer Sourceelektrode (S3), die mit einem Knoten (A) verbunden ist, und einer Gateelektrode (G3), an die eine Bezugsspannung von einer Bezugsspannungsquelle (Vr) angelegt ist; einen zweiten MOSFET (M2) mit einer Sourceeiektrode (S2), einer Gateelektrode (G2) und einer Drainelektrode (D2), wobei die Draineiektrode (D2) mit dem Knoten (A) verbunden ist, und wobei die so Sourceeiektrode (S2) mit der Sourceeiektrode (S5) des fünften MOSFETs (M5) und der anderen von zwei Spannungsqueilen (-Vx) verbunden ist; und ein Impedanzelement (Z), an dem eine Spannung (Vö) auftritt, wobei das Impedanzelement (Z) mit dem Knoten (A) und Masse verbunden ist.
11. MOSFET-Multiplizierschaltung nach Anspruch 10, dadurch gekennzeichnet, daß ein achtes MOSFET (MS) zwischen den Knoten (A) und das Impedanzelement (Z) geschaltet ist und eine Gateelektrode (G8) zum Anlegen eines neuronalen Zustandssignals (NZS) aufweist, um dadurch als ein neuronales Synapsennetz zu fungieren. 8 AT 398 010 B
12. MOSFET-Multiplizierschaitung nach Anspruch 10, dadurch gekennzeichnet, daß die verbundenen ersten, zweiten, dritten, vierten und fünften MOSFETs (M1, M2, M3, M4 und M5) eine MOSFET-Lineareinrichtung (1) definieren und die MOSFET-Multiplizierschaitung weiters einen sechsten MOSFET (M6) einschiießt, der zwischen die eine von zwei Spannungsquellen (Vx) und die MOSFET-Linearein- 5 richtung (1) geschaltet ist, um Spannung von der einen von zwei Spannungsquellen (Vx) zu erhalten; und einen siebenten MOSFET (M7), der zwischen die andere der zwei Spannungsquellen (-Vx) und die MOSFET-Lineareinrichtung (1) geschaltet ist, um Spannung von der anderen der zwei Spannungsquellen (-Vx) zu erhalten, wobei jeder der sechsten und siebenten MOSFETs (M6 und M7) weiters io Gateelektroden (G6.G7) umfaßt, die miteinander verbunden sind, um ein neuronales Zustandssignal (NZS) aufzunehmen, um dadurch als ein neuronales Synapsennetz zu fungieren.
13. MOSFET-Multiplizierschaltung nach Anspruch 12, dadurch gekennzeichnet, daß der sechste MOSFET (M6) mit der einen von zwei Spannungsquellen (Vx) und mit den dritten und vierten MOSFETs 15 (M4 und M3) der MOSFET-Lineareinrichtung (1) verbunden ist, um Spannung von der einen von zwei Spannungsquellen (Vx) zu erhalten; und der siebente MOSFET (M7) mit der anderen von zwei Spannungsquellen (-Vx) und den zweiten und fünften MOSFETs (M2 und M5) der MOSFET-Lineareinrichtung (1) verbunden ist, um Spannung von der anderen von zwei Spannungsquellen (-Vx) zu erhalten, wobei jeder sechste und siebente MOSFET 20 (M6 und M7) weiters Gateelektroden (G6.G7) einschließt, die miteinander verbunden sind, um ein neuronales Zustandssignal (NZS) zu erhalten und dadurch als ein neuronales Synapsennetz zu fungieren.
14. MOSFET-Multiplizierschaitung, dadurch gekennzeichnet, daß sie umfaßt: 25 einen ersten MOSFET (M1) mit einer Sourceelektrode (S1), einer Drainelektrode (D1) und einer Gateelektrode (G1), wobei die Gateelektrode (G1) mit einer Spannungsquelle (Vg) verbunden ist; einen vierten MOSFET (M4) mit einer Gateelektrode (G4) und einer Drainelektrode (D4), die miteinander und mit der einen von zwei symmetrischen Spannungsquellen (Vx) verbunden sind, und einer Sourceelektrode (S4), die mit der Drainelektrode (D1) des ersten MOSFET (M1) verbunden ist; 30 einen fünften MOSFET (M5) mit einer Sourceelektrode (S5), einer Gateelektrode (G5) und einer Drainelektrode (D5), wobei die Drainelektrode (D5) und die Gateelektrode (G5) miteinander und mit der Sourceelektrode (S1) des ersten MOSFETs (M1) verbunden sind, wobei die Sourceelektrode (S5) des fünften MOSFETs (M5) mit der anderen von zwei symmetrischen Spannungsquellen (-Vx) verbunden ist; 35 einen dritten MOSFET (M3) mit einer Drainelektrode (D3), die mit der Drainelektrode (D4) und Gateelektrode (G4) des vierten MOSFETs (M4) und mit der einen von zwei Spannungsquellen (Vx) verbunden ist, und mit einer Sourceelektrode (S3), die mit einem Knoten (A) verbunden ist, und einer Gateelektrode (G3), die zum Anlegen einer Bezugsspannung von einer Bezugsspannungsquelle (Vr) verbunden ist; 40 einen zweiten MOSFET (M2) mit einer Sourceelektrode (S2), einer Gateelektrode (G2) und einer Drainelektrode (D2), wobei diese Drainelektrode (D2) mit dem Knoten (A) verbunden ist und wobei die Sourceelektrode (S2) mit der Sourceelektrode (S5) des fünften MOSFETs (M5) und der anderen von zwei Spannungsquellen (-Vx) verbunden ist; ein Impedanzelement (Z), an dem eine Spannung (Vo) auftritt, wobei das Impedanzelement (Z) mit dem 45 Knoten (A) und Masse verbunden ist; und einen achten MOSFET (M8), der zwischen den Knoten (A) und das Impedanzelement (Z) geschaltet ist und eine Gateelektrode (G8) zum Anlegen eines neuronalen Zustandssignais (NZS) aufweist, um dadurch als ein neuronales Synapsennetz zu fungieren. so
15. MOSFET-Multiplizierschaltung, dadurch gekennzeichnet daß sie umfaßt einen ersten MOSFET (Mt) mit einer Sourceeiektrode (S1), einer Drainelektrode (D1) und einer Gateetektrode (G1), wobei die Gateelektrode (Gt) mit einer Spannungsquelle (Vg) verbunden ist einen vierten MOSFET (M4) mit einer Gateelektrode (G4) und einer Draineiektrode (D4), die miteinai-der und mit der einen von zwei symmetrischen Spannungsquellen (Vx) verbunden sind und einer 55 Sourceelektrode (S4), die mit der Draineiektrode (D1) des ersten MOSFETs (M1) verbunden ist einen fünften MOSFET (M5) mit einer Sourceelektrode (S5), einer Gateetektrode (G5) und einer Draineiektrode (D5), wobei die Draineiektrode (D5) und die Gateelektrode (G5) miteinander und mit der Sourceeiektrode (St) des ersten MOSFETS (M1) verbunden sind und wobei die Sourceeiektrode (S5) 9 AT 398 010 B des fünften MOSFETs (M5) mit der anderen von zwei symmetrischen Spannungsquelien (-Vx) verbunden ist; einen dritten MOSFET (M3) mit einer Drainelektrode (D3), die mit der Drainelektrode (D4) und Gateelektrode (G4) des vierten MOSFETs (M4) und mit der einen von zwei Spannungsquellen (Vx) 5 verbunden ist, und mit einer Sourceelektrode (S3), die mit einem Knoten (A) verbunden ist und einer Gateelektrode (G3), an die eine Bezugsspannung von einer Bezugsspannungsquelle (Vr) angelegt ist; einen zweiten MOSFET (M2) mit einer Sourceelektrode (S2), einer Gateelektrode (G2) und einer Drainelektrode (D2), wobei die Drainelektrode (D2) mit dem Knoten (A) verbunden ist und wobei die Sourceelektrode (S2) mit der Sourceelektrode (S5) des fünften MOSFETs (M5) und mit der anderen io von zwei Spannungsquellen (-Vx) verbunden ist; ein Impedanzelement (Z), an dem eine Spannung (Vo) auftritt, wobei das Impedanzelement (Z) mit dem Knoten (A) und Masse verbunden ist; wobei die verbundenen ersten, zweiten, dritten, vierten und fünften MOSFETs (M1, M2, M3, M4 und M5) eine MOSFET-Lineareinrichtung (1) definieren, ein sechstes MOSFET (M6) zwischen die eine von 75 zwei Spannungsquellen (Vx) und die MOSFET-Lineareinrichtung (1) geschaltet ist, um Spannung von der einen von zwei Spannungsquellen (Vx) aufzunehmen und einen siebenten MOSFET (M7), der zwischen die andere von zwei Spannungsquellen (-Vx) und die MOSFET-Lineareinrichtung (1) geschaltet ist, um Spannung von der anderen von zwei Spannungsquellen (-Vx) aufzunehmen, wobei jeder der sechsten und siebenten MOSFETs (M6 und M7) weiters 20 Gateelektroden (G6.G7) einschließt, die miteinander verbunden sind, um ein neuronales Zustandssignal (NZS) zu erhalten, um dadurch als ein neuronales Synapsennetz zu fungieren.
16. MOSFET-Multiplizierschaltung nach Anspruch 15, worin der genannte sechste MOSFET (M6) mit der einen von zwei Spannungsquellen (Vx) und den dritten und vierten MOSFETs (M4 und M3) der 25 MOSFET-Lineareinrichtung (1) verbunden ist, um Spannung von der einen von zwei Spannungsquellen (Vx) zu erhalten; und worin der siebente MOSFET (M7) mit der anderen von zwei Spannungsquellen (-Vx) und den zweiten und fünften MOSFETs (M2 und M5) der MOSFET-Lineareinrichtung (1) verbunden ist, um Spannung von der anderen von zwei Spannungsquellen (-Vx) zu erhalten, wobei jeder der sechsten und siebenten 30 MOSFETS (M6 und M7) weiters Gateelektroden (G6.G7) umfaßt, die miteinander verbunden sind, um ein neuronales Zustandssignal (NZS) zu erhalten, um dadurch als ein neuronales Synapsennetz zu fungieren. Hiezu 4 Blatt Zeichnungen 35 40 45 50 10 55