JPH02287670A - 半導体神経回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体神経回路網に関し、特に、低消費電力
で安定かつ高速な動作を実現する半導体神経回路網チッ
プに関する。

［従来の技術および発明が解決しようとする課題］近年
、人間の神経細胞にニューロン）をモデルとした回路が
各種考案されている。このような二ニーロンモデルの１
つにホップフィールドモデルと呼ばれるものがある。以
下簡単にこのホップフィールドモデルについて説明する
。

第７図にニューロンをモデルとするユニットの構造の概
略を示す。ユニットｉは、他のユニットに、ｊ、Ｑ等か
らの信号を受ける人力部Ａ１与えられた入力を一定の規
則に従って変換する変換部Ｂおよび変換結果を出力する
出力部Ｃを含む。入力部Ａは、各ユニット間の結合の強
さを示す重み（シナプス）Ｗを各入カニニットに対して
有する。

したがって、たとえば、ユニットｋからの信号Ｓｋは、
重みＷｉｋが付加されて変換部Ｂへ伝達される。この重
みＷは正、負および０の値をとることができる。変換部
Ｂは、重みＷを付された入力Ｓの総和ｎｅｔを予め定め
られた関数ｆを通した後に出力する。すなわち、時刻ｔ
におけるユニットｉからの出力Ｓｔは、 Ｕｉ　（ｔ）−ｎｅｔ　（ｔ）−ΣＷｉｊＳｊ。

５１＝ｆ　［Ｕｉ　（ｔ）］、 で与えられる。開数ｆとしては、第８Ａ図に示すしきい
値関数または第８Ｂ図に示すシグモイド関数が用いられ
ることが多い。

第８Ａ図に示すしきい値関数は、入力の総和ｎｅｔ（ｉ
）がしきい値θ以上となると“１゛を出力し、それ以下
の値では“０”を出力する特性を有するユニットステッ
プ関数である。

第８Ｂ図に示すシグモイド関数は、 ｆ＝１／　［１＋ｅｘｐ　（−ｎｅｔ　（ｉ））］で示
される非線形単調増加関数である。シグモイド関数の値
域は０〜１であり、入力の総和ｎｅｔ（１）が小さくな
るにつれて“０＃に近づき、人力の総和ｎｅｔ（ｉ）、
が大きくなるにつれて“１“に近づく。このシグモイド
関数は入力の総和ｎｅｔ　　（ｉ）が“０″のとき“０
．５”を出力する。

上述のシグモイド関数に対してしきい値θを付加し、 ｆ−１／　　［１＋ｅｘｐ　　（−ｎｅ　ｔ　　Ｎ）　
　十〇））］で表わされる関数が用いられる場合もある
。上述のユニットは、生体細胞が他のニューロンからの
刺激を受け、この刺激の総和が成る値以上になると出力
を発生（発火）するというモデルに従っている。ホップ
フィールドモデルは上述のようなニューロンを複数個用
いてネットワークを構成したときのネットワークの動作
モデルを与えるものである。

前述の式においては各ニューロンユニットに初期状態が
与えられると、以後の各二ニーロンユニットの状態は、
すべてのニューロンユニットに対し前述の２つの力学方
程式を連立させて適用して解くことにより原理的にすべ
て決定される。しかしながらユニット数が増大すると、
各ユニットの状態を逐−調べてその状態を把握し、目的
とする問題に対して最適な解を与えるように重みおよび
バイアス値をプログラムする方法はほとんど不可能に近
い。そこでホップフィールドは個々のユニットの状態に
代えて系にューラルネット）全体の特性を表わす量とし
て、 で定義されるエネルギ関数を導入する。ここで１ｉはユ
ニットｌに固有の自己バイアス値である。

重み（シナプス荷重）ＷｉｊがＷｉｊｍＷｊｉという対
称性を持つ場合、各ユニットは上述のエネルギ関数を常
に最小（正しくは極小：ローカルミニマ）にするように
自らの状態を変化させていくことをホップフィールドが
示し、このモデルを重みＷｉｊのプログラムに適用する
ことを提案した。

前述のエネルギ関数に従うモデルはホップフィールドモ
デルと呼ばれる。前述の式は離散的モデルとして、 Ｕｉ（ｎ）−ΣＷｌ　ｊＳｊ　（ｎ）　＋Ｉ　ｉ。

Ｓ　ｉ　　（ｎ＋１）　−ｆ　［Ｕｉ　（ｎ）　］とし
て表わされることが多い。ここで、ｎは離散時間を示す
。上述のホップフィールドモデルは、入出力特性を示す
関数ｆの勾配が急（はとんどの出力が“０”または“１
”に近い値をとるユニットステップ関数に近い関数）の
場合には特に良い精度で成立することもホップフィール
ド自身により示されている。

このホップフィールドモデルに従って神経回路網をＶＬ
ＳＩ（大規模集積回路）で構築することが行なわれてお
り、その−例は、たとえばＩＥＥＥ（インスティチュー
ト・オブ・エレクトリカル・アンド・エレクトロニクス
・エン、ジニアーズ）発行の“コンピュータ”誌の１９
８８年３月号の第４１頁ないし第４９頁に開示されてい
る。

第９図に従来の神経回路網集積回路の全体の概略構成を
示す。第９図を参照して、従来の神経回路網集積回路は
、所定の重みを有する抵抗性結合素子がマトリクス状に
配列された抵抗マトリクス１００と、抵抗マトリクス１
００に含まれるデータ入力線上の電位を増幅し、かっこ
の増幅信号を抵抗性結合素子の入力部へフィードバック
する増幅器１０１とを含む。抵抗アトリクス１００は、
後に詳細に説明するが、データ入力線と、データ入力線
と直交する方向に配列されるデータ出力線とを含む。各
データ入力線と各データ出力線との抵抗性結合素子を介
した相互接続はプログラム可能である。

抵抗マトリクス１００に含まれる各抵抗性結合素子の状
態（すなわちデータ入力線とデータ出力線との相互接続
状態）をプログラムするために、ロウデコーダ１０２と
ビットデコーダ１０３とが設けられる。ロウデコーダ１
０２は抵抗マトリクスにおける行を選択する。ビットデ
コーダ１０３は抵抗マトリクス１００における列を選択
する。

データの入出力を行なうために、入出力データを一時的
にラッチする入出力データレジスタ１０４と、入出力デ
ータレジスタ１０４を、データの書込み／読出しモード
に応じ抵抗マトリクス１００に含まれるデータ入力線お
よびデータ出力線のいずれかに接続するマルチプレクサ
１０５と、入出力データレジスタ１０４を装置外部と接
続するためのインターフェイス（Ｉｌｏ）１０６とが設
けられる。この神経回路網が半導体チップ２００上に集
積化される。第１０図に第９図の抵抗マトリクスの構成
の一例を示す。

第１０図を参照して抵抗マトリクスは、データ入出力線
Ａ１〜Ａ４と、データ出力線Ｂｌ、Ｂｌ。

Ｂ２．Ｂ２．Ｂ３．Ｂ３．Ｂ４．　ｆ２ｒを含む。デー
タ入力線Ａ１〜Ａ４とデータ出力線Ｂｌ、Ｂｌ〜Ｂ４．
Ｂ４との交点には抵抗性結合素子１が設けられる。結合
素子１は開放状態、励起状態および抑制状態の３つの状
態をとることができ、各抵抗性結合素子１の状態は外部
から適用される問題に応じてプログラム可能である。ま
た第１０図においてはこの抵抗性結合素子がオーブン状
態の場合は示されていないが、各データ入力線とデータ
出力線との交点に抵抗性結合素子が配設されている。抵
抗性結合素子１はそれぞれプログラムされた状態に従っ
て対応のデータ出力線の電位レベルを対応のデータ入力
線上に伝達する。

入力線Ａ１〜Ａ４の各々には、対応のデータ入力線上の
データを増幅して対応のデータ出力線上へ伝達する反転
増幅器２−１〜２−８が設けられる。互いに直列に接続
された２つのインバータは１個の増幅器ユニットとして
機能する。インバータ２−１は入力線Ａｌ上の電位を反
転して出力線Ｂ１上へ伝達する。インバータ２−２は入
力線Ａ１上のデータを出力線「１上へ伝達する。インバ
−夕２−３は入力線Ａ２上のデータを出力線Ｂ２上へ伝
達し、インバータ２−４はデータ入力線Ａ２上のデータ
をデータ出力線「１７上へ伝達する。

インバータ２−５および２−６はデータ入力線Ａ３上の
電位をデータ出力線Ｂ３．Ｂ３上へそれぞれ伝達する。

インバータ２−７．２−８はデータ入力線Ａ４上の電位
をそれぞれデータ出力線Ｂ４゜Ｗ１上へ伝達する。

結合素子の各々は成る増幅器の出力を他の増幅器の入力
へ接続する。結合素子の構成の一例を第１１図に示す。

第１１図を参照して抵抗性結合素子１は、抵抗素子Ｒ＋
、Ｒ−と、スイッチング素子Ｓｌ、Ｓ２゜Ｂ３およびＢ
４と、ランダム・アクセスφメモリ・セル１５０．１５
１を含む。抵抗素子Ｒ＋はその一方端が電源電位ＶＤＤ
に接続される。抵抗素子Ｒ−は他方の電源電位Ｖｓｓに
接続される。ス・ｒツチング素子Ｓ１はアンプ（インバ
ータ２ｂ）の出力によりオン働オフが制御される。スイ
ッチング素子Ｓ２はランダム脅アクセスやメモリーセル
１５０によりこのオン・オフが制御される。スイッチン
グ素子Ｓ３はランダム・アクセス・メモリ・セル１５１
によりそのオン・オフ状態が設定される。スイッチング
素子Ｓ４はインバータ２ａの出力によりそのオン・オフ
が制御される。ランダム拳アクセス・メモリ・セル１５
０および１５１は外部から予めその出力状態をプログラ
ムすることが可能であり、したがってスイッチング素子
Ｓ２．Ｂ３のオン会オフ状態も予めプログラム可能であ
る。

第１１図の構成において増幅回路２（インバータ２ａ、
２ｂから構成される回路）の出力は直接には対応の入力
線に電流を供給しない構成となっており、これにより増
幅回路２の出力負荷容量を軽減する。抵抗素子Ｒ＋、Ｒ
−は電流制限抵抗である。

結合素子１はランダム拳アクセス・メモリーセル１５０
，１５１のプログラム状態により３状態をとることが可
能である。すなわち、スイッチング素子Ｓ２がオン状態
（活性状態）の興奮結合状態、スイッチング素子Ｓ３が
活性状態（オン状ａ）の抑制結合状態、両スイッチング
素子Ｓ２．Ｓ３がともに非活性状態（オフ状態）のオー
ブン結合状態の３状態である。増幅回路２の出力線Ｂｉ
。

百肩−の電位レベルと成る抵抗性結合素子１のプログラ
ムされた結合状態とが一致すれば、対応の入力線Ａｉに
は’ＮＲｍ位ＶＤＯまたは他方電源電位（接地電位）Ｖ
ｓｓのどちらからか電流が流れる。

抵抗性結合素子１のプログラムされた結合状態がオーブ
ン結合状態の場合には増幅回路２の出力状態にかかわら
ず入力線Ａｔには電流は伝達されない。

上述の回路モデルを二ニーロンモデルに対応させれば、
増幅回路はニューロン本体（第７図の変換部Ｂ）に対応
する。配線Ａ１〜Ａ４およびＢ１〜Ｂ４．Ｂｌ〜Ｂ４は
第７図に示すデータ入力および出力線構造（デンドライ
トおよびアクソン）に対応する。抵抗性結合素子１はニ
ューロン間の重みづけを付加するシナプス荷重部に対応
する。

次に動作について概略的に説明する。

第１０図に示すモデルはしばしばコネクショニストモデ
ルと呼ばれる。このモデルでは、個々のニューロンユニ
ット（増幅回路）は単に入力信号のしきい値化（すなわ
ち予め定められたしきい値に対する入力信号の大小に応
じて信号を出力する）を行なうだけである。各抵抗性結
合素子１は成る増幅回路の出力を他の増幅回路の入力に
接続する。

したがって、各増幅回路２の状態はすべての残りの増幅
回路２の状態により決定される。成る増幅回路２が対応
の入力線Ａｊ（ｊ−１〜４）の電流を検出すると、その
ときの増幅回路２の出力は、Ｖｏｕｔ（ｊ）＝　ｆ　（
Σ１１） −ｆ　（苓（Ｖｏｕｔ（１）−Ｖｌｎ（ｊ））Ｗｌｊ）
で与えられる。ここでＶｉｎ　（ｉ）、Ｖｏｕｔ（ｉ）
はデータ入力線Ａｉに接続される増幅回路２の入出力電
圧を示し、工１は１個の抵抗性結合素子１を流れる電流
であり、Ｗｉｊはデータ入力線Ａｉに接続される増幅回
路２とデータ入力線Ａｊに接続される増幅回路を接続す
る抵抗性結合素子のコンダクタンスである。各増幅回路
２の出力電圧Ｖｏｕｔはその増幅回路２自身の伝達特性
により与えられる。増幅回路２（インバータ２ａ。

２ｂ）はデータ入力線に電流を供給せず、単にスイッチ
ング素子Ｓ１とスイッチング素子Ｓ４のオン・オフ動作
を制御する。これにより増幅回路２の出力負荷はデータ
出力線容量にまで低減される。

成る増幅回路２の入力線Ａｔの電圧はその入力線Ａｉに
流れ込む電流の総和により与えられる。この電圧は総電
流が０となる値に調整される。すなわち、このときにこ
の電子回路網の総エネルギが極小となる。

増幅回路２の各々はたとえばＣＭＯＳインバータで構成
されており、その入力インピーダンスは高く、前述のよ
うな非線型単調増加型のしきい値開数を有している。こ
の場合、上述の総電流が０となるという条件より、 となる。但し！ｉｊは入力線Ａｉに接続される増幅回路
２の出力により制御される抵抗性結合素子の抵抗を流れ
る電流を示す。ΔＶｉｊは抵抗性結合素子の電位差であ
り、 ΔＶｉ　ｊ−Ｖｉｎ　（ｊ）　−Ｖｏｏ　−（興奮結合
）−Ｖｉｎ　（ｊ）−Ｖｓｓ−（抑制結合）で与えられ
る。また、Ｒｌｊは抵抗性結合素子の抵抗でありＲ＋ま
たはＲ−で与えられる。したがって、電圧Ｖｉｎ（ｊ）
はデータ入力線Ａｊに接続される増幅回路のすべての寄
与の総和となる。

増幅回路２は高利得のしきい鎖素子として機能する。こ
の増幅回路２のしきい値は電源電位ＶｓＳとＶＤＤの約
１／２に設定されることが多い。

上述の演算はアナログ的な計算である。このアナログ的
な計算は抵抗マトリクス１００内で並列して行なわれる
。しかしながら入力データおよび出力データはともにデ
ジタルデータである。次に第１０図を参照して実際の演
算動作について説明する。

入力データがレジスタ１０を介して各入力線Ａ１−Ａ４
上に与えられ、各入力線Ａ１〜Ａ４を入力データに対応
する入力電圧レベルに充電することにより神経回路網の
初期設定が行なわれる。各増幅回路Ｃ１’〜Ｃ４’の出
力電位はまずデータ入力線Ａ１〜Ａ４に与えられた充電
電位に応じて変化する。このデータ出力線上の電位変化
は対応の抵抗性結合素子を介して再びデータ入力線Ａ１
〜Ａ４にフィードバックされる。この各データ入力線Ａ
１〜Ａ４にフィードバックされる電位レベルは各抵抗性
結合素子のプログラム状態により規定される。すなわち
成る抵抗性結合素子が興奮結合にプログラムされている
場合には、電源電位Ｖ、。からデータ入力線Ａｔに電流
が流れる。一方、抵抗性結合素子１が抑制結合状態にプ
ログラムされていれば、接地線Ｖｓｓからデータ入力線
Ａｉに電流が流れ込む。このような動作がオーブン結合
状態にある抵抗性結合素子を除いて並列に進行し、成る
データ入力線Ａ１に流れ込む電流がアナログ的に加算さ
れることになり、これによりデータ入力線Ａｉの電位が
変化する。このデータ入力線Ａｔの電位変化が、対応に
設けられた反転増幅回路２のしきい値電圧を越えると、
この増幅回路２の出力電位が変化する。この状態を繰返
し、上述の電流の総和が０となる条件を満たすように各
増幅回路２の出力が変化していき、最終的に上述の安定
状態の式を満足する状態で回路網の状態が安定化する。

この回路網の状態が安定した後は、各増幅回路ＣＩ’〜
Ｃ４’の出力電圧がレジスタに格納された後に読出され
る。この回路網の安定状態の判定はデータ入力後の予め
定められた時間により設定されるか、またはレジスタの
格納されたデータを直接相互に比較することにより、そ
の出力データの差が所定値以下となったときに回路網が
安定したと判定し、データ出力を得る構成がとられる。

上述の構成から見られるように、回路網のエネルギが最
小値に落ちつくような出力データが出力されることにな
る。したがって、抵抗性結合素子のプログラム状態に従
って抵抗マトリクスは成るパターンや成るデータを記憶
しており、入力データとこの記憶したパターンまたはデ
ータとの一致／不一致を判別することができるため、こ
のような神経回路網は連想記憶回路としてもまたパター
ン弁別器としても機能する。

第１０図に示す抵抗マトリクスのデータ出力線からデー
タ入力線へのフィードバックをなくした構成のものは１
層のバーセブトロン回路として知られている。このパー
セブトロン回路は学習アルゴリズムの作成が容易であり
、パーセブトロン回路は多層化して柔軟なシステムを構
築することも可能である。

上述の神経回路網においては、データ出力線を相補線対
Ｂｉ、Ｂｉで構成し、これにより興奮結合と抑制結合と
を実現して回路網のエネルギの安定状態への収束の高速
化を図っている。

この従来の神経回路網ではデータ入力線Ａｔ上の電位レ
ベルに応じた電位レベルをデータ出力線Ｂｉ、Ｂｉ上へ
伝達する増幅回路２はインバータ（反転増幅器）を用い
て構成されている。したがって、ニューロンユニットの
データ変換関数ｆは、インバータのデータ入出力特性に
より規定される。

また、データ入力線Ａｔの電位のデータ出力線Ｂｉ上へ
の伝達時における電位レベルの反転／非反転はインバー
タの入力論理しきい値により決定される。通常、この入
力論理しきい値は電源電位Ｖ。。と接地電位Ｖｓｓの１
／２に設定されることが多い。また、前述のごとくシグ
モイド様の非線形単調増加関数が用いられる場合もある
が、この場合出力データ“０．５”を与える入力の総和
は０となるように決める必要がある。また前述のごとく
シグモイド様の非線形単調増加関数にさらにしきい値を
付加した変換関数が用いられることもある。

通常、反転増幅器がＣＭＯＳ　（金属−絶縁膜一半導体
）構成の場合、反転増幅回路の入力論理しきい値はトラ
ンジスタのサイズすなわちインピーダンス（オン抵抗）
およびトランジスタのしきい値電圧等をパラメータとし
て決定される。

またこの入力論理しきい値電圧がチップ内で発生される
基準電圧により設定され、この基準出力電圧とのデータ
入力線Ａｔ上の電圧１ノベルとの大小比較によりデータ
伝達時におけるデータの反転／非反転が決定される構成
が用いられることもある。

いずれの構成においても、データを伝達する反転増幅回
路におけるしきい値電圧および感度の設定が神経回路網
の性能を決定する重要な因子となる。したがって、反転
増幅回路におけるしきい値電圧の、チップ間またはチッ
プ内でのばらつきをできるだけなくするのが好ましい。

しかしながら、神経回路網を実現する半導体回路の微細
化および／または大規模化が進むにつれて、製造パラメ
ータ（処理温度、バターニング時におけるマクスの位置
合わせずれ、不純物濃度等）の変動がトランジスタ特性
を変化させ、上述の先行技術のように直列接続された反
転増幅器により増幅回路が実現されている場合、増幅回
路のしきい値電圧および感度をチップ間およびチップ内
でばらつかせることなく一定の値に設定することが困難
になるという欠点が生じる。

また、しきい値を与える比較基準電圧を安定に発生させ
ることができな（なるという問題が発生する。すなわち
、通常、このような比較基準電圧は電源電圧ＶＤＩ）を
ダイオード接続されたＭＯＳ（金属−絶縁膜一半導体）
トランジスタなどを用いて構成された降圧回路により降
圧して発生されることが多い。したがって、前述のよう
にトランジスタ特性（しきい値電圧、オン抵抗等）の変
動および電源電圧ＶＤＤの変動により安定な所望の値の
基準電圧を発生することができなくなり、増幅回路のデ
ータの変換特性を設計値通りに設定することができなく
なるという問題が発生する。このような増幅回路のしき
い値電圧の変動および基準電圧の変動は増幅回路の増幅
特性を変化させるため、半導体神経回路網ごとにデータ
の処理速度、入力データと出力データとの対応性などが
異なるなどの誤動作が生じることになり、半導体神経回
路網の信頼性が損なわれるという問題が生じる。

また、ホップフィールドモデルにおけるエネルギ関数を
確率変数とみなし、ホップフィールドのアルゴリズムを
確率系へ拡張することによりボルツマンモデル（ボルツ
マンマシン）が得られることが知られている。第１２図
にこのボルツマンモデルに従った半導体神経回路網の要
部の構成の一例を示す。この構成は、例えばＭＥＴプレ
ス発行の論文誌“アドバンスト−リサーチ−インφＶＬ
Ｓｌ　　１９８７“における第３１３頁ないし第３２７
頁の“二二−ロモルフィックｖＬＳＩ学習システム”に
開示されている。

第１２図を参照して、二ニーロンユニットは２つの相補
出力Ｓ、Ｓを有する差動増幅器２１〜２ｊによりそれぞ
れ構成される。ニューロンが“オン″状態の場合、出力
Ｓは“１”　（５Ｖ）であり、ニューロンが“オフ”の
場合、出力Ｓは０”（Ｏｖ）である。ニューロンユニッ
ト（差動増幅器）の出力は各差動入力ＩＮ、ＩＮへ抵抗
性素子Ｒを介してフィードバックされる。抵抗性素子Ｒ
はそのコンダクタンスが変更可能であり、重みＷｉｊを
規定する。各入力線ＩＮ、ＩＮに自己バイアス値−θを
印加するために自己バイアス部分４００が設けられる。

この自己バイアス部分４００は差動増幅器ＺＴを介して
定常的に′１”および“０′のデータが印加される。神
経細胞に対応させると、対角線状に配列された差動増幅
器が細胞体に相当し、しきい値処理を行なう。入力線Ｉ
Ｎ。

ＩＮが他の細胞からの信号を受ける樹状突起に対応する
。このデータ入力線ＩＮ、ＩＮはそれぞれが興奮性と抑
制性の信号を伝える。出力線Ｓ、Ｓが成るニューロンか
らの信号を次のニューロンへ伝える軸索に対応する。抵
抗素子Ｒはシナプスに対応し、その抵抗値がニューロン
間の結合強度を示す。

データ入力線ＩＮ、丁Ｒとデータ出力線Ｓ、Ｔとの結合
点、すなわち■行Ｊ列（ｔ、　　ｊ）の位置に配列され
る抵抗素子Ｒはニューロン（差動増幅器）ｚｊの出力を
ニューロン（差動増幅器）Ｚｉの入力へ接続して正の重
みＷｉｊを与えることができる。この正の重みＷｉｊの
場合、出力線Ｓｊが入力線ＩＮｉへ接続されかつ１丁が
データ入力線ＩＮｉへ接続される。負の重み係数の場合
には、データ出力線百コーがデータ入力線ＩＮｉへ接続
され、データ入力線Ｓｊがデータ入力線ＩＮｉへ接続さ
れる。

この神経回路網の初期設定は抵抗素子Ｒの抵抗値を設定
することにより行なわれる。ボルツマンモデルにおける
問題は、入出力データの確率分布を外部から与えないで
、“できるだけ正確に”神経回路網自体がこの分布を実
現することができるような重みＷｋｌｌｌを見い出すこ
とである。このために、各重みＷｋｉに対して重み処理
装置（図示せず）が設けられている。この重み処理装置
は、重みデータをラッチするとともに、そのラッチデー
タをシフトする機能を有し、かつ各操作ループ（＋フェ
ーズ、−フェーズ等）後、所定の関係式に従ってそのラ
ッチデータをインクリメントまたはデクリメントする機
能を備えている。

ボルツマンモデルのアルゴリズムは操作１（プラスフェ
ーズ）、操作２（マイナスフェーズ）、操作３（Ｗｋｕ
の変化）および操作０（出力層の学習）を含む。

操作１は■焼鈍（アニーリング）過程と■データ収集過
程と■Ｐ＋を求める過程とを含む。焼鈍過程は、その振
幅が操作が進むにつれて減少する外部から与えられるア
ナログノイズ信号を各差動増幅器の差動入力へ印加する
ことにより行なわれる。これは高温で焼鈍過程を開始し
、この後順次低温へ移行し、それにより神経回路網シス
テムが熱平衡状態の低いグローバルエネルギ極小値へ安
定化したことを示す。この状態が各差動増幅器Ｚにおい
て生じ、各差動増幅器２は自己の状態を評価してその状
態を“オン１または“オフ”に設定する。データ収集過
程は結合し合った２つのニューロン（差動増幅器）のそ
れぞれの状態がともに１になっている回数を求める過程
である。Ｐ＋を求める過程はデータ収集過程で得られた
データの平均値を求める過程である。

操作２（マイナスフェーズ）は、人力データに対応した
ニューロン（差動増幅器）の状態のみを“１°に固定し
て操作１の前述の３つの過程を実行する。この操作２に
おいて平均値を求める過程で得られる値がＰ−であると
仮定する。

操作３は操作１および操作２で求められた平均値Ｐ＋と
Ｐ−とにより重みＷｋｌｌを変化させる過程である。

上述の操作１または操作２の後には、各重みＷｋｌは並
列動作により調整されており、各重みに対応に設けられ
た重み処理器がその状態を評価してその重みをインクリ
メントまたはデクリメントする。前述のようにデータ入
出力線は対をなして配列されているため重みは上述の並
列アルゴリズムを用いてそれ自身で自己の重みを調整す
る。

第１３図に重みＷｋｌｌを与える抵抗素子の具体的構成
の一例を示す。第１３図を参照して、重み部分は、正お
よび負の結合を与えるために４組のトランジスタ群ＴＲ
Ｉ、ＴＲ２，ＴＲ３およびＴＲ４を含む。トランジスタ
群ＴＲＹ〜ＴＲ４は同一の構成を有しており、ｎ個のＭ
ＯＳトランジスタＴＯ〜Ｔｎ−１とパストランジスタＴ
Ｇとを含む。

ＭｏＳトランジスタＴＯ−Ｔｎ−１の抵抗比（トランジ
スタの幅／長さの比）は１；２：・・・：２”−’ｌこ
設定されている。パストランジスタＴＯは結合の正およ
び負を示すための符号ビットＴ。

ＧＩＪＩＴＴＧＨのいずれかを受けて、対応のデータ入
力線とデータ出力端との接続を行なう。この場合対角線
上に設けられたトランジスタ群が同時データ入出力線の
接続を行なうため、トランスファゲートＴＧＩ、ＴＧ４
へは正の符号ビットＴＳＧＮが印加され、トランスファ
ゲートＴＧ２．　ＴＧ３へは反転符号ビットＴｓＧＮが
印加される。

この各トランジスタ群におけるトランジスタＴＯ〜Ｔｎ
−１の適当な組合せでオン状態とすることにより重み係
数Ｗｉｊを設定することができる。

第１４図にニューロンを構成する差動増幅器の具体的構
成の一例を示す。

第１４図を参照して差動増幅器は４個のｎチャネルＭＯ
ＳトランジスタＮＴＩ、ＮＴ２．ＮＴ３゜ＮＴ４と２個
のｐチャネルＭｏＳトランジスタＰＴｌ、ＰＴ２を含む
。Ｍｏ８）ランジスタＮＴＩ。

ＮＴ２は第１の差動入力を構成し、ＭＯＳトランジスタ
ＮＴ３．ＮＴ４は第２の差動入力を構成する。ＭＯＳト
ランジスタＮＴＩ、ＮＴ２からなる第１の差動入力は雑
音源ＮＳからのノイズを、差動増幅器ＡＺを介して受け
る。このＭＯＳトランジスタＮＴＩ、ＮＴ２からなる第
１の差動入力はノイズの形態で焼鈍し温度を発生させる
。ＭＯＳトランジスタＮＴ３．ＮＴ４からなる第２の差
動人力はデータ入力線ＩＮ、１π１のデータを差動的に
増幅する。この第２の差動入力は二ニーロンユニット（
差動増幅器）ｋが“オフ゛の状態とこのニューロンユニ
ットｋが“オン”の状態の間のエネルギギャップを計算
する。この雑音源ＮＺを用いることにより、神経回路網
の状態が擬似最適解いわゆるローカル争ミニマムから抜
は出して最適解に収束することが図られている。

ＭｏＳトランジスタＰＴＩ、ＰＴ２からなる差動出力部
は“オン”状態と“オフ”状態との間のいずれかの状態
を示す相補的に対称的な信号を導出する。この場合デー
タ出力線Ｓ、Ｓへ伝達される電位レベルは電源電圧レベ
ルまたは接地電位レベルに設定される。これにより重み
形成部に含まれるパストランジスタＴＧのオン・オフが
確実に制御される。さらに差動増幅器を一定動作状態と
するために所定のバイアス電位Ｖｂｉａｓをそのゲート
に受けるＭｏ８）ランジスタＮＴ５が設けられる。

差動増幅器Ｚの正人力（第１４図のＭＯＳトランジスタ
ＮＴ４）に接続されるコンダクタンスは２種類存在する
。すなわち１つは電圧Ｖｏｎヘプルアップするコンダク
タンスであり、もう１つは電圧Ｖｏｆｆヘプルダウンす
るコンダクタンスである。この正人力におけるプルアッ
プコンダンタクスは、“オン”状態のニューロン（差動
増幅器）からの正の重みと“オフ”状態のニューロン（
差動増幅器）からの負の重みとの総和の絶対値で与えら
れる。プルダウンコンダクタンスは″オン″状態のニュ
ーロン（差動増幅器）からの負の重みと“オフ”状態の
ニューロンからの正の重みとの総和で与えられる。この
関係はニューロン（差動増幅器の負の入力（第１４図の
トランジスタＮＴ３）において逆になる。このニューロ
ンを構成する差動増幅器はオン状態のニューロンをδｊ
−＋１、“オフ“状態のニューロンをδＪ−−１として
表わすと、 ΣＷｉｊ・δｊ〉θｉ の比較を行なう。ここでθｉは第１２図に示す各ニュー
ロン対応に設けられた自己バイアス値である。この状態
に従って、各データ入出力の伝達特性が規定される。こ
こで、この比較は差動増幅器ノ正入力トシきい値１／２
　（Ｖｏｎ十Ｖｏ　ｆ　ｆ）との比較により行なわれる
。このような比較は完全に整合のとられたトランジスタ
を必要とする。

しかしながら、上述のような差動増幅器を用いることに
より、たとえ高集積化が進み、トランジスタの整合が不
完全となり、動作点がずれたしとても対称的な出力デー
タを導出することができ、かつノイズにも強く正確なデ
ータの比較動作を行なうことが図られている。

しかしながらこの差動増幅器の構成の場合、ＭＯＳトラ
ンジスタＮＴ５のゲート電極に一定のバイアス電位Ｖｂ
ｉａｓが印加されておりニューロンはスタティック型の
増幅器により構成されている。この場合、差動増幅器は
不活性状態とされることがないため、電源投入後は常に
動作状態となり、この差動増幅器で不必要に電力が消費
されるという欠点が生じる。また、このようなスタティ
ック型の差動増幅器は一般に感度がそれほど十分ではな
く、データ入力線ＩＮ、ＩＮ上の微小な電位差を確実に
検知・増幅して所望の電圧レベルに増幅して出力するこ
とができないという欠点もある。

また、この先行技術の構成の場合、ニューロンはスタテ
ィック型の差動増幅器で構成され、かつデータの入出力
線のリセット（初期設定）が行なわれていないため、入
力データが与えられてから、この与えられた入力データ
に対応してデータ入力線を充電または放電するまでに時
間を要し、神経回路網の初期設定に時間を要するという
欠点が生じる。またさらに同様にデータ出力線がリセッ
トされることがないため、データ出力線の電位が確立す
るまでにも時間が要することになり、このようなスタテ
ィック型差動増幅器をニューロンとして用いた神経回路
網においては、入力データが与えられてから回路網が動
作状態となり安定状態となるまでに時間を要することに
なり、処理速度が遅いという問題が生じる。

また、上述のようなスタティック型差動増幅記を用いて
ニューロンユニットを構成した場合、すべての二ニーロ
ンユニットは非同期的に動作しているため、外部のデー
タ処理装置とこの半導体神経回路網における動作との同
期をとることが困難であり、１つの同期システムを構成
することは困難であるという欠点が生じる。

この発明の目的は、改良された動作特性を有する半導体
神経回路網を提供することである。

この発明の他の目的は、低消費電力で安定かつ高速度動
作が可能な半導体神経回路網を提供することである。

この発明のさらに他の目的は、高感度、高速かつ低消費
電力の差動増幅器により構成されたニューロンユニット
を備える半導体神経回路網を提供することである。

［課題を解決するための手段］ この発明に係る半導体神経回路網は、ニューロンユニッ
トとして機能する２人力交差績合型反転増幅回路と、デ
ータ入力線上の電位が入力データに対応して確定した後
にこの交差結合型反転増幅器を活性化する回路とを備え
る。

好ましくは、この活性化回路は高インピーダンスを有し
、この交差結合型反転増幅回路の増幅特性を損なうこと
なくそのデータラッチ能力を弱くする。

さらにこの発明に係る半導体神経回路網はこ好ましくは
この交差結合型反転増幅回路が不活性時にその人力部を
所定電位にプリチャージするイコライズ回路を備える。

［作用］ この発明に係る半導体神経回路網においては、ニューロ
ンユニットを構成する２人力交差績合型反転増幅回路は
、データ入力線上の電位差を高速でかつ確実に検知、増
幅してデータ出力線上へ伝達する。また、この２人力交
差績合型反転増幅回路は活性化回路によりダイナミック
型の反転増幅器として機能するため不必要時における電
力消費を除去することができ、消費電力を低減すること
ができる。

またイコライズ回路によりデータ入力線電位を初期化す
ることができるため入力データに対応したデータ入力線
の充放電を高速で行なうことができ、データ入力線の初
期設定を短時間で行なうことができ、データ処理速度を
短縮することができる。

［発明の実施例］ 第１図にこの発明の一実施例である半導体神経回路網の
構成の一例を示す。第１図に示す構成においては、結合
マトリクスとそれに関連する部分のみが示される。第１
図を参照して、神経回路網は両法港に配列された内部デ
ータ入力線対ＡＩ’ＡＩ’　、Ａ２’　、Ａ２’　、Ａ
３．Ａ３’　　と、フィードバック線を４にねるデータ
出力線Ｂｌ、Ｂ了１・・Ｂｎ、Ｂｎを備える。内部デー
タ入力線対Ａｉ、Ａｔ’上には相補入力データが伝達さ
れる。

内部データ入力線Ａｉ’、Ａｉ’　とデータ出力線Ｂｉ
、Ｂｉとの交点の各々には結合素子１が配設される。結
合素子１は抵抗Ｒを有し、重み（シナプス荷重）を与え
る。結合素子１はデータ出力線（Ｂｉ、ＢＴ）上の電位
レベルを対応のデータ入力線Ａｉ（Ａｉ）上へ伝達する
。各結合素子１の結合状態は処理目的に従って予めプロ
グラムされる（ホップフィールドモデルの場合）。

Ｉノジスタ２１０でラッチされた入力データを内部デー
タ入力線対Ａｉ’　、Ａｉ’上に伝達するために、イン
バータ１１〜Ｉ４と、転送指示信号ＴＧに応答してオン
状態となるトランスファゲートトランジスタｌＯａ〜１
０ｄおよびｌｌａ〜１１ｄが設けられる。トランスファ
ゲートトランジスタ１０ａ〜１０ｄの各々は対応のデー
タ入力線Ａｉ上のデータをその対応の内部データ人力１
１Ａｉ′上へ伝達する。トランスファゲートトランジス
タｌｌａ〜ｌｌｄの各々は対応のインバータＩｉ出力を
対応の内部データ入力線Ａｉ’上へ伝達する。

ニューロンユニットを構成する増幅回路２０は、対応の
データ入力線Ａｔ’、Ａｉ’上の電位を等電位化および
プリチャージするためのイコライズ回路部分と、データ
入力線Ａｉ’　、Ａｉ’上の電位を検知し増幅するため
の増幅回路部分とを備える。イコライズ回路部分は、ｒ
１チャネルＭＩＳ（金属−絶縁膜一半導体）トランジス
タ９ａ、９１〕および９ｃを備える。ｎチャネルＭＩＳ
トランジスタ９ａは所定のプリチャージ電位Ｖｐをデー
タ入力線Ａｌ’上に伝達する。ｎチャネルＭＩＳトラン
ジスタ９ｂはプリチャージ電位Ｖｐをデータ入力線ＡＩ
’上に伝達する。ｎチャネルＭＩＳトランジスタ９ｃは
データ入力線ＡＩ’　、ＡＩ’を電気的に短絡する。こ
のＭＩＳ）ランジスタ９ａ、９ｂ、９ｃはともにイコラ
イズ信号ＥＱに応答してオン状態となる。

増幅回路部分は、２人力交差結合型反転増幅回路により
構成され、ｐチャネルＭＩＳｈランジスタ５．６および
ｎチャネルＭＩＳトランジスタ３゜４を含む。ｐチャネ
ルＭＩＳトランジスタ５およびｎチャネルＭＩＳトラン
ジスタ３は相補接続されて第１のＣＭＯＳインバータを
構成する。ｐチャネルＭＩＳトランジスタ６とｎチャネ
ルＭ　Ｉ　Ｓトランジスタ４とは、相補接続されて第２
のＣＭＯＳインバータを構成する。第１のＣＭＯＳイン
バータの出力部は内部データ入力線ＡＩ’　に接続され
、その人力部が内部データ入力線ＡＩ’上に接続される
。第２のＣＭ　ＯＳインバータはその出力部が内部デー
タ入力線ＡＩ’　に接続されその人力部が内部データ入
力線ＡＩ’に接続される。

増幅回路の活性／不活性を制御するために、ｐチャネル
ＭＩＳトランジスタ８とｎチャネルＭＩＳトランジスタ
７が設けられる。ｐチャネルＭＩＳトランジスタ８は活
性化信号ＳＰに応答してオン状態となり所定の電源電位
ＶＤＤをｐチャネルＭＩＳトランジスタ５，６に結合さ
せる。ロチャネルＭＩＳトランジスタ７は活性化信号Ｓ
Ｎに応答してオン状態となり、ｎチャネルＭＩＳトラン
ジスタ３．４を他方の７１！ｔｉ、電位（接地電位）Ｖ
ｓＳに接続する。第１および第２のＣＭＯＳインバータ
はその人力部と出力部とが交差接続されておリラッチ回
路を形成している。増幅回路２０のラッチ能力が強い場
合には、内部データ入力線Ａｔ、ＡＩ’上の電位に応答
してその出力電位を所定の伝達関数に従って変化させた
後に伝達することができない。したがってこのラッチ回
路のラッチ能力を弱く設定する必要がある。このためＭ
ＩＳトランジスタ７．８の抵抗（インピーダンス）はＣ
ＭＯＳインバータを構成するトランジスタのそれと比べ
て、できるだけ大きな値に設定される。

このＭＩＳトランジスタ７．８のインピーダンスとＣＭ
ＯＳインバータを構成するＭＩＳ）ランジスタ３〜６の
インピーダンスとの比は各トランジスタのゲート幅／ゲ
ート長を適当な値に設定することにより実現される。

増幅回路２０は、各内部データ線対Ａｉ’、τｉ′に対
応して設けられる。

増幅回路２０の出力を対応のデータ出力線Ｂｉ。

Ｂｉへ伝達するために、第２の転送指示信号ＴＧ２に応
答してオン状態となる転送ゲー）１２ａ。

１２ｂが設けられる。

第２図に第１図に示すこの発明の一実施例である半導体
神経回路網の動作を示す信号波形図を示す。以下、第１
および第２図を参照してこの発明の一実施例である半導
体神経回路網の動作について説明する。

時刻ｔ１において信号ＥＱが′Ｌ“レベルへ立下がると
、ＭＩＳトランジスタ９ａ、９ｂ、９ｃがオフ状態とな
り、内部データ入力線Ａｉ’、Ａ五′の等電位化動作が
完了し、神経回路網マトリクスが活性化される。

時刻ｔ２において転送指示信号ＴＧが“Ｈ″レベル゛立
上がると、レジスタ２１０にラッチされている信号電圧
がトランスファゲートトランジスタ１０ａ　〜１０ｄ、
ｌｌａ　〜ｌｉｄを介して内部データ入力線Ａｉ’　、
Ａｔ’上へ伝達され、これにより内部データ入力線Ａｉ
’　、Ａｔ’上の信号電位が入力データに応じて充放電
される。

時刻ｔ３において内部データ入力線Ａｔ’、Ａｉ′上の
電位が確定すると、増幅回路２０の活性化が行なわれる
。すなわち時刻ｔ３において活性化信号ＳＰが“Ｌ°レ
ベルに立下がり、時刻ｔ４において活性化信号ＳＮが″
Ｈ°レベルに立上がる。これによりＭＩＳ）ランジスタ
３〜６からなる反転増幅回路が活性化され、内部データ
入力線ＡＭ、Ａｉ’上の電位レベルを検知増幅しかつラ
ッチする。

時刻ｔ５において第２の転送指示信号ＴＧ２が“Ｈ”レ
ベルに立上がると、転送ゲート１２ａ。

１２ｂが導通状態となり、増幅回路２０で増幅されかつ
ラッチされていたデータが、フィードバック線を兼ねる
データ出力線Ｂｉ、Ｂｔ上へ伝達される。このデータ出
力線Ｂｉ、Ｂｉ上へ伝達された電位レベルが結合素子１
を介して内部データ入力線Ａｉ’　、Ａｔ’上へフィー
ドバックされる。

この動作は結合マトリクス全体にわたって並列に行なわ
れ、大規模な並列競合プロセスが結合マトリクス全体に
わたって展開される。このフィードバック動作が何回か
繰返されると神経回路網のエネルギ値が一番低い値に落
ちつく。この結合マトリクスで行なわれる競合プロセス
は、統計力学などで使用される運動方程式（たとえばイ
ジングモデル）に類似したアルゴリズムに従って動作す
る。

したがって、予め結合マトリクスを、初期の目的に適う
ようにプログラムしてその結合状態を設定しておけば、
この結合マトリクスから構成される神経回路網は、与え
られた人力信号に対し最も適切な出力信号を高速で発生
させることができる。

特に、増幅回路２０が、２人力の交差結合型反転増幅器
とこの反転増幅器を活性化するための活性手段とを有し
、この増幅回路がダイナミック的に動作しているため、
スタティック型の増幅回路に比べて消費電流を低減する
ことができるとともに高感度で内部データ入力線上のデ
ータを検出することができる。

またイコライズ回路（トランジスタ９ａないし９ｃ）が
設けられているため、内部データ入力線を所定のプリチ
ャージ電位に等電位化して初期化することができるため
、人力データの初期結合マトリクス内の初期設定および
リセットを行なうことができ、結合マトリクスにおける
データの収束速度を改善することができる。

時刻ｔ７において増幅回路２０の入出力状態が安定状態
となると、このデータ出力線Ｂｉ、ＢＴ上のデータが出
力データとして読出される。この後、トランスファゲー
トトランジスタ１０ａ〜１０ｄ、　　１１　ａ　〜１１
　ｄが転送指示信号ＴＧの’Ｌ”レベルへの移行と同時
にオフ状態となり、また−方転送ゲート１２ａ、１２ｂ
および増幅回路２０がそれぞれ転送指示信号ＴＧ２．増
幅回路活性化信号ＳＰ、ＳＮの不活性状態への移行によ
り不活性状態となり、結合マトリクスにおける内部デー
タ入出力線Ａｉ’　、ＡＬ’　、Ｂｉ、Ｂｉがフローテ
ィング状態となる。

時刻ｔ８においてイコライズ信号ＥＱが“Ｈ゛レベル立
上がるとＭＩＳトランジスタ９８〜９Ｃがすべてオン状
態となり、内部データ入力線Ａｉ”　　Ａｉ’の等電位
化が行なわれる。

時刻ｔｌＯにおいて内部データ入力線Ａｔ’Ａｉ′およ
びデータ出力線Ｂｉ、　Ｂｉ’がそれぞれ所定のプリチ
ャージ電位Ｖｐにプリチャージされる。

なお上述の説明においては、データ出力線Ｂ１Ｂ１上の
イコライズ経路については説明していないが、これは結
合素子１か単純な抵抗性素子であれば容易にこの状態が
実現される（たとえば第１３図に示すような構成の場合
）。

また第１１図に示すような結合素子が用いられている場
合には、各データ出力線Ｂｉ、ＢＴ対応にトランジスタ
９８〜９Ｃと同様の接続構成を有するイコライズ回路を
設けておけば容易にこの所定電位へのイコライズは実現
される。

また、上述の構成において、並列競合プロセスが展開す
る場合において各増幅回路はラッチ能力を有しているが
、このラッチ能力は、トランジスタ７．８のインピーダ
ンスが大きくされているために小さく、内部データ入力
線Ａｉ、Ａｉ’上の電位レベルに対応した増幅動作が高
速で行なわれ、この競合プロセスの進行速度を何ら低減
させることはない。

なお第１図および第２図に示す実施例の構成においては
トランスファゲートトランジスタ１０ａ〜１０ｄ、ｌｌ
ａ〜ｌｌｄを導通させる転送指示信号ＴＧは神経回路網
の活性期間を通じて“Ｈ”レベルに保持されている。し
たがって神経回路網の活性期間中、レジスタ２１０の出
力部が内部データ入力線Ａｉ’　、Ａｔ’　と接続され
ることになり、競合プロセスの進行時にこのデータ入力
線Ａｉ、Ａｉをも充放電させる必要が生じるため、消費
電力および動作速度の点からは望ましくない。

したがって、増幅回路２０の出力インピーダンスおよび
転送ゲート１２ａ、１２ｂのインピーダンスを最適化し
た場合には、転送指示信号ＴＧ２が活性状態になるより
早いタイミングで制御信号ＴＧを“Ｌ”　レベルに立下
げてトランスファゲートトランジスタ１０ａ〜１０ｄお
よびｌｌａ〜１１ｄを非導通状態にする構成の方が、よ
り消費電力を低減することができる。またこの構成の場
合、並列競合プロセスを結合マトリクス内のみに限定す
ることができ、神経回路網における回路設計を容易にす
ることができる。

第３図は転送ゲート１２ａ、１２ｂの具体的構成の一例
を示す図である。第３図を参照して転送ゲート１２はｐ
チャネルＭＩＳトランジスタ５１゜５２と、ｎチャネル
ＭＩＳトランジスタ５３，５４を備える。ｐチャネルＭ
ＩＳトランジスタ５１の一方導通端子は電源電位ＶＤＤ
に接続される。

ＭＩＳトランジスタ５４の一方導通端子は他方の電Ｉｆ
Ａ電位（接地電位）Ｖｓｓに接続される。ｐチャネル間
ＸＳトランジスタの一方導通端子はＭＩＳトランジスタ
５１の他方導通端子に接続される。

ＭＩＳトランジスタ５３の一方導通端子はＭＩＳトラン
ジスタ５４の他方導通端子に接続される。

ＭＩＳ）ランジスタ５２．５３は相補接続され、ＣＭＯ
Ｓインバータを構成する。ＭｉＳ）ランジスタ５２，５
３のゲートに増幅回路２０からの出力が伝達される。Ｍ
ＩＳトランジスタ５２．　５３の出力はデータ出力線Ｂ
ｉ（Ｂｉ）へ伝達される。

ＭＩＳトランジスタ５１．５４のゲートへは第２の転送
指示信号ＴＧ２がインバータ１１０を介して伝達される
。この構成により、転送ゲート１２は、転送指示信号Ｔ
Ｇ２が与えられるまでには確実に増幅回路２０出力部と
データ出力線Ｂｉ（Ｂｉ）と電気的に分離し、かつ転送
指示信号ＴＧ２に応答してオン状態となって増幅回路２
０出力を対応のデータ出力線Ｂｉ（Ｂｉ）上へ伝達する
ことができる。この構成の場合においては前述ののごと
く転送ゲート１２のインピーダンスの最適化を、トラン
ジスタサイズの調整により容易に行なうことができる。

第４図に転送ゲート１２の他の構成の一例を示す。第４
図を参照して転送ゲート１２は、並列に接続されるｐチ
ャネルＭＩＳ）ランジスタロ１およびｎチャネルＭｉｓ
）ランジスタロ２と、インバータ１２０とを含む。ｐチ
ャネルＭＩＳトランジスタ６２に第２の転送指示信号Ｔ
Ｇ２が印加され、ＭＩＳ）ランジスタロ１のゲートに転
送指示信号ＴＧ２がインバータ１２０を介して印加され
る。この転送ゲートは、双方向性スイッチング素子とし
て知られており低抵抗で確実に増幅回路２０出力を対応
のデータ出力線Ｂｔ（Ｂｉ）上へ伝達することができる
。

第５図はこの発明の他の実施例である半導体神経回路網
の構成を示す図であり、１層のバーセブトロン回路に本
発明を適用した場合の構成を示す。

この第５図に示す構成においては、第１図に示す神経回
路網の構成における転送ゲート１２ａ、１２ｂと、増幅
回路２０出力をフィードバックするための経路が削除さ
れる。また、第５図に示す構成において第１図の構成と
対応する部分には同一の参照番号が付されている。この
第５図に示す構成においては、データ出力＄ｌＢｉ、Ｂ
ｉと内部データ入力線Ａｉ’　、Ａｉ’　との交点に結
合素子１が配設される。第６図に第５図に示す半導体神
経回路網の動作のタイミング信号波形図を示す。次に第
５図および第６図を参照してこの発明の他の実施例であ
る半導体神経回路網の動作について説明する。

時刻ｔ１においてイコライズ信号ＥＱが’Ｌ″レベルに
立下がり、神経回路網が活性化される。

データレジスタ２１０に入力データがラッチされた後に
、転送指示信号ＴＧが′Ｈ”レベルに立上がる。このと
き、内部データ入力線Ａｉ’、Ａｉ′上には入力データ
に対応した電位が現われ、かつデータ出力線Ｂｉ、Ｂｉ
上には内部データ入力線Ａｔ’　、Ａｉ’電位と結合素
子１のプログラム状態とに応じた微小電位差が発生する
。

時刻ｔ３においてこの増幅回路２０を活性化する信号Ｓ
Ｐ、ＳＮが活性状態となり、データ出力線Ｂｉ、Ｂｉ上
に発生した微小電位差が検知され増幅される。このデー
タ出力線上のＢｉ、Ｂｉ上の電位が確定するとデータの
読出しが行なわれ、その後時刻ｔ４．ｔ５において転送
指示信号ＴＧおよび増幅回路活性化信号ＳＰ、ＳＮがと
もに不活性状態となり、結合マトリクスがレジスタ１０
およびデータ読出部（明確には示さず）と電気的に切り
離され、フローティング状態とされる。

時刻ｔ６において再びイコライズ信号ＥＱが“Ｈ”レベ
ルに立上がると内部データ入力線対Ａｉ’　、Ａｉ’　
とデータ出力線Ｂｉ、Ｂｉの等電位化が行なわれ、所定
のプリチャージ電位にプリチャージされる。

上述のような１層のパーセブトロン回路の構成において
も増幅回路として交差結合型反転増幅器を用いているた
め、微小電位差を確実に高速で検知し増幅することが可
能となる。

なお第５図に示す実施例においては１層のバーセブトロ
ン回路が示されているが、データ出力線Ｂｉ、Ｂｉをレ
ジスタに入力部に接続し、このレジスタにラッチされた
データを第２の結合マトリクスの入力とする構成とすれ
ば容易に２層のバーセブトロン回路網が実現でき、柔軟
な神経回路網構成が得られる。この構成を繰返すことに
より、任意の総数のパーセプトロン半導体回路網が得ら
れる。

なお上記実施例においては、結合素子として、ホップフ
ィールド型のＲＡＭメモリセルを用いた構成およびＭＯ
Ｓトランジスタのオン抵抗の比により設定する構成等を
一例として説明した。しかしながら、この結合素子の構
成としては、溶断可能なヒユーズ素子を用いるような永
久的なプログラム素子であってもよいし、また電気的に
書き換え可能な記憶素子であってもよく、この結合素子
の形態は特に限定されずどのような形態の結合素子であ
っても上記実施例と同様の効果を得ることができる。ま
た、神経回路網のモデルとしてはホップフィールドモデ
ルに限定されず、ボルツマンモデル等の他のモデルであ
っても本発明は適用可能である。また、上記実施例にお
いては、データ出力線の電位を結合素子のプログラム状
態に従って内部データ入力線へ伝達する構成を示した。

しかしながら、パーセプトロン回路の場合、データ入力
線の電位を結合素子のプログラム状態に従ってデータ出
力線へ伝達する構成としてもよい。

［発明の効果］ 以上のようにこの発明によれば、ニューロンユニットを
構成する増幅回路を、２人力交差結合型反転増幅器と、
この反転増幅器を内部データ入力線上にデータが伝達さ
れた後に活性化する回路とにより構成したので、低電力
で高感度かつ高速動作する安定な増幅回路を得ることが
でき、これにより低消費電力で安定、高速で高信頼性の
半導体神経回路網を得ることかできる。

また、内部データ入出力線を神経回路網の不活性時に所
定のプリチャージ電位にプリチャージするイコライズ回
路を設けているため、神経回路網の初期設定化およびデ
ータ入出力線のリセットを行なうことができ、神経解網
の処理速度を改善することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体神経回路網の
要部の構成を概略的に示す図である。第２図は第１図に
示す半導体神経回路網の動作を示す信号波形図である。 第３図は第１図に示す転送ゲートの構成の一例を示す図
である。第４図は第１図に示す転送ゲートの他の構成例
を示す図である。第５図はこの発明の他の実施例である
半導体神経回路網の構成の要部の構成を示す図である。 第６図は第５図に示す半導体神経回路網の動作を示す信
号波形図である。第７図はニューロンモデルを説明する
ための図である。第８Ａ図および’Ｍ　８　Ｂ図はニュ
ーロンモデルにおける変換関数の入出力特性を示す図で
あり、第８Ａ図はユニットステップ関数のしきい値開数
を示し、第８Ｂ図はシグモイド関数を示す。第９図はこ
の発明が適用される半導体神経回路網チップの全体の構
成の一例を示す図である。第１０図は従来の半導体神経
回路網の結合マトリクス部の構成の一例を示す図である
。第１１図は第１０図に示す結合素子の構成の一例を示
す図である。第１２図は従来の半導体神経回路網の結合
マトリクス部の構成の一例を示す図である。第１３図は
第１２図に示す重み（シナプス荷重）発生部の構成を示
す図である。 第１４図は第１２図に示す差動増幅器の構成の一例を示
す図である。 図において、３．４．　５．６は交差結合反転増幅回路
２０を形成するＭＩＴトランジスタ、７゜８は増幅回路
を活性化するためのＭＩＴトランジスタ、９ａ、９ｂ、
９ｃはイコライズ回路を構成するＭＩＴトランジスタ、
１０ａ〜１０ｄおよび１１ａ〜１１ｄはトランスファゲ
ートトランジスタ、１２ａ、１２ｂは転送ゲート、２１
０はレジスタである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）生体神経網をモデルとして用いた半導体電子回路
   であって、 各々に入力データが伝達される複数のデータ入力線、前
   記複数のデータ入力線は互いに相補なデータが伝達され
   るデータ入力線が対をなして配列されて複数のデータ入
   力線対を構成し、 前記複数のデータ入力線対の各々に対応して設けられ、
   対応のデータ入力線対上の電位を差動的に増幅する手段
   、前記差動増幅手段は交差結合型反転増幅器を含み、 前記複数のデータ入力線と交差する方向に配列される複
   数のデータ出力線、前記複数のデータ出力線は複数のデ
   ータ出力線対を含み、前記データ出力線対は前記差動増
   幅手段の各々に対応して設けられ、対応の差動増幅手段
   出力が伝達され、前記データ入力線と前記データ出力線
   との交点に設けられ、対応のデータ出力線上の電位レベ
   ルに対応する信号を対応のデータ入力線上に伝達する複
   数の結合素子、前記結合素子の各々はその状態がプログ
   ラム可能であり、かつプログラムされた状態に従って対
   応のデータ出力線上の電位レベルに対応する信号を対応
   のデータ入力線上へ伝達し、および 前記データ入力線へ入力データが伝達された後、前記差
   動増幅手段を活性化する手段を備える、半導体神経回路
   網。
2. （２）生体神経網をモデルとして用いて構成される半導
   体回路であって、 各々に入力データが伝達される複数のデータ入力線、前
   記複数のデータ入力線は相補な入力データが伝達される
   データ入力線が対をなして配列されて複数のデータ入力
   線対を構成し、 前記複数のデータ入力線と交差する方向に配列される複
   数のデータ出力線、前記複数のデータ出力線は複数のデ
   ータ出力線対を含み、前記複数のデータ出力線対は出力
   データを導出し、 前記データ出力線対の各々に対応して設けられ、対応の
   データ出力線対の電位を差動的に増幅する手段、前記差
   動増幅手段は交差結合型反転増幅器を含み、 前記データ入力線と前記データ出力線との交点に設けら
   れる複数の結合素子、前記複数の結合素子の各々はその
   状態が予めプログラム可能であり、かつこのプログラム
   された状態に従って対応のデータ入力線上の電位レベル
   を対応のデータ出力線上へ伝達または非伝達し、および 前記データ入力線へ入力データが伝達された後、前記差
   動増幅手段を活性化する手段を備える、半導体神経回路
   網。