JPH0634248B2 - 半導体神経回路網 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体神経回路網に関し、特に、簡易な構成
で結合マトリクスの各結合素子の有する結合度を実質的
に多値表現することのできる結合マトリクスの構成に関
する。

［従来の技術］ 近年、人間の神経細胞（ニューロン）をモデルとした回
路が各種考案されている。このようなニューロンモデル
の１つにホップフィールドモデルと呼ばれるものがあ
る。以下、簡単にこのポップフィールドモデルについて
説明する。

第１０図にニューロンをモデルとするユニットの構造の
概略を示す。ユニットｉは、他のユニットｋ，ｊ，ｌ等
からの信号を受ける入力部Ａと、与えられた入力を一定
の規則に従って変換する変換部Ｂと、その変換結果を出
力する出力部Ｃとを含む。

入力部Ａは、各ユニット間の結合の強さを示す重み（シ
ナプス）Ｗを各入力ユニットに対して有する。したがっ
て、たとえば、ユニットｋからの信号Ｓｋは、重みＷｉ
ｋが付加された後変換部Ｂへ伝達される。この重みＷは
正、負および０の値をとることができる。

変換部Ｂは、重みＷを付された入力Ｓの総和ｎｅｔを予
め定められた関数ｆを通した後に出力する。すなわち、
時刻ｔにおけるユニットｉからの出力Ｓｉは、 で与えられる。関数ｆとしては、第１１Ａ図に示すしき
い値関数または第１１Ｂ図に示すシグモイド関数が用い
られることが多い。

第１１Ａ図に示すしきい値関数は、入力の総和ｎｅｔ
（ｉ）がしきい値（θ）以上となると論理“１”を出力
し、それ以下の値では論理“０”を出力する特性を有す
るユニットステップ関数である。

第１１Ｂ図に示すシグモイド関数は、 ｆ＝１／［１＋ｅｘｐ（−ｎｅｔ（ｉ））］ で与えられる非線形単調増加関数である。シグモイド関
数の値域は０ないし１であり、入力の総和ｎｅｔ（ｉ）
が小さくなるにつれて“０”に近づき、入力の総和ｎｅ
ｔ（ｉ）が大きくなるにつれて“１”に近づく。このシ
グモイド関数は、入力の総和ｎｅｔ（ｉ）が“０”のと
き“０．５”を出力する。

上述のシグモイド関数に対してしきい値θを付加し、 ｆ＝１／［１＋ｅｘｐ（−ｎｅｔ（ｉ）＋θ））］ で表わされる関数が用いられる場合もある。

上述の第１０図に示すニューロンユニットは、生体細胞
が他のニューロンからの刺激を受け、この刺激の総和が
或る値以上になると出力を発生（発火）するというモデ
ルに従っている。ホップフィールドモデルは、上述のよ
うなニューロンユニットを複数個用いてネットワークを
構成したときのネットワークの動作モデルを与えるもの
である。

前述の式においては、各ニューロンユニットに初期状態
が与えられると、以後の各ニューロンユニットの状態
は、すべてのニューロンユニットに対し前述の２つの力
学方程式を連立させて適用して解くことにより原理的に
はすべて決定される。

しかしながら、ユニット数が増大すると、各ユニットの
状態を逐一調べてその状態を把握し、目的とする問題に
対して最適な解を与えるように重みおよびバイアス値を
プログラムする方法はほとんど不可能に近い。そこで、
ホップフィールドは、個々のユニットの状態に代えて、
系（ニューラルネット）全体の特性を表わす量として で定義されるエネルギ関数Ｅを導入する。ここで、Ｉｉ
はユニットｉに固有の自己バイアス値である。

重み（シナプス荷重）ＷｉｊがＷｉｊ＝Ｗｊｉという対
称性を持つ場合、各ユニットは上述のエネルギ関数Ｅを
常に最小（正しくは極小：ローカルミニマ）にするよう
に自らの状態を変化させていくことをホップフィールド
が示し、このモデルを重みＷｉｊのプログラムに適用す
ることを提案した。この前述のエネルギ関数Ｅに従うモ
デルは、ホップフィールドモデルと呼ばれる。

前述の式は離散的モデルとして、 として表わされることが多い。ここで、ｎは離散時間を
示す。上述のホップフィールドモデルは、入出力特性を
示す関数ｆの勾配が急（ほとんどの出力が“０”または
“１”に近い値をとるユニットステップ関数に近い関
数）の場合には、特に良い精度で成立することがホップ
フィールド自身により示されている。

このホップフィールドモデルに従って神経回路網をＶＬ
ＳＩ（大規模集積回路）で構築することが行なわれてお
り、その一例は、たとえばＩＥＥＥ（インスティチュー
ト・オブ・エレクトリカル・アンド・エレクトロニクス
・エンジニアーズ）発行の“コンピュータ”誌の１９８
８年３月号の第４１頁ないし第４９頁に開示されてい
る。

第１２図に従来の神経回路網集積回路の全体の概略構成
を示す。第１２図を参照して、従来の神経回路網集積回
路は、所定の重みを有する抵抗性結合素子がマトリクス
状に配列された抵抗マトリクス１００と、抵抗マトリク
ス１００に含まれるデータ入力線（図示せず）上の電位
を増幅し、かつこの増幅信号を抵抗性結合素子の入力部
へフィードバックする増幅回路１０１とを含む。抵抗マ
トリクス１００は、後に詳細に説明するが、データ入力
線と、データ入力線と直交する方向に配列されるデータ
出力線とを含む。各データ入力線と各データ出力線との
抵抗性結合素子を介した相互接続はプログラム可能であ
る。

抵抗マトリクス１００に含まれる各抵抗性結合素子の状
態（すなわちデータ入力線とデータ出力線との相互接続
状態）をプログラムするために、ロウデコーダ１０２と
ビットデコーダ１０３とが設けられる。ロウデコーダ１
０２は、抵抗マトリクス１００における１行の結合素子
を選択する。ビットデコーダ１０３は、抵抗マトリクス
１００における１列の結合素子を選択する。

データの入出力を行なうために、入出力データを一時的
にラッチする入出力データレジスタ１０４と、入出力デ
ータレジスタ１０４を、データの書込／読出モードに応
じて抵抗マトリクス１００に含まれるデータ入力線およ
びデータ出力線のいずれかに接続するマルチプレクサ１
０５と、入出力データレジスタ１０４を装置外部と接続
するためのインタフェース（Ｉ／Ｏ）１０６とが設けら
れる。この神経回路網は半導体チップ２００上に集積化
される。第１３図に第１２図の抵抗マトリクスの構成の
一例を示す。

第１３図を参照して、抵抗マトリクス１００は、データ
入力線Ａ１〜Ａ４と、データ出力線Ｂ１，▲▼，Ｂ
２，▲▼，Ｂ３，▲▼，およびＢ４，▲▼
を含む。データ入力線Ａ１〜Ａ４とデータ出力線Ｂ１，
▲▼〜Ｂ４，▲▼との交点には、対応のデータ
入力線と対応のデータ出力線とを結合する抵抗性結合素
子１が設けられる。この結合素子１は、開放状態、励起
状態および抑制状態の３つの状態をとることができる。
各抵抗性結合素子１の状態は外部から、適用される問題
に応じてプログラム可能である。また、第１２図におい
ては、この抵抗性結合素子１が開放状態の場合は示され
ていないが、各データ入力線と各データ出力線との交点
のすべてに抵抗性結合素子１が配設されている。抵抗性
結合素子１は、それぞれプログラムされた状態に従って
対応のデータ出力線の電位レベルを対応のデータ入力線
上に伝達する。

入力線Ａ１〜Ａ４の各々には、対応のデータ入力線上の
データ信号を増幅して対応のデータ出力線上へ伝達する
反転増幅器２−１〜２−８が設けられる。互いに直列に
接続された２つの反転増幅器は、１本のデータ入力線Ａ
ｉ（ｉ＝１〜４）に対する１個の増幅器ユニットＣｉ
（ｉ＝１〜４）として機能する。

反転増幅器２−１は、入力線Ａ１上の電位を反転して出
力線Ｂ１上へ伝達する。反転増幅器２−２は入力線Ａ１
上の電位を増幅して出力線▲▼上へ伝達する。反転
増幅器２−３は入力線Ａ２上の信号電位を反転して出力
線Ｂ２上へ伝達し、反転増幅器２−４はデータ入力線Ａ
２上の信号電位を出力線▲▼上へ伝達する。反転増
幅器２−５および２−６はデータ入力線Ａ３上の信号電
位をデータ出力線Ｂ３，▲▼上へそれぞれ反転およ
び正転して伝達する。反転増幅器２−７および２−８
は、データ入力線Ａ４上の信号電位を反転および正転し
てデータ出力線Ｂ４，▲▼上へそれぞれ伝達する。

結合素子１の各々は、データ出力線をデータ入力線へ固
有の結合度をもって結合しているが、これは言い換える
と、或る増幅器の出力を別の増幅器の入力へ接続するこ
とになる。結合素子１の構成の一例を第１４図に示す。

第１４図を参照して、抵抗性結合素子１は、抵抗素子Ｒ
＋，Ｒ−と、スイッチング素子Ｓ１，Ｓ２，Ｓ３および
Ｓ４と、ランダム・アクセス・メモリ・セル１５０，１
５１を含む。抵抗素子Ｒ＋はその一方端が電源電位Ｖ
_ＤＤに接続される。抵抗素子Ｒ−はその一方端が、他方
の電源電位Ｖ_ＳＳに接続される。スイッチング素子Ｓ１
は、反転増幅器２ｂの出力によりそのオン・オフが制御
される。スイッチング素子Ｓ２は、ランダム・アクセス
・メモリ・セル１５０が記憶する情報に従ってオン・オ
フ状態となる。スイッチング素子Ｓ３は、ランダム・ア
クセス・メモリ・セル１５１が記憶する情報に従ってそ
のオン・オフ状態が設定される。スイッチング素子Ｓ４
は、反転増幅器２ａの出力によりそのオン・オフが制御
される。ランダム・アクセス・メモリ・セル１５０およ
び１５１は、外部から予め、その出力状態（記憶情報）
をプログラムすることが可能であり、したがって、スイ
ッチング素子Ｓ２，Ｓ３のオン・オフ状態も予めプログ
ラム可能である。

第１４図の構成において増幅回路Ｃｊ（反転増幅器２
ａ，２ｂから構成される回路）の出力は、スイッチング
素子とＳ１，Ｓ４のオン・オフ状態を制御するだけであ
り、この増幅回路Ｃｊの出力は対応のデータ入力線Ａｉ
に直接電流を供給しない構成となっており、これにより
増幅回路Ｃｊの出力負荷容量を軽減する。抵抗素子Ｒ
＋，Ｒ−は電流制限抵抗である。

結合素子１は、ランダム・アクセス・メモリ・セル１５
０，１５１のプログラム状態（または記憶情報）により
３状態をとることが可能である。すなわち、スイッチン
グ素子Ｓ２がオン状態（活性状態）の興奮結合状態、ス
イッチング素子Ｓ３が活性状態（オン状態）の抑制結合
状態、および両スイッチング素子Ｓ２，Ｓ３がともに非
活性状態（オフ状態）の開放結合状態の３状態である。
増幅回路Ｃｊの出力線Ｂｊ，▲▼の電位レベルと、
或る抵抗性結合素子１のプログラムされた結合状態とが
一致すれば、対応のデータ入力線Ａｉ上には電源電位Ｖ
_ＤＤまたは他方の電源電位（たとえば接地電位）Ｖ_ＳＳ
のどちらかから電流が流れる。抵抗性結合素子１のプロ
グラムされた結合状態が、開放結合状態の場合には、増
幅回路Ｃｊの出力状態にかかわらず、入力線Ａｉには電
流は伝達されない。

上述の回路モデルをニューロンモデルに対応させれば、
増幅回路はニューロン本体（第１０図の変換部）に対応
する。入力線Ａ１〜Ａ４および出力線Ｂ１〜Ｂ４，▲
▼〜▲▼は、第１０図に示すデータ入力および出
力線構造（デンドライトおよびアクソン）にそれぞれ対
応する。抵抗性結合素子１は、ニューロン間の重みづけ
を付加するシナプス荷重部に対応する。次に動作につい
て簡単に説明する。

第１３図に示すモデルはしばしばコネクショニストモデ
ルと呼ばれる。このモデルにおいては、個々のニューロ
ンユニット（増幅回路）は、単に入力信号のしきい値化
（すなわち、予め定められたしきい値に対する入力信号
の大小に応じた信号を出力する）動作を行なうだけであ
る。各抵抗性結合素子１は、或る増幅回路の出力を、他
の増幅回路の入力に接続する。したがって、各増幅回路
Ｃｊの出力状態は、すべての残りの増幅回路Ｃｉ（ｉ≠
ｊ）の出力状態により決定される。或る増幅回路Ｃｊが
対応の入力線Ａｊの電流を検出すると、そのときの増幅
回路Ｃｊの出力は、 で与えられる。ここで、Ｖｉｎ（ｉ），Ｖｏｕｔ（ｉ）
は、データ入力線Ａｉに接続される増幅回路Ｃｉの入出
力電圧をそれぞれ示し、Ｉｉは１個の抵抗性結合素子１
を流れる電流であり、Ｗｉｊはデータ入力線Ａｉに接続
される増幅回路Ｃｉとデータ入力線Ａｊに接続される増
幅回路Ｃｊを接続する抵抗性結合素子のコンダクタンス
である。各増幅回路Ｃの出力電圧Ｖｏｕｔは、その増幅
回路Ｃ自身の伝達特性により決定される。増幅回路Ｃ自
身は、データ入力線Ａに電流を供給せず、単にスイッチ
ング素子Ｓ１とスイッチング素子Ｓ４のオン・オフ動作
を制御するだけである。これにより、増幅回路Ｃの出力
負荷は、データ出力線容量にまで低減され、高速性が保
証される。或る増幅回路Ｃｉに対応する入力線Ａｉ上の
電圧は、その入力線Ａｉに流れ込む電流の総和により与
えられる。この電圧は、この回路網を流れる総電流が零
となる値に調整される。この状態において、この神経回
路網の総エネルギが極小となる。

増幅回路Ｃの各々は、たとえばＣＭＯＳインバータで構
成されており、その入力インピーダンスは高く、前述の
ような非線形単調増加型のしきい値関数をその入出力特
性として有している。この場合、上述の総電流が０とな
るという条件より、 という関係式が得られる。ここで、Ｉｉｊは、入力線Ａ
ｉに接続される増幅回路Ｃｉの出力により制御される抵
抗性結合素子の抵抗を流れる電流を示す。ΔＶｉｊは、
抵抗性結合素子における電位差であり、 ΔＶｉｊ＝Ｖｉｎ（ｊ）−Ｖ_ＤＤ……興奮結合 ＝Ｖｉｎ（ｊ）−Ｖ_ＳＳ……抑制結合 で与えられる。また、Ｒｉｊは抵抗性結合素子における
抵抗であり、Ｒ＋またはＲ−で与えられる。したがっ
て、電圧Ｖｉｎ（ｊ）は、データ入力線Ａｊに接続され
る増幅回路のすべての寄与の総和となる。

増幅回路Ｃは、高利得のしきい値素子として機能する。
この増幅回路Ｃのしきい値は、電源電位Ｖ_ＳＳとＶ_ＤＤ
の和の約１／２に設定されることが多い。

上述の演算はアナログ的な計算である。このアナログ的
な計算は、抵抗マトリクス１００内で並列に一度に行な
われる。しかしながら、入力データ信号および出力デー
タ信号はともにデジタルデータである。次に、第１３図
を参照して実際の演算動作について説明する。

入力データが、レジスタ１０を介して各入力線Ａ１〜Ａ
４上に与えられる。各入力線Ａ１〜Ａ４がそれぞれ入力
データに対応する電圧レベルに充電されることにより、
神経回路網の初期設定が完了する。各増幅回路Ｃ１〜Ｃ
４の出力電位は、まずデータ入力線Ａ１〜Ａ４に与えら
れた充電電位に応じて変化する。このデータ出力線上の
電位変化は、対応の各抵抗性結合素子を介して再びデー
タ入力線Ａ１〜Ａ４にフィードバックされる。各データ
入力線Ａ１〜Ａ４にフィードバックされる電位レベル
は、各抵抗性結合素子１のプログラム状態により規定さ
れる。すなわち、或る抵抗性結合素子１が、興奮結合状
態にプログラムされている場合には、電源電位Ｖ_ＤＤか
らデータ入力線Ａｉに電流が流れる。一方、抵抗性結合
素子１が抑制結合状態にプログラムされている場合に
は、接地電位Ｖ_ＳＳからデータ入力線Ａｉに電流が流れ
込む。このような動作が、開放結合状態にある抵抗性結
合素子を除いて並列に進行し、或るデータ入力線Ａｉに
流れ込む電流がアナログ的に加算されることになり、こ
れにより、データ入力線Ａｉの電位が変化する。このデ
ータ入力線Ａｉの電位変化が、対応の増幅回路Ｃｉのし
きい値電圧を越えると、この増幅回路Ｃｉの出力電位が
変化する。この状態を繰返し、上述の電流の総和が零と
なる条件を満たすように各増幅回路Ｃの出力電位が変化
してゆき、最終的に、前述の安定状態の式を満足する状
態に回路網の状態が安定化する。この回路網の状態が安
定化したときは、各増幅回路Ｃ１〜Ｃ４の出力電圧が出
力レジスタに格納された後に読出される。

この回路網の安定状態となったか否かの判定は、データ
入力後の予め定められた時間が経過したか否かにより行
なわれるか、または出力レジスタに格納された時間的に
異なるデータを直接相互に比較し、その出力データの差
が所定値以下となったとき回路網が安定状態となったと
判定する構成がとられる。

上述の説明から明らかなように、この神経回路網から
は、神経回路網のエネルギが最小値（または極小値）に
落ち着くような出力データが出力される。したがって、
抵抗性結合素子１のプログラム状態に従って、抵抗マト
リクス１００は或るパターンや或るデータを記憶してお
り、入力データとこの記憶したパターンまたはデータと
の一致／不一致を判定することができるため、このよう
な神経回路網は、連想記憶回路としてもまたパターン弁
別器としても機能することができる。

第１３図に示す抵抗マトリクス１００のデータ出力線か
らデータ入力線へのフィードバック経路をなくした構成
のものは、１層のパーセプトロン回路として知られてい
る。このパーセントロン回路は、学習アルゴリズムの作
成が容易であり、また多層化して柔軟なシステムを構築
することも可能である。

また、ホップフィールドモデルにおけるエネルギ関数を
確率変数とみなしホップフィールドのアルゴリズムを確
率系へ拡張することによりボルツマンモデル（ボルツマ
ンマシーン）が得られることが知られている。第１５図
にこのボルツマンモデルに従った半導体神経回路網の要
部の構成の一例を示す。この第１５図に示す構成は、た
とえばＭＩＴプレス発行の論文誌“アドバンスト・リサ
ーチ・イン・ＶＬＳＩ １９８７”における第２１３頁
ないし第２３７頁の“ニューロモルフィックＶＬＳＩ学
習システム”に開示されている。

第１５図において、ニューロンユニットは２つの相補出
力Ｓ、を有する差動増幅器Ｚ１〜Ｚｊの各々により構
成される。ニューロンが“オン”状態の場合、出力Ｓは
“１”（５Ｖ）であり、ニューロンが“オフ”の場合、
出力Ｓは“０”（０Ｖ）である。ニューロンユニット
（差動増幅器）の出力は、各差動入力ＩＮ，へ抵抗
性素子Ｒを介してフィードバックされる。抵抗性素子Ｒ
は、そのコンダクタンスが変更可能であり、このコンダ
クタンスにより重みＷｉｊが規定される。

各入力線ＩＮ，▲▼に自己バイアス値−θを印加す
るために、自己バイアス部分４００が設けられる。この
自己バイアス部分４００には、差動増幅器Ｚｔを介して
定常的に“１”および“０”の相補データが印加され
る。生体神経細胞に対応させると、対角線状に配列され
た差動増幅器Ｚ１〜Ｚｊの各々が細胞体に相当し、しき
い値処理を行なう。入力線ＩＮ，▲▼が他の細胞か
らの信号を受ける樹状突起に対応する。このデータ入力
線ＩＮ，▲▼はそれぞれが興奮性と抑制性の信号を
ともに伝えることができる。出力線Ｓ，は、或るニュ
ーロンからの信号が次のニューロンへ伝達する軸索に対
応する。低抗性素子Ｒは、シナプスに対応し、その抵抗
値がニューロン間の結合容量（シナプス荷重）を示す。

データ入力線ＩＮ，▲▼とデータ出力線Ｓ，との
接合点、すなわちｉ行ｊ列（ｉ，ｊ）の位置に配置され
る抵抗性素子Ｒは、ニューロン（差動増幅器）Ｚｊの出
力をニューロン（差動増幅器）Ｚｉの入力へ接続して正
の重みＷｉｊを与えることができる。この正の重みＷｉ
ｊの場合、出力線Ｓｊが入力ＩＮｉへ接続されかつ相補
出力線▲▼が相補データ入力線▲▼へ接続さ
れる。負の重みＷｉｊの場合には、相補データ出力線▲
▼がデータ入力線ＩＮｉへ接続され、データ入力線
Ｓｊが相補データ入力線▲▼へ接続される。

この神経回路網の初期設定は、抵抗性素子Ｒの抵抗値を
設定することにより行なわれる。ボルツマンモデルにお
ける問題は、入出力データの確率分布を外部から与えな
いで、“できるだけ正確に”神経回路網自体がこの分布
を実現することができるような重みＷｋｌを見い出すこ
とである。このために、各抵抗性素子の重みを設定する
ために、各重みＷｋｌ（ｋ行ｌ列に位置する抵抗性結合
素子のコンダクタンス）に対して重み処理装置（図示せ
ず）が設けられている。この重み処理装置は、重みデー
タをラッチするとともにそのラッチデータを隣接するラ
ッチへシフトさせる機能を有し、かつ各操作ループ（プ
ラスフェーズ，マイナスフェーズ等）の後、所定の関係
式に従ってそのラッチデータをインクリメントまたはデ
クリメントする機能を備えている。

ボルツマンモデルのアルゴリズムは操作１（プラスフェ
ーズ）、操作２（マイナスフェーズ）、操作３（重みＷ
ｉｌの変化）および操作０（出力層の学習）を含む。

操作１は、焼純（アニーリング）過程とデータ収集
過程とＰ^＋を求める過程とを含む。焼純過程は、その
振幅が操作が進むにつれて減少するアナログノイズ信号
を外部から各差動増幅器の差動入力へ印加することによ
り行なわれる。これは、高温で焼純過程を開始し、この
後、順次低温へ移行し、これにより神経回路網システム
が熱平衡状態の、低いグローバルエネルギ極小値へ安定
化したことを示す。この状態が各差動増幅器Ｚにおいて
生じ、各差動増幅器Ｚは自己の状態を評価してその状態
を“オン”または“オフ”に設定する。データ収集過程
は、結合し有った２つのニューロン（差動増幅器）のそ
れぞれの状態がともに“１”になっている回数を求める
過程である。

操作２（マイナスフェーズ）では、入力データに対応し
たニューロン（差動増幅器）の状態のみを“１”に固定
して操作１の前述の３つの過程を実行する。この操作２
において、平均値を求める過程で得られる値がＰ⁻であ
ると仮定する。

操作３は操作１および操作２で求められた平均値Ｐ^＋と
Ｐ⁻とにより重みＷｋｌを変化させる過程である。

上述の操作１または操作２の後には、各重みＷｋｌは並
列動作により調整されており、各重みに対応して設けら
れた重み処理器がその状態を評価して対応の重みをイン
クリメントまたはデクリメントする。前述のように、デ
ータ入出力線は対をなして配列されているため、重みは
上述の並列アルゴリズムを用いてそれ自身自己の重みを
調整する。

第１６図に重みＷｋｌを与える抵抗性素子の具体的素子
の一例を示す。第１６図において、重み部分は、正およ
び負の結合を与えるために４組のトランジスタ群ＴＲ
１，ＴＲ２，ＴＲ３およびＴＲ４を含む。トランジスタ
群ＴＲ１〜ＴＲ４は同一の構成を有しており、ｎ個のＭ
ＯＳトランジスタＴ０〜Ｔｎ−１とパストランジスタＴ
Ｇとを含む。

ＭＯＳトランジスタＴ０〜Ｔｎ−１の抵抗比（トランジ
スタの幅／長さの比）は１：２：…：２^−１に設定され
ている。パストランジスタＴＧは、結合の正および負を
示すための符号ビット のいずれかを受けて、対応のデータ入力線とデータ出力
線との接続を行なう。この場合、対角線上に設けられた
トランジスタ群が同時にデータ入出力線の接続を行なう
ため、パストランジスタＴＧ１，ＴＧ４のゲートへは正
の符号ビットＴ_ＳＧＮが印加され、パストランジスタＧ
２，ＴＧ３へは負の符号ビット が印加される。この各トランジスタ群におけるトランジ
スタＴ０〜Ｔｎ−１をその適当な組合わせでオン状態と
することにより抵抗性素子Ｒが与える重みＷｉｊを設定
することができる。

［発明が解決しようとする課題］ 上述のようなホップフィールドモデルおよびボルツマン
モデルに従う半導体神経回路網においては、シナプス荷
重に対応する重みを表現するために、種々の構成が用い
られているが、それぞれ以下に述べるような問題点を有
している。

第１３図および第１４図に示すような、単純な構造の基
本セルを用いて結合素子を構成し、この結合素子をデー
タ入力線とデータ出力線との交点に配置する構成の場
合、この結合素子が与える結合状態は、何ら重みづけが
されておらず、単に“１”、“０”および“−１”、す
なわち、“興奮状態”、“ドント・ケア状態”および
“抑制状態”の３状態が表現可能なだけであり、シナプ
ス結合モデルが単純化されすぎ、実際の回路動作時にお
いて神経回路網のエネルギ極小状態への収束性が悪化す
る。

神経回路網の収束性を改善するためには、結合素子が与
える結合状態（重み）を多段階表現する必要がある。一
般的に実用に耐える収束性を得るためには、この結合状
態を少なくとも１０ビット（１０２４ステップ）表示す
ることが必要とされることが回路シミュレーションによ
り明らかにされている。

この結合状態の多値表現は、たとえば第１６図に示す結
合素子構造を用いることにより実現可能である。しか
し、この第１６図に示す結合素子構造の場合、１つの基
本結合素子を構成するために、様々なコンダクタンスを
有するトランジスタを用いる必要があるが、この様々な
コンダクタンスはトランジスタの寸法（トランジスタの
ゲート幅とトランジスタの長さの比など）を調整するこ
とにより得られる。したがって、結合素子領域内に、互
いに寸法の異なるトランジスタを数多く設ける必要があ
るが、結合素子領域面積が限られていれば、必然的にト
ランジスタ寸法も小さくなり、したがってトランジスタ
間の寸法差も小さくなる。このとき、回路製造時におい
て必然的に導入される寸法誤差または許容寸法誤差がト
ランジスタの寸法差に及ぼす影響が大きくなり、所望の
コンダクタンス比を有するトランジスタを得ることがで
きなくなる。この結果、正確に多値の重みづけをシナプ
ス結合強度に付加することができなくなるという問題が
生じる。

また、同様に、多数のニューロンユニットを１つの半導
体チップ上に形成すれば必然的に結合素子数も増加し、
限られた半導体チップ上に形成される１個の結合素子の
占有面積も減少し、上述と同様の問題が発生する。

十分な収束性を実現するに足る結合素子を得ようとすれ
ば、たとえ、トランジスタの組合わせを用いることによ
り重みを表現するためのトランジスタの数を低減したと
しても、寸法精度の十分制御されたトランジスタを数多
く用いる必要があり、結合素子占有面積低減に対する障
害となり、限られた半導体チップ上に高密度の神経回路
網集積回路装置を形成することができなくなるという問
題が発生する。

また、複数のトランジスタを用いて１つの重みを表現す
るのでなく、１個の不揮発性トランジスタのフローティ
ングゲートに蓄積される電荷量により、複数段階（正確
にはアナログ的）の重みづけを表現する手法も提案され
ている。しかしながら、このフローティングゲート型ト
ランジスタを用いる場合、フローティングゲートの電荷
保持特性および蓄積電荷量と重みづけ因子との対応関係
に不安定さが残り、回路動作中に重み（シナプス荷重）
が変化したり、所望の重みづけをシナプス結合強度に与
えることができなくなるなどの問題が発生する。

この場合、重みづけ因子と蓄積電荷量との対応関係が不
安定であったとしても、神経回路網の学習時において、
この対応関係が決定されることになるが、このような不
安定さが残る場合、学習時における収束性が悪くなり、
神経回路網の学習に長時間を要するという問題が発生す
る。

それゆえ、この発明の目的は、少ない占有面積および簡
易な構成で結合素子の与える結合強度の重みづけ（重
み）を確実に多値化することのできる神経回路網を提供
することである。

［課題を解決するための手段］ この発明に係る半導体神経回路網は、データ出力線を複
数のグループに分割し、この各グループにおいて各出力
線上の信号電位に所定の重みづけを行なった後、この重
みづけされた出力信号を加算して出力するようにしたも
のである。

すなわち、本発明に係る半導体神経回路網は、各々に入
力データ信号を伝達する複数の入力線と、これらの複数
の入力線と交差する方向に設けられ、各々が内部出力デ
ータ信号を伝達するとともに、複数のグループに分割さ
れる複数の内部出力線と、この入力線と内部出力線の交
差部の各々に設けられて対応の入力線と対応の内部出力
線とを固有の結合度で結合する複数の結合素子と、内部
出力線グループの各々に対応して設けられ、対応の内部
出力線グループの各内部出力線上の信号電位に所定の重
みを付加し、かつこの重みづけされた信号電位をすべて
加算して出力する重みづけ加算手段とを備える。

この重みづけ加算手段は、対応の内部データ出力線に結
合される制御電極と、所定の電位に結合される一方電極
と他方電極とを有し、その電流供給能力が該制御電極上
の電位の１次関数で与えられかつ該素子の寸法に比例す
る複数の増幅素子と、これらの複の増幅素子の他方電極
出力を共通に受けて加算しかつ増幅する増幅器とを備え
る。

複数の結合素子の各々は、該結合素子の結合強度を表現
する情報を記憶する記憶素子を含む。この記憶素子のデ
ータ保持能力は、該結合素子が接続される内部出力線に
付随する重みに応じて設定される。

［作 用］ 結合素子の各々は、“１”、“０”、および“−１”の
状態、すなわち、“興奮状態”、“ドント・ケア状態”
および“抑制状態”の３状態のうちのいずれかの状態に
プログラムされる。したがって、この結合素子より、デ
ータ入力線と内部データ出力線とは、重みづけされてい
ない結合度により結合されている。

重みづけ加算手段は、対応のグループ内のデータ出力線
上の信号電位に所定の重みを付加した後、この重みを付
加された信号電位を加算して出力する。この重みづけ
は、多値化されており、好ましくは各内部データ出力線
ごとに異なる。したがって、この重みづけ加算手段から
は、結果的に、重みづけされていない“１”、“０”、
“−１”の結合状態が、多値化された重みを付加された
結合状態に変換され、この多値化された結合状態に従っ
た出力信号が出力される。

より大きな重みに関連する内部出力線ほどその処理結果
に対する寄与が大きい。結合素子の結合強度表現情報を
記憶する記憶素子の情報保持能力を該結合素子の信号処
理に対する寄与の大小に応じて設定することにより、電
気的ノイズ、電離放射線等による記憶情報の反転に起因
する神経回路網の誤動作を防止する。

［発明の実施例］ 第１図に、この発明の一実施例である半導体神経回路網
の要部の構成を示す。この第１図に示す半導体神経回路
網は、ホップフィールド型神経回路網であり、第１３図
に示す従来の神経回路網の構造に対応する。

第１図において、結合マトリクス１００内において、デ
ータ入力線Ａｉ（第１図においては、代表的に４本のデ
ータ入力線Ａ１〜Ａ４が示される）へフィードバック信
号を伝達するフィードバック信号線（第１３図のデータ
入力線に対応する）は、複数のグループＧＲＡ，ＧＲ
Ｂ、……に分割される。ここで、第１図においては代表
的にフィードバック線グループＧＲＡと、フィードバッ
ク線グループＧＲＢの一部とが代表的に示される。グル
ープＧＲＡは、相補フィードバック線対Ｂ１１，▲
▼、Ｂ１２，▲▼、Ｂ１３，▲▼、Ｂ１
４，▲▼を含み、グループＧＲＢは、相補フィー
ドバック線Ｂ２１，▲▼、Ｂ２２，▲▼、
……を含む。

各相補フィードバック線対Ｂ１１，▲▼〜Ｂ１
４，▲▼、Ｂ２１，▲▼、Ｂ２２，▲
▼……に対応して、増幅回路Ｃ１１〜Ｃ１４、Ｃ２
１，Ｃ２２……が設けられる。増幅回路Ｃ１１〜Ｃ１
４、Ｃ２１、およびＣ２２の各々は、対応のデータ入力
線上の信号電位をその入力として受けるように配置さ
れ、その出力を対応の相補フィードバック線対上へ伝達
する。

ここで、第１図においては、増幅回路Ｃ１１〜Ｃ１４の
各々がデータ入力線Ａ１〜Ａ４上の信号電位を受けるよ
うに示され、増幅回路Ｃ２１，Ｃ２２……の入力部が結
合されるデータ入力線は図示されていないが、レジスタ
１０からは、別の入力データ線が結合マトリクス１００
内へ延びており、この別のデータ入力線に増幅回路Ｃ２
１，Ｃ２２の各入力部が結合される。この別のデータ入
力線には、データ入力線Ａ１〜Ａ４上の入力データを模
写した同一の入力データが伝達される構成であってもよ
く、また、データ入力線Ａ１〜Ａ４および別のデータ入
力線がそのまま入力データに１対１で対応する構成であ
ってもよい。さらには、レジスタ１０からのデータ入力
線は、４本のデータ入力線Ａ１〜Ａ４だけであり、各フ
ィードバック線グループ内において、各増幅回路が異な
るデータ入力線上の信号電位を受けるような構成であっ
てもよい。

増幅回路Ｃ１１〜Ｃ１４，Ｃ２１，およびＣ２２の各々
は、２段の直列に接続された反転増幅器２ａおよび２ｂ
を含む。この構成により、増幅回路Ｃ１１〜Ｃ１４，お
よびＣ２１，およびＣ２４の各々から、相補な出力信号
が導出され、対応の相補フィードバック線対上へ伝達さ
れる。

データ入力線とフィードバック線との交点には、結合素
子１が設けられる。この結合素子１は、たとえば第１４
図に示す構造を有しており、“興奮状態”、“ドント・
ケア状態”および“抑制状態”の３状態のうちのいずれ
かの結合状態を表現することができる。今、この結合素
子１が与える結合強度は、何ら重みが付加されていない
結合強度と称し、この重みづけされていない結合強度
は、“１”“０”、および“−１”のいずれかの値であ
り、その中間の値をとることのできない状態を示すもの
として以下の説明では用いる。

重みづけされていない結合強度に重みを与えるために、
フィードバック線グループＧＲＡおよびＧＲＢの各々に
対応して、重み付加電流加算回路５００ａおよび５００
ｂが設けられる。

重み付加電流回路５００ａは、フィードバック線Ｂ１１
〜Ｂ１４に対応して設けられ、対応のフィードバック線
上の信号電位を増幅する増幅素子ＱＡ１１〜ＱＡ１４
と、相補フィードバック線▲▼〜▲▼の各
々に対応して設けられ、対応の相補フィードバック線上
の電位を増幅する増幅素子ＱＢ１１〜ＱＢ１４と、増幅
素子ＱＡ１１〜ＱＡ１４の出力電流の総和と増幅素子Ｑ
Ｂ１１〜ＱＢ１４の出力電流の総和とを差動的に感知し
て増幅するセンスアンプＳＡ１とを含む。

増幅素子ＱＡ１１〜ＱＡ１４の各々は、そのコンダクタ
ンス値および素子サイズが適当な比、たとえば１：２：
４：…：２^Ｎの比に選定されたＭＩＳ（絶縁ゲート型）
トランジスタにより構成されて、この絶縁ゲート型トラ
ンジスタのゲートに、対応のフィードバック線が接続さ
れる。ＭＩＳトランジスタＱＡ１１〜ＱＡ１４は、その
一方電極がたとえば接地電位である所定電位Ｖ_ＳＳに結
合され、その他方電極が共通ノードＮＡ１に接続され、
それぞれのゲートが対応のフィードバック線に接続され
る。

ＭＩＳトランジスタＱＢ１１〜ＱＢ１４の各々の一方電
極は所定の電位Ｖ_ＳＳに接続され、その他方電極が共通
ノードＮＰ１に接続され、そのゲートが、対応の相補フ
ィードバック線に接続される。

対をなす相補フィードバック線対に対応して設けられる
ＭＩＳトランジスタは、その寸法が同一にされており、
電流供給能力（駆動能力）および増幅率は同一とされ
る。第１図に示す例においては、ＭＩＳトランジスタＱ
Ａ１１〜ＱＡ１４およびＱＢ１１〜ＱＢ１４は参照数字
が大きくなるにつれて、その素子サイズが大きくされ、
電流供給能力が大きくされるとともに、そのコンダクタ
ンスも大きくされる。

重み付加電流加算回路５００ｂは、同様に、フィードバ
ック線Ｂ２１，Ｂ２２に対応して設けられる増幅素子Ｑ
Ａ２１およびＱＡ２２と、相補フィードバック線▲
▼、および▲▼に対応して設けられる増幅素子
ＱＢ２１およびＱＢ２２と、ノードＮＡ２上に現われる
増幅素子ＱＡ２１，ＱＡ２２の総和電流とノードＮＢ２
に現われる増幅素子ＱＢ２１，ＱＢ２２の総和電流とを
差動的に感知し増幅するセンスアンプＳＡ２とを含む。
この重み付加電流加算回路５００ｂにおいても、同様
に、各増幅素子は、ＭＩＳトランジスタにより構成さ
れ、そのゲートに与えられる電位をそれぞれの素子サイ
ズに応じた増幅率で増幅してノードＮＡ２，ＮＢ２へ伝
達する。

次に動作について簡単に説明する。

今、簡単化のために、増幅素子として機能するＭＩＳト
ランジスタが与えるべき重みを、そのトランジスタ幅を
調整することにより決定するものと想定する。ＭＩＳト
ランジスタのドレイン電流Ｉ_ＤＳは、 で与えられる。ここで、ｕは電子移動度、Ｃｏｘは酸化
膜の膜厚、Ｗはトランジスタのゲート幅、Ｌはトランジ
スタのゲート長さ、Ｖ_ＧＳはトランジスタのゲート・ソ
ース間の電圧、Ｖ_Ｔはトランジスタのしきい値電圧、Ｖ
_ＤＳはドレイン・ソース間電圧である。

この式からわかるように、３極間領域（ドレイン電流が
飽和しない領域）において、ドレイン電圧Ｖ_ＤＳがほぼ
一定であるという条件でＭＩＳトランジスタを動作させ
ると、ゲート幅（トランジスタ幅）Ｗに比例、ゲート長
Ｌに反比例、およびゲート電圧Ｖ_ＧＳの１次関数となる
ドレイン電流Ｉ_ＤＳが流れる。ここで、神経回路網半導
体チップ内においては、しきい値電圧Ｖ_Ｔは同一とみな
せる。したがって、増幅素子ＱＡｉ１〜ＱＡｉＮ（１つ
のフィードバック線グループＧＲｉにＮ本のフィードバ
ック線がある場合）の、各々のゲート幅Ｗを、２を公比
とする等比数列をなすように設計すると、ノードＮＡｉ
に流れるドレイン電流Ｉ_Ｄは、正のフィードバック線の
各電圧に重みを付加した電圧の１次関数で与えられる電
流となる。今、第１図に示すフィードバック線グループ
ＧＲＡを例にして具体的に説明する。正のフィードバッ
ク線Ｂ１１〜Ｂ１４上の電位をＶｉとし、各増幅素子Ｑ
Ａ１１〜ＷＡ１４のゲート幅を１：２：４：８と設定す
ると、ノードＮＡ１に流れる電流Ｉ_Ｄは、 で与えられる。ここで、Ｘ＝ｕ・Ｃｏｘ／Ｌを示し、Ｂ
はドレイン・ソース間電位Ｖ_ＤＳを示す。

したがって、上式においてＫおよびＭは定数とみなすこ
とができるため、ノードＮＡ１に現われるドレイン電流
Ｉ_Ｄは、フィードバック線の信号電位に、この増幅素子
が有するゲート幅を乗算した値の総和の１次関数とな
る。このときゲート幅Ｗｉが、シナプス結合強度に対す
る重みづけ因子となる。

相補側のフィードバック線に対しても、同様にして、増
幅素子ＱＢｉ１，ＱＢｉ２，……ＱＢｉＮのゲート幅に
重みをつけ、それらのドレイン電極を共通にノードＮＢ
ｉに接続すれば、そのときのノードＮＢｉに現われるド
レイン電流は、相補フィードバック線の各電圧にそれぞ
れ所定の重みをつけ加えた電圧の１次関数となる。

したがって、このノードＮＡ１，ＮＢ１を流れる電流ま
たはこの電流に対応する電圧をセンスアンプＳＡ１によ
って差動的に感知増幅するとこのセンスアンプＳＡ１か
らの出力信号Ｂ１は、 で与えられる電位となる。ここで、上式においてＩ_Ｄは
ノードＮＡ１のドレイン電流を示し、Ｉ_Ｄ′はノードＮ
Ｂ１のドレイン電流を示す。また、Ｖｉは正のフィード
バック線上の電位を示し、Ｖｉ′は相補フィードバック
線上の電位を示す。すなわち、出力信号Ｂ１は、４対の
フィードバック信号線の各対における出力電位のうち、
Ｖ_ＧＳに比例する項のみが残りこの残った項に対応の重
み２^ｊを掛けて加えた総和となる。

したがって、これは従来例において、シナプス入力信号
に結合を示す重みを掛けて、この重みづけされた入力信
号を総和する動作に対応することとなる。

したがって、上述の構成により、簡単な構成を有する、
３値状態すなわち“興奮状態”、“抑制状態”、および
“ドント・ケア状態”を示す基本結合素子を多数配列し
た基本結合マトリクス１００を用いる神経回路網であっ
ても、この結合マトリクス１００外部に重み付加電流加
算回路を設け、各フィードバック線に対応して、所定の
重みづけられた増幅素子を配置することにより、任意の
結合強度をプログラムしたシナプス結合マトリクスを得
ることができる。

なお、上述の説明においては、増幅素子の重みづけ因子
を、トランジスタのゲート幅により調整したが、これ
は、ゲート幅およびゲート長の組合わせまたゲート長ま
たは素子サイズを調整して重みづけ因子を決定しても上
記実施例と同様の効果が得られる。

上述の構成においては、重み付加電流加算回路に含まれ
る増幅素子が与える重みづけ係数は一定とされるが、神
経回路網の学習時に結合マトリクス内の各結合素子が表
現する結合状態が、この増幅素子が有する重みづけ係数
に対して最適となるようにプログラムされる。この学習
時において、シナプス結合強度（重み）が実質的にきめ
細かく多値化されたことになるので、この神経回路網の
エネルギ極小値への収束性が高速化される。

なお、上述の構成において、フィードバック線グループ
の数は、必要とされる出力信号のビット数に合わせて適
当に選択され、必ずしも入力データのビット幅と出力デ
ータのビット幅とを一致させる必要はない。

第２図に、この発明の他の実施例である半導体神経回路
網の全体の構造を概略的に示す。この第２図に示す神経
回路網は、基本結合素子Ｔｉｊｋとして、第１４図に示
す素子を用いており、この基本結合素子を用いて相互結
合のない非ホップフィールド型神経回路網を構成してい
る。この非ホップフィールド型神経回路網においては、
ニューロンユニットに対応する増幅器出力が結合マトリ
クス内へフィードバックされるのではなく、単にデータ
入力線上の信号電位が、結合素子を介して内部データ出
力線上に伝達されるだけである。

この第１４図に示す基本結合素子構造においては、通
常、収束性を改善するなどを目的として、各々が相補な
入力データを伝達する相補入力データ線対構造が用いら
れる。

第２図を参照して、半導体神経回路網は、結合マトリク
ス１００は、行および列状に配列された複数の結合素子
Ｔ１１１〜ＴＬＭＮを備える。この結合素子は複数列ご
とにグループ化されており、Ｌ行Ｎ列の結合素子アレイ
が１つのグループを構成している。

この結合素子Ｔｉｊｋの各々は、前述のごとく３値の状
態を表現することのできる結合素子により構成されてお
り、この結合状態を示すために、記憶素子としてランダ
ム・アクセス・メモリが設けられている。

この結合素子の結合状態を記憶するランダム・アクセス
・メモリＲＡＭへ結合状態を示す情報を書込むために、
通常のダイナミック・ランダム・アクセス・メモリと同
様にして、ロウデコーダ１０２、コラムデコーダ１０
３、センスアンプ１１１、選択ゲート１１０が設けられ
る。ロウデコーダ１０２は、外部から与えられる行アド
レスに応答して、１行のＲＡＭセルを選択する。このと
き、結合素子Ｔｉｊｋは２つのＲＡＭセルを含んでいる
ため、ロウデコーダ１０２の出力信号線は２Ｌ本とな
り、興奮性結合をプログラムするための行選択線ＷＬ１
Ｐ〜ＷＬＰおよび抑制性結合状態をプログラムするため
の行選択線ＷＬ１Ｑ〜ＷＬ１Ｑを含む。

コラムデコーダ１０３は、外部からの列アドレスに応答
して、結合マトリクス１００における１列のＲＡＭセル
を選択する。

選択ゲート１１０は、コラムデコーダ１０３からのコラ
ムデコード信号に応答して、対応のトランスファゲート
対をオン状態とし、センスアンプを内部データ入出力バ
スＩ／Ｏ，／へ接続する。この内部データ入出力バ
スＩ／Ｏ，／へは、ＲＡＭＩ／Ｏ１０６を介してプ
ログラム情報が伝達される。ここで、データ入出力バス
がＩ／Ｏ，／と相補対を構成し、かつ選択ゲート１
１０のトランスファゲートもそれぞれ対をなしているの
は、ＲＡＭセルがいわゆる折返しビット線構造に従って
配置されているからである。センスアンプ１１１は、結
合マトリクス１００の各列対応に設けられ、ＲＡＭＩ／
Ｏ１０６から書込まれたプログラム情報をラッチする。

神経回路網動作時において必要な入力データ信号を結合
マトリクス１００へ伝達するために、レジスタ１０４が
設けられる。レジスタ１０４は、前述のごとく、相補デ
ータ入力線Ａ１，▲▼〜ＡＬ，▲▼を有してお
り、この相補データ入力線対を介して所望の入力信号を
結合素子マトリクス１００内へ伝達する。

結合素子マトリクスの各グループに対応して重み付加電
流加算回路５００−１，５００−２，……，および５０
０−Ｍが設けられる。

重み付加電流加算回路５００−１は、内部データ出力線
Ｂ１１〜Ｂ１Ｎ上の信号電位をそれぞれそのゲートに受
けるＭＩＳトランジスタＱ１１〜Ｑ１Ｎと、このＭＩＳ
トランジスタＱ１１〜Ｑ１Ｎの出力電流をノードＳ１を
介して受けて増幅して出力する増幅器１０１−１を含
む。トランジスタＱ１１〜Ｑ１ＮはノードＳ１とノード
Ｇ１との間に互いに並列に設けられる。ノードＧ１は、
センスアンプ活性化信号ＳＡＥに応答してオン状態とな
るセンスアンプ活性用トランジスタＳＴ１を介して接地
電位Ｖ_ＳＳに接続される。ノードＳ１は所定の高電位
（たとえば電源電位）へプルアップ抵抗Ｒ１を介して結
合される。このプルアップ抵抗Ｒ１によりノードＳ１の
高レベルが保証される。トランジスタＱ１１〜Ｑ１Ｎの
サイズ（面積、ゲート幅、ゲート長等）が適当な値に調
整されており、それぞれ所定の重み係数を有している。

重み付加電流加算回路５００−２も同様の構成を有し、
増幅素子として機能するトランジスタＱ２１，Ｑ２２，
……Ｑ２Ｎ、プルアップ抵抗Ｒ２、センスアンプ活性化
トランジスタＴ２およびセンスアンプ１０１−１０２を
備える。トランジスタＱ２１〜Ｑ２ＮはノードＳ２とノ
ードＧ２との間に互いに並列に接続される。トランジス
タＱ２１〜Ａ２Ｎのゲートには、それぞれ対応の内部デ
ータ出力線の信号電位が与えられる。

重み付加電流加算回路５００−Ｍも同様に、トランジス
タＱＭ１，ＱＭ２，……ＱＭＮと、プルアップ抵抗ＲＭ
と、センスアンプ活性化トランジスタＳＴＭとセンスア
ンプ１０１−Ｍを備える。このトランジスタＱＭ１〜Ｑ
ＭＮはノードＳＭとノードＧＭとの間に直列に接続され
る。トランジスタＱＭ１〜ＱＭＮの各々のゲートには、
対応の内部データ線の電位が伝達される。ノードＳＭ
は、プルアップ抵抗ＲＭを介して所定の電位に結合され
る。

この重み付加電流加算回路５００−１〜５００−Ｍの各
々の対応するトランジスタＱ１ｉ，Ｑ２ｉ，……ＱＭｉ
は同じサイズを有している。

この構成においては、センスアンプ１０１−１〜１０１
−Ｍの各々の入力は、内部データ線Ｂ１１〜Ｂ１Ｎが相
補データ線対構造と異なるために、差動信号とはならな
い。しかしながら、この場合、センスアンプ１０１１〜
１０１−Ｍの各々の参照電位（基準電位）を適当に選択
すれば、十分に対応できる。

結合マトリクス１００の結合状態をプログラムするため
に、切換信号ＭＵＸに応答してオン状態となり、センス
アンプ１１１と結合マトリクス１００とを接続する転送
ゲート１１２と、切換信号ＭＵＸに応答してオン状態と
なり、ロウデコーダ１０２出力と結合マトリクス１００
とを接続する第２の転送ゲート１１４と、切換信号ＭＵ
Ｘに応答してオン状態となり、レジスタ１０４出力を結
合マトリクス１００に接続する第３の転送ゲート１１３
が設けられる。結合素子の結合状態のプログラム時にお
いては、転送ゲート１１２，１１４がオン状態となり、
実際の神経回路網の動作時においては、転送ゲート１１
３がオン状態となる。次に動作について簡単に説明す
る。

結合マトリックス１００における各結合素子Ｔｉｊｋの
結合状態のプログラムは、通常のＤＲＡＭにおいて行な
われるものと同様にして行なわれる。すなわち、このプ
ログラム時においては、切換信号ＭＵＸ，▲▼に
より、センスアンプ１１１およびロウデコーダ１０２が
それぞれ転送ゲート１１２および１１４を介して結合マ
トリクス１００に接続され、一方レジスタ１０４は転送
ゲート１１３により結合マトリクス１００から切り離さ
れる。またこのときセンスアンプ活性化信号ＳＡＥは不
活性状態の“Ｌ”レベルにある。まず外部から行アドレ
スがロウデコーダ１０２へ与えられ、１本のロウデコー
ダ出力線が選択され、１行のＲＡＭセルが選択される。
続いてコラムデコーダ１０３により１列が選択され、選
択ゲート１１０の転送トランジスタがオン状態となる。
この選択ゲート１１０がオン状態となるまでに、ＲＡＭ
Ｉ／Ｏ１０６を介してプログラム情報が内部データ入出
力バスＩ／Ｏ，／上へ伝達されており、この内部デ
ータ入出力バスＩ／Ｏ，／上の信号電位がセンスア
ンプ１１１でラッチされた後、選択されたＲＡＭセルへ
所望の結合情報が書込まれる。この動作を結合素子マト
リクス１００における各結合素子に対し行なうことによ
り、結合マトリクス１００における結合状態がプログラ
ムされる。

実際の神経回路網動作時においては、ロウデコーダ１０
２およびセンスアンプ１１１はそれぞれ切換信号ＭＵＸ
により結合マトリクス１００から切り離される。一方、
レジスタ１０４は相補切換信号▲▼により結合マ
トリックス１００に接続される。この状態でレジスタ１
０４からのデータが相補入力信号データの信号線Ａ１，
▲▼〜ＡＬ，▲▼上へ伝達され、結合マトリク
ス１００内へ伝達される。結合マトリクス１００内にお
ける各結合素子Ｔｉｊｋは、プログラムされた結合状態
に従って入力信号線上の電位を内部データ線Ｂ１１〜Ｂ
１Ｎ，……ＢＭ１〜ＢＭＮ上へ伝達する。

次に所定の時刻においてセンスアンプ活性化信号ＳＡＥ
が立上がり、センスアンプ活性化用トランジスタＳＴ
１，ＳＴ２，ＳＴＭがオン状態となり、ノードＧ１，Ｇ
２，……，ＧＭを接地電位Ｖ_ＳＳに接続する。これによ
り、ノードＳ１，Ｓ２，ＳＭの電位が各増幅素子Ｑ１１
〜Ｑ１Ｎ，Ｑ２１〜Ｑ２Ｎ，ＱＭ１〜ＱＭＮの有する重
み係数に従って変化し、このノードＳ１〜ＳＭ電位はそ
れぞれセンスアンプ１０１−１〜１０１−Ｍにより感知
増幅され、出力信号Ｂ１〜ＢＭが出力される。

この第２図に示す神経回路網の構成の場合、第１図に示
すような、センスアンプ１０１−１〜１０１−Ｍの入力
は差動信号とはならないが、このセンスアンプ１０１の
参照電位（基準電位）を適当に選択することにより、内
部データ出力線に接続された基本結合素子のうちで、
“興奮状態”と“抑制状態”の素子の個数の差に相当す
る電位変化がその内部データ出力線Ｂｉｊ上に発生す
る。この内部データ出力線上の電位変化は、重みづけさ
れたトランジスタのゲート電極へ与えられるため、これ
らのトランジスタＱｉｊのドレインを共通に結合したノ
ードＳｉ２には、対応の結合素子のグループにおける、
“興奮状態”、“抑制状態”にそれぞれの増幅素子が与
える結合強度の重みを乗算し、この乗算された値を加算
した電位（または電流）に対応する電位（または電流）
が発生する。センスアンプ１０１−１〜１０１−Ｍの各
々は、このノードＳ１〜ＳＭに発生した電位（または電
流）を増幅して出力する。このとき各センスアンプ１０
１−１〜１０１−Ｍの各々の基準電位が適当に選択され
ていれば、このセンスアンプ１０１−１〜１０１−Ｍの
各々は、このノードＳ１〜ＳＭの各々に現われた信号電
位を参照電位と比較して差動的に増幅して出力すること
になる。

第３図にこの発明のさらに他の実施例である半導体神経
回路網の全体の構成を概略的に示す。この第３図に示す
構成においては、結合マトリクス１００から相補なニュ
ーロン出力信号が出力される。すなわち、この結合マト
リクス１００からの内部データ線は、信号線対Ｂ１１，
▲▼〜Ｂ１Ｎ，▲▼，Ｂ２１，▲▼
〜Ｂ２Ｎ，▲▼、ＢＭ１，▲▼〜ＢＭＮ，
▲▼の相補な対をなしている。

重み付加電流加算回路５００−ｃ〜５００−ｅの各々
は、正側データ線の出力の総和が現われるノードＮＡｉ
の電流と負側の内部データ線の電流出力の総和を受ける
ノードＮＢｉ上の電位とを差動的に検知増幅する。

この第３図に示す神経回路網の構成は、第１図に示すも
のと同様であるが、結合マトリクス内へのフィードバッ
ク線が設けられておらず、相互結合を有しない非ホップ
フィールド型である点が第１図の構成と異なっている。

この結合素子Ｔｉｊｋの各々は、第１３図に示す従来の
ものと同様である。したがって、第３図に示す構成にお
いて、データ入力線への信号電位を結合マトリクス内へ
フィードバックするための配線が設けられておらず、し
たがって増幅回路が設けられていない点が第１図の構成
と異なっており、その他の構成は同様である。

この構成の場合、確実に相補信号を導出するために、対
をなす内部データ出力線において一方側に内部データ線
電位を反転して出力する反転増幅回路を設けてノードＮ
Ａｉ（またはＮＢｉ）へ伝達する構成としてもよい。

さらに、第３図に示す構成においては結合マトリクスの
結合状態プログラム時において、この重み付加電流加算
回路５００と結合マトリクス１００とを切り離すため
に、相補切換信号▲▼に応答してオン状態となる
転送ゲート１１５が設けられる。

なお、１行分のデータを格納するデータラッチを設け、
このデータラッチから１度に１行の結合素子へプログラ
ム情報を書込む構成としてもよい。

この第３図に示す構成においては、センスアンプＳＡ−
１〜ＳＡ−Ｍへは差動の入力信号が印加されるため、よ
り正確に、“興奮”、“抑制”と重みづけされた結合強
度の積和演算を実行することが可能となる。

なお、この第３図に示す構成の重み付加電流加算回路に
おいて、第２図に示す構成と同様にノードＮＡｉ，ＮＢ
ｉにそれぞれ高レベルを付与するためのプルアップ抵抗
を設けてもよく、またセンスアンプの活性タイミングを
制御するためのトランジスタを設ける構成としてもよ
い。

またこれに代えて、重み付加を行なうトランジスタの一
方端子に接続される電位を動作電源電位Ｖ_ＣＣレベルと
してもよい。

なお第１図および第３図に示す構成においては、重み付
加電流加算回路におけるセンスアンプは差動入力を受け
ているため、この差動入力を所定の電位にプリチャージ
しかつイコライズしておけば、より正確かつ高速に差動
的な感知増幅を行なうことが可能となる。第４図にこの
ような重みづけ付加電流加算回路の具体的構成例を詳細
に示す。

第４図において、重み付加電流加算回路５００は、第１
図、および第３図に示す構成に加えて、相補内部データ
線Ｂｉｊ，▲▼の電位を所定電位にプリチャージ
しかつイコライズするための第１のプリチャージ／イコ
ライズ回路６００と、センスアンプ１０１の入力ノード
ＮＡｉ，ＮＢｉの電位を所定電位Ｖ_ｐにプリチャージし
かつイコライズするための第２のプリチャージ／イコラ
イズ回路６５０を含む。

第１のプリチャージ／イコライズ回路６００は、プリチ
ャージ／イコライズ指示信号ＢＬＥＱに応答してオン状
態となり、内部データ出力線を所定電位Ｖ_ＰＢにプリチ
ャージするプリチャージトランジスタＱＴ１と、プリチ
ャージ／イコライズ信号ＢＬＥＱに応答してオン状態と
なり、相補内部データ出力線を電位Ｖ_ＰＢにプリチャー
ジするプリチャージトランジスタＱＴ２と、プリチャー
ジ／イコライズ信号ＢＬＥＱに応答してオン状態とな
り、内部データ出力線を電気的に短絡するイコライズト
ランジスタＱＴ３とを含む。

第２のプリチャージ／イコライズ回路６５０は、ノード
ＮＡｉを所定電位Ｖ_ｐにプリチャージするためのプリチ
ャージトランジスタＱＴ４と、ノードＮＢｉを所定電位
Ｖ_ｐにプリチャージするためのプリチャージトランジス
タＱＴ５と、ノードＮＡｉ，ＮＢｉを電気的に短絡して
等電位に保持するためのイコライズトランジスタＱＴ６
を含む。トランジスタＱＴ４，ＱＴ５およびＱＴ６は、
イコライズ指示信号ＥＱに応答してオン状態となる。

結合マトリクス１００からの出力信号に重みを付加し、
この重みづけされた信号を加算する回路部分は、第１図
および第３図に示す構成と同様であり、それぞれ所定の
重みを有するように設計されたトランジスタＱＡｉ１〜
ＱＡｉＮ，ＱＢｉ１〜ＱＢｉＮがそれぞれ正側の内部デ
ータ線および相補内部データ線に対応して設けられる。
第５図に、プリチャージ／イコライズ信号ＢＬＥＱ／Ｅ
Ｑを発生するための回路構成の一例を示す。

第５図を参照して、プリチャージ／イコライズ信号発生
回路は、入力データ信号Ａｉの変化時点を検出して、入
力変化検知信号ＡＴＤを導出する信号変化検出回路７０
１と、信号変化検出信号ＡＴＤに応答して所定のパルス
幅を有するワンショット・パルス信号を発生するＢＬＥ
Ｑ／ＥＱ発生回路７０２と、入力変化検知信号ＡＴＤに
応答して所定の時間幅を有するワンショット・パルスを
発生するＳＡＥ発生回路７０３とを備える。

信号変化検出回路７０１へ与えられる入力信号Ａｉは、
レジスタ１０４（第３図参照）へ与えられる外部データ
信号であってもよく、またレジスタ１０４が導出する内
部データ信号のいずれであってもよい。レジスタ１０４
が、バッファ機能を有している場合には、できるだけ早
いタイミングで入力変化検知信号ＡＴＤを導出するのが
好ましいため、信号変化検出回路７０１へ与えられる信
号としては、外部入力データ信号が好ましい。

ＢＬＥＱ／ＥＱ発生回路７０２から発生されるワンショ
ット・パルス信号は、プリチャージ／イコライズ信号Ｂ
ＬＥＱおよびＥＱを与える。ＳＡＥ発生回路７０３から
のワンショット・パルス信号がセンスアンプ活性化信号
ＳＡＥとなる。次に、第４図に示す回路の動作を、その
動作波形図である第６図を参照して説明する。

神経回路網の動作時においては、切換信号ＭＵＸ，▲
▼に応答して、転送ゲート１１５が導通状態とな
り、重みづけ電流加算回路５００と結合マトリクス１０
０とが接続される。続いて入力データ信号Ａｉ（これは
外部データ信号および内部データ信号いずれであっても
よい）が与えられると、この入力データ信号の変化時点
が信号変化検出回路７０１により検出され、入力変化検
知信号ＡＴＤが出力される。入力変化検知信号ＡＴＤ
は、所定の時間幅を有するワンショット・パルス信号で
あり、この信号の立上がりに応答してプリチャージ／イ
コライズ信号ＢＬＥＱ，ＥＱが発生される。これによ
り、プリチャージ／イコライズ回路６００，６５０が活
性化され、内部データ線対およびノードＮＡｉ，ＮＢｉ
をそれぞれ所定の電位Ｖ_ＰＢ，Ｖ_ｐにプリチャージしか
つイコライズする。

このプリチャージ／イコライズ信号ＢＬＥＱ，ＥＱが立
下がると、ノードＮＡｉ，ＮＢｉ上には、結合マトリク
ス１００へ与えられた入力データ信号Ａｉに対応した電
流が流れ込み、それぞれのノード電位に変化が生じる。
このノードＮＡｉ，ＮＢｉ上の微小電位差（電流差）が
現われた後、プリチャージ／イコライズ信号ＢＬＥＱ，
ＥＱの立下がりに応答して、所定の遅延後センスアンプ
活性化信号ＳＡＥが発生され、ノードＮＡｉ，ＮＢｉ上
の信号の電位差（電流差）が差動的に感知増幅される。
これにより、この差動的に感知増幅された信号Ｂｉが出
力データ信号として導出される。

入力データ信号Ａｉが与えられなくなると、これに応答
して入力変化検知信号ＡＴＤが再び発生されてこの検知
信号ＡＴＤの立上がりに応答してセンスアンプ活性化信
号ＳＡＥは不活性状態となる。これにより、神経回路網
動作の１回のサイクルが完了する。

上述のように、ワンショット・パルス信号を用いて、内
部データ信号線対および差動入力ノードＮＡｉ，ＮＢｉ
を等電位化した後に、各信号線対上に現われる微小電位
により差動入力ノードに現われた微小電位差を感知増幅
して出力データを増幅する構成とすることにより、高感
度、低消費電力、および高速で動作する回路構成を得る
ことが可能となる。

なお、第５図および第６図に示す回路構成においては、
内部入力データ信号は外部入力データ信号に対応して発
生されている。この場合、内部入力データ信号が与えら
れる時間幅によっては、内部データ出力線対および差動
入力ノードの電位がフルスイングする場合も考えられ
る。

このような信号線対の電位がフルスイングするのを防止
し、高速動作および低消費電力化を図るために、内部入
力データ信号をワンショット化させて発生する回路構成
を第７図に示す。

第７図を参照して、ワンショット化回路は、外部入力デ
ータＥｘｔ，Ａｉの変化時点を検出し、入力変化検知信
号ＡＣＤを発生する信号変化検出回路７１０と、この入
力変化検知信号ＡＣＤに応答して活性化され、外部入力
データ信号Ｅｘ．Ａｉ等を通過させるゲート回路７１
１，７１２を備える。ワンショット化ゲート回路７１
１，７１２は各々外部入力データ信号に対応して設けら
れており、ワンショットの入力変化検知信号ＡＣＤによ
り外部入力信号Ｅｘ．Ａｉ等を通過させるため、ワンシ
ョット化された内部入力データ信号Ｉｎｔ．Ａｉ等が得
られる。

このワンショット化ゲート回路７１１〜７１２等は、第
３図に示すレジスタ１０４に対応する。

この第７図に示すワンショット化回路を用いて入力デー
タ信号をワンショット化すれば、第８図に示すように信
号線対上に現われる信号電位変化は、入力データ信号が
与えられる時間が短くなるため、フルスイングしなくな
り、このフルスイングしなくなった状態で感知増幅動作
が行なわれるため、高速化および低消費電力化を達成す
ることができる。

ここで、第８図においては、信号線対Ｂｉｊ，▲
▼における電位変化がフルスイングしなくなっている状
態を示しているがセンスアンプ１０１（ＳＡ）が活性化
される時間も応じて短くすれば、ノードＮＡｉ，ＮＢｉ
の電位変化もフルスイングしなくなり、同時にデータ読
出時における高速化および低消費電力化を得ることがで
きる。

また、このときイコライズ／プリチャージ信号ＢＬＥＱ
／ＥＱおよびセンスアンプ活性化信号ＳＡＥは、このワ
ンショット化された内部データ信号Ｉｎｔ．Ａｉの変化
時点を検出して出力するように構成してもよく、またこ
の入力変化検知信号ＡＣＤに応答して発生するように構
成してもよい。

なお、第５図および第７図に示す信号変化検出回路７０
１，７１０の具体的回路構成については詳述しないが、
これは、通常半導体記憶装置の１つであるランダム・ア
クセス・メモリにおいて内部動作タイミング信号を発生
するためのアドレス変化検出回路と同様の構成を用いて
実現することができる。

第９図はこの発明のさらに他の実施例である半導体神経
回路網の要部の構成を示す図である。第９図において、
結合素子Ｔｉｊ１およびＴｉｊｋの構成の一例が示され
る。この第９図に示す結合素子の構成は第１５図に示す
従来の結合素子の構成と対応している。しかしながら、
この結合素子の構成は特にこの構成に限定されず、結合
素子の結合度情報がそこに含まれる記憶素子により記憶
されており、その記憶情報にしたがって入力信号とシナ
プス結合強度との積演算を行なう構成であればよい。

結合素子Ｔｉｊ１は結合度情報を記憶するランダム・ア
クセス・メモリからなる記憶素子１５０ａおよび１５１
ａを含む。記憶素子１５０ａおよび１５１ａの記憶情報
に応じてスイッチング素子Ｓ２およびＳ３の導通状態が
設定される。スイッチング素子Ｓ１およびＳ４にはそれ
ぞれ入力信号Ａｉ，▲▼が伝達される。

同様に結合素子Ｔｉｊｋは記憶素子１５０ｂおよび１５
０ｂを含む。結合素子Ｔｉｊ１の出力信号は内部出力線
Ｂｊ１に伝達され、結合素子Ｔｉｊｋの出力信号は内部
出力線Ｂｊｋへ伝達される。内部出力線Ｂｊ１はトラン
ジスタＱｊ１のゲートに接続される。内部出力線Ｂｊｋ
はトランジスタＱｊｋに接続される。トランジスタＱｊ
１のコンダクタンスはトランジスタＱｊｋのそれよりも
小さくされている。すなわち内部出力線Ｂｊｋに付随す
る重みづけは内部出力線Ｂｊ１のそれよりも大きくされ
る。

トランジスタＱｊ１およびＱｊｋの一方導通端子はノー
ドＮｊを介して増幅回路１０１−ｊの入力部に接続され
る。この増幅回路１０１−ｊから出力信号Ｂｊが導出さ
れる。この増幅回路１０１−ｊは、ノードＮｊ上に現れ
た電流または電圧信号をその入力論理しきい値によりし
きい値処理した後増幅して出力する。この結合素子Ｔｉ
ｊ１およびＴｉｊｋにおいて添字ｉは神経回路網への入
力信号の番号に対応し、添字ｊは出力信号Ｂｊの番号に
対応する。さらに、添字ｋおよび１はこの結合素子に付
随する重みづけの度合いに対応し、たとえばそれぞれ重
み２^ｋ，２^１に対応すると考えることができる。

結合強度の重みづけが大きい結合素子すなわち、結合素
子Ｔｉｊｋにおける記憶素子１５０ｂおよび１５１ｂの
情報保持能力は結合素子Ｔｉｊ１の記憶素子１５０ａお
よび１５１ａのそれよりも大きくされる。この情報保持
能力の設定は、記憶素子の寸法を大きくするか、または
この記憶素子の情報保持部に関連する部分のみの寸法を
大きくすることにより調整される。この記憶素子の保持
能力は、それに関連する内部出力線が有する重みづけの
或る関数として与えられ、この関数は線形関数であって
もまた非線形関数であってもよい。

すなわち一般に、結合素子マトリクス（Ｔｉｋ１）にお
いて添字ｋが大きい結合素子の記憶素子１５０，１５１
（ＲＡＭｋ１，ＲＡＭｋ２）の情報保持能力はその添字
ｋに応じて大きく設定される。

この半導体装置神経回路網の動作は上述の実施例と同様
である。一般に、半導体集積回路の微細化に伴い、そこ
に含まれる記憶素子のサイズも小さくされ、そのデータ
保持特性が、電気的ノイズおよび電離放射線などの影響
により悪化することが知られている。このため、種々の
半導体集積回路素子において、微細化の利点である高速
動作性および多機能化などの高性能化、高密度化による
多機能化、低価格化および高歩留り化等を享受しつつ記
憶素子のデータ保持特性に代表される動作余裕を確保す
るための方策が種々模索されている。

半導体神経回路網においても、その動作原理から本質的
には部分的な結合素子の不安定化に伴う誤動作に対する
安定性は高いとされている。しかし、結合強度に対する
重みづけの大きい結合素子（添字ｋが大きい結合素子）
の記憶情報が反転すると、その結合素子の処理過程に対
する寄与が大きいため、神経回路網動作における致命的
な誤動作が生じる恐れがある。これは、生体の脳におい
ても、同程度の損傷が生じたとしてもその損傷箇所に応
じて機能回復が行なわれる場合と行なわれない場合が生
じるのに類似している。すなわち、脳損傷において、そ
の損傷が脳幹などの重要な箇所におけるものである場
合、この損傷を受けた機能がほぼ永久に回復しないのに
類似している。

この神経回路網において、重みづけが大きい内部出力線
に接続される結合素子は、その処理過程に対し重要な機
能を果たしていると見なすことができる。したがって、
このような結合素子における記憶情報の反転などのよう
なソフトエラーを防止するのはもとよりその情報保持特
性および動作安定性を保証するのが望ましい。これによ
り、低占有面積で簡易な構成により、結合素子が与える
結合強度の重みづけを確実に多値化できる神経回路網の
動作安定性をより確実に保証することができる。

［発明の効果］ 以上のように、この発明によれば、結合素子マトリクス
外部に設けた重み付加回路によりシナプス結合強度の多
値化を実現したので、結合素子としては単純な構造のも
のを採用することができ、結合マトリクスの高密度化を
実現することができ、小型かつ大容量の半導体神経回路
網を得ることができる。

また、重み付加回路は、トランジスタサイズ（ゲート
長、ゲート幅等）によって所定の重みを与えるように構
成したので、このトランジスタは、内部データ線１本に
対して１個設けるだけでよいため、十分な素子面積を得
ることができ、これにより簡易な構成でかつ小占有面積
でかつ所定の重みを正確に付加することのできる重み付
加回路を、神経回路網チップの占有面積を増大させるこ
となく実現することが可能となる。

また、重みづけが大きい内部出力線に関連する結合素子
に含まれる記憶素子のデータ保持特性および動作安定性
をその寸法調整などにより強化したので、占有面積の増
加を最小に維持しつつ、より高い動作安定性を有する半
導体神経回路網を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるホップフィールド型
半導体神経回路網の要部の構成を示す図である。第２図
はこの発明の他の実施例である半導体神経回路網の全体
の構成を示す図である。第３図はこの発明のさらに他の
実施例である半導体神経回路網の全体の構成を示す図で
ある。第４図は重み付加電流加算回路の具体的構成の一
例を詳細に示す図である。第５図は第４図に示す回路の
制御信号を発生するための回路を示す図である。第６図
は第４図に示す回路の動作を示す信号波形図である。第
７図は内部データ信号をワンショット化するための回路
構成を概略的に示す図である。第８図は第７図の回路を
用いた際の半導体神経回路網における内部信号のタイミ
ングを示す図である。第９図はこの発明のさらに他の実
施例である半導体神経回路網の結合素子の構成の一例を
示す図である。第１０図はニューロンのモデルを概念的
に示す図である。第１１Ａ図および第１１Ｂ図はニュー
ロンのしきい値関数の一例を示す図である。第１２図は
従来の半導体神経回路網の全体を概略的に示す図であ
る。第１３図は従来のホップフィールド型神経回路網の
概略構成を示す図である。第１４図は第１３図に示す基
本結合素子の構成を概略的に示す図である。第１５図は
従来のボルツマンモデルによる神経回路網の概略構成を
示す図である。第１６図は第１５図に示す回路の基本結
合素子の構造を示す図である。 図において、１５０，１５０ａ，１５０ｂ，１５１ａ，
１５１ｂは結合素子に含まれる記憶素子、５００ａ，５
００ｂ，５００−ｃ，５００−ｄ，５００−ｅは重み付
加電流加算回路、ＮＡｉ（ｉは任意の整数）は第１のノ
ード、ＮＢｉ（ｉは任意の整数）は第２のノード、ＱＡ
ｉｊ，ＱＢｉｊ（ｉ，ｊは任意の整数）は増幅素子、Ａ
ｉ，▲▼はデータ入力線、Ｂｉｊ，▲▼は内
部データ出力線、Ｔｉｊｋは（ｉ，ｊ，ｋは任意の整
数）は結合素子、ＳＡ−１〜ＳＡ−Ｍはセンスアンプ、
１０１はセンスアンプである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】各々が、入力データ信号を伝達する複数の
   入力線、 前記複数の入力線と交差する方向に設けられ、各々が、
   内部出力データ信号を伝達する複数の内部出力線、前記
   複数の内部出力線は複数のブロックに分割され、 前記入力線と前記内部出力線の各交差部に設けられ、各
   々が、対応の入力線と対応の内部出力線とを固有の結合
   度で結合して前記対応の入力線と前記対応の内部出力線
   との間で信号の伝達を行なう複数の結合素子、前記複数
   の結合素子の各固有の結合度はプログラム可能であり、
   および 前記複数の内部出力線グループの各々に対応して設けら
   れ、各々が、対応の内部出力線グループ内の各内部出力
   線上の信号に所定の重みを付加しかつこの重みづけされ
   た内部出力データ信号をすべて加算して出力する複数の
   重みづけ加算手段を備える、半導体神経回路網。
2. 【請求項２】前記重みづけ加算手段の各々は、 各々が、対応の内部データ出力線に結合される制御電極
   と、所定の電位を受けるように結合される一方電極と、
   他方電極とを有し、その電流供給能力が前記制御電極上
   の電位の１次関数で与えられかつ該素子のサイズに比例
   する複数の増幅素子、および 前記複数の増幅素子の各前記他方電極に共通に接続され
   る入力端子を有し、この入力端子上の電位を増幅して出
   力する増幅器を備える、請求項第１項記載の半導体神経
   回路網。
3. 【請求項３】前記複数の結合素子の各々は、該結合素子
   の結合強度を表現する情報を格納する記憶素子を含み、
   前記記憶素子のデータ保持能力は、該結合素子が接続さ
   れる内部出力線に付随する重みに応じて設定される、請
   求項第１項記載の半導体神経回路網。