JPH09231189A - 連想記憶装置および連想記憶方法 - Google Patents

Abstract

(57)【要約】 【課題】 自己組織的にしかも以前の記憶を乱すことな
く追加的に連想記憶を形成することができるようにす
る。 【解決手段】 記憶素子１０は学習信号入力部１１、想
起信号入力部１２、内部信号出力部１３、内部信号入力
部１４を有する。内部信号入力部１４の信号伝達効率は
自らの記憶素子１０がオンで、かつ対応する記憶素子か
らの内部信号が入力されているときに増強される。学習
信号が複数の記憶素子に同時に入力されると対応する内
部信号入力部の信号伝達効率が増強され、当該記憶素子
相互の関連が増強される。想起信号が入力された記憶素
子との間で、増強された信号伝達効率の内部信号入力部
を有する他の記憶部は、内部レベルが増大してオンとな
る可能性が増大する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】この発明は連想記憶装置およ
び方法に関し、とくに、自己組織的にしかも以前の記憶
を乱すことなく追加的に連想記憶を形成することができ
るようにしたものである。

【０００２】

【従来の技術】人間の記憶は、通常いくつかの事物が関
連付られている。たとえば、「りんご」と「赤い」、
「赤い」と「信号」、のように関連付けられている場
合、りんごは赤い、赤いは信号など、一つの事物を起点
として連想が進む。また、実際に物事を記憶する時に
も、いくつかのことに関連付けて記憶する。さらに、新
たに記憶されたことは、それ以前に記憶されていたこと
と自動的に関連づけられて記憶される。

【０００３】従来の連想記憶装置の一つとして、例え
ば、「コンピュータ大百科、ｐ．９５９〜９６１」に記
載されているように、あらかじめ事物の対応づけを行っ
て記憶させておき、入力された情報と対応づけて記憶さ
れている情報を出力するものがある。また、この装置を
改良したものとして、例えば、特開昭６２−２７７６９
４号公報に記載されているように、相関マトリクスの出
力を転置マトリクスを介してフィードバックし、ノイズ
を防ぐ技術も開発されている。しかし、これらの方法で
は、あらかじめ事物の相関関係を定義しておくので、新
たな連想記憶の再形成は困難であった。

【０００４】また、別の連想記憶装置を実現する方法と
して、例えば、「ＰＡＲＡＬＬＥＬＥ ＤＩＳＴＲＩＢ
ＵＴＥＤ ＰＲＯＣＥＳＳＩＮＧ， １９８６ ＭＩＴ
Ｐｒｅｓｓ」に記載されているバックプロパゲーショ
ンのように、ニューラルラルネットワークにより相関関
係を学習させる方法がある。このニューラルネットワー
クによる装置では、学習により連想記憶が成されるの
で、上述の相関マトリクスによる方法に比べれば硬直的
ではない。しかし、連想記憶を形成するための学習に時
間がかかるという問題点があった。また、関連づけたい
記憶項目群をあらかじめ決めておき、それを用いて学習
するため、その記憶項目群に新たに項目を追加するため
には、全ての項目群を再度学習する必要があった。

【０００５】また、さらに別の連想記憶装置の例として
は、例えば、特開平６−２９６５８９号公報に記載され
ているように、同時に二つの入力があったときに初めて
出力を出すとともにその状態を記憶する連想記憶素子を
用いて事物の相関関係を学習させる方法を用いた連想記
憶装置も実現されている。この連想記憶素子による装置
では、同時に入力された事物の相関関係を学習するの
で、上述の相関マトリクスによる方法に比べれば硬直的
ではなく、また一度入力すれば連想記憶素子が学習する
ので、上述のニューラルネットワークによる装置に比べ
て記憶項目の追加が容易である。しかし、学習時の時間
的な近さによって事物の相関関係が決定されるため、す
でに記憶している事物の間での相関の強さなどを再度学
習することは困難であった。

【０００６】

【発明が解決しようとする課題】この発明は、以上の事
情を考慮してなされたものであり、新たな連想記憶を次
々と追加でき、しかも既に記憶したもの同士の関係の強
化を、学習を繰り返すことにより自己組織的に行える連
想記憶技術を提供することを目的とするものである。

【０００７】

【課題を解決するための手段】この発明によれば、以上
の目的を達成するために、連想記憶装置に、連想記憶を
形成するための学習信号入力手段と、学習済みの記憶を
取り出すための想起信号入力手段と、他の記憶素子へ信
号を送るための一つ以上の内部信号出力手段と、他の記
憶素子からの信号を受けるための一つ以上の内部信号入
力手段とをそれぞれ有する複数の記憶素子と、上記複数
の記憶素子の各々の内部信号出力手段から出力される信
号を他の記憶素子の内部信号入力手段に供給する手段
と、上記複数の記憶素子の各々に設けられ、通常はオフ
状態にあり、対応する記憶素子の上記学習信号入力手段
または上記想起信号入力手段から入力を受けるとオン状
態になり、上記内部信号入力手段からの入力の和がある
閾値を超えるとオン状態になり、オン状態になると内部
信号出力手段より他の記憶素子へ信号を出力する内部状
態切り替え手段と、上記内部信号入力手段の各々に設け
られ、対応する記憶素子の内部状態切り替え手段がオン
状態でかつ上記内部信号入力手段へ信号が入力している
場合には、上記内部信号入力手段の信号伝達効率を増強
する信号伝達効率制御手段とを設けるようにしている。

【０００８】このような連想記憶装置において、同時に
二つ以上の記憶素子の学習信号入力手段に学習信号が入
力されると、入力があった記憶素子はオン状態になると
ともに、他の記憶素子に対して信号を出力する。そして
オン状態にある記憶素子間で相互からの入力部の信号伝
達効率が増強され、結果として学習信号の入力を受けた
二つ以上の記憶素子の間の結合が強化されることにな
り、各記憶素子に対応する事物の相関関係を学習するこ
とができる。

【０００９】また、所定の記憶素子の想起信号入力手段
に想起信号が入力されると、入力があった記憶素子はオ
ン状態になるとともに、他の記憶素子に対して信号を出
力し、他の記憶素子はオン状態の記憶素子からの入力を
内部信号入力手段に受ける。その内部信号入力手段の信
号伝達効率に応じて、あるいは他の記憶素子からの内部
信号入力に応じて、記憶素子はオン状態になることがあ
る。このように各記憶素子が内部信号の入力とオン状態
への移行を繰り返して、想起信号が入力された記憶素子
との結合が強化されている記憶素子が次々とオン状態と
なることによって、記憶された事物相関関係に基づいて
連想を行うことができる。

【００１０】また、この発明によれば、上述目的を達成
するために、連想記憶装置に、連想記憶を形成するため
の学習信号入力手段と、学習済みの記憶を取り出すため
の想起信号入力手段とをそれぞれ有する複数の記憶素子
と、上記複数の記憶素子の各々の内部信号を他の記憶素
子に供給する複数の信号伝達手段と、上記複数の記憶素
子の各々に設けられ、通常はオフ状態にあり、対応する
記憶素子の上記学習信号入力手段から入力を受けるとオ
ン状態になり、上記内部信号入力手段からの入力の和が
ある閾値を超えるとオン状態になり、オン状態になると
内部信号出力手段より他の記憶素子へ信号を出力する内
部状態切り替え手段と、上記信号伝達手段の各々に設け
られ、上記信号伝達手段から信号が伝達され、かつ上記
信号伝達手段から上記信号を受け取る記憶素子の内部状
態切り替え手段がオン状態である場合には、上記信号伝
達手段の信号伝達効率を増強する信号伝達効率制御手段
とを設けるようにしてる。

【００１１】この場合にも、学習信号入力手段への入力
に応じて対応する信号伝達効率が増強されて連想記憶が
可能となる。この構成においては、信号伝達効率は信号
入力部に設けられてもいいし、信号出力部に設けられて
もよい。

【００１２】また、この発明によれば、上述目的を達成
するために、連想記憶装置に用いる記憶素子に、連想記
憶を形成するための学習信号入力手段と、他の記憶素子
へ信号を送るための一つ以上の内部信号出力手段と、他
の記憶素子からの信号を受けるための一つ以上の内部信
号入力手段と、通常はオフ状態にあり、対応する記憶素
子の上記学習信号入力手段から入力を受けるとオン状態
になり、上記内部信号入力手段からの入力の和がある閾
値を超えるとオン状態になり、オン状態になると内部信
号出力手段より他の記憶素子へ信号を出力する内部状態
切り替え手段と、対応する記憶素子の内部状態切り替え
手段がオン状態でかつ上記内部信号入力手段へ信号が入
力している場合には、上記内部信号入力手段の信号伝達
効率を増強する信号伝達効率制御手段とを設けるように
している。

【００１３】また、この発明によれば、上述の連想記憶
装置を用いた連想記憶方法において、相互に関連させる
事項に対応する記憶素子の上記学習信号入力手段に学習
信号を入力するステップと、上記学習信号の入力に基づ
いて対応する記憶素子をオン状態にするステップと、上
記対応する記憶素子のオン状態に基づいて上記対応する
記憶素子の各々から他の記憶素子に信号を送出するステ
ップと、上記対応する記憶素子への上記信号の伝達に応
じて対応する信号伝達効率を増強するステップとを実行
するようにしている。

【００１４】この構成によれば、学習信号の入力に応じ
て対応する信号伝達効率を増強させ、連想記憶を行うこ
とができる。

【００１５】また、この発明によれば、上述の目的を達
成するために、上述連想記憶装置を用いた連想記憶方法
において、所定の記憶素子の上記想起信号入力手段に想
起信号を入力するステップと、上記所定の記憶素子をオ
ン状態にするステップと、上記所定の記憶素子から他の
記憶素子に信号を出力するステップと、上記信号に基づ
いて所定の他の記憶素子をオン状態にするステップと、
信号の出力および他の記憶素子のオン駆動を次々に繰り
返すことにより、上記複数の記憶素子のうち内部信号入
力手段からの入力の和がある閾値を超えているものを次
々にオン状態にするようにしている。

【００１６】この構成によれば、想起信号の入力が次々
に伝播されていき連想が繰り返される。

【００１７】

【課題を解決するための手段】この発明を、図面につい
て更に具体的に説明する。

【００１８】図１は、この発明の連想記憶装置の一実施
例を示すブロック図である。図２は、図１の例における
記憶素子１０の構成図である。図１の連想記憶装置の実
施例は、Ｎ個の記憶素子１０によって構成されている。
まず、図１および図２を参照しながら、この発明の基本
動作原理を説明する。

【００１９】記憶素子１０は、図２に示すように、記憶
を形成するための学習信号入力部１１と、学習済みの記
憶を取り出すための想起信号入力部１２と、他の記憶素
子１０へ信号を送るための一つ以上の内部信号出力部１
３と、他の記憶素子１０からの信号を受けるための一つ
以上の内部信号入力部１４を持つ。一つの内部信号出力
部１３は、他の一つの記憶素子１０の一つの内部信号入
力部１４と結合し、一つ内部内部信号入力部１４は、他
の一つの記憶素子１０の一つの内部信号出力部１３と結
合している。一つの記憶素子１０は、一つの記憶要素、
例えば事物の名称、属性などに対応する。ｉ番目の記憶
素子１０は素子状態Ｕｉを持ち、学習信号入力部１１よ
り学習信号Ｌｉ、想起信号入力部１２より想起信号Ｒｉ
を入力することができる。記憶素子１０は通常Ｕｉがあ
る値を持ちオフ状態にあるが、いずれかの入力手段より
入力があるとＵｉの値が変化し、Ｕｉがある条件を満た
すとオン状態になり、ｊ番目の記憶素子１０に対して内
部信号出力部１３から内部信号Ｈｉｊを出力することが
できる。逆に、ｊ番目の記憶素子１０から内部信号Ｈｊ
ｉが到達したとき、ｊ番目の記憶素子１０に対応する内
部信号入力部１４のもつ信号伝達効率ωｊｉとの積Ｈｊ
ｉ×ωｊｉが入力される。信号伝達効率ωｊｉ、連想記
憶装置が学習を行う時には、ＵｉとＨｊｉに従ってその
値をΔωｊｉだけ変更される。ωｊｉが大きければ大き
いほど、ｊ番目の記憶素子１０とｉ番目の記憶素子１０
の結合が強いことになる。

【００２０】結合が強いということは、それぞれの記憶
素子１０が対応している事物の名称、属性などの相関関
係が強いということを意味する。そして、学習時には、
関係の深い事物の名称、属性などが別々の記憶素子１０
に同時に学習信号として入力され、記憶素子１０同士の
結合が強化されて入力された事物の名称、属性などの関
係を連想記憶装置内部に形成していく。想起時には、あ
る事物の名称、属性などがひとつの記憶素子１０に想起
信号として入力されてオン状態となり、結合が強化され
ている他の記憶素子１０を次々とオン状態にする。この
とき、オン状態になった記憶素子１０に対応する事物の
名称、属性などが想起されているものとする。

【００２１】まず、図１の連想記憶装置が学習を行う時
の動作について詳しく説明する。前述したように記憶素
子１０は、通常素子状態Ｕｉ、Ｕｊが、オフ状態にあ
る。そして、学習信号を入力されると、素子状態は変化
し、オン状態になる。前述のように学習時には、同時に
二つ以上の記憶素子１０に対して学習信号が入力され
る。今、ｉ番目とｊ番目の記憶素子１０に対してそれぞ
れＬｉ、Ｌｊという学習信号が学習信号入力部１１より
入力されたとする。Ｌｉ、Ｌｊという学習信号が入力さ
れることにより、ｉ番目、ｊ番目の記憶素子１０はオン
状態になり、他の記憶素子１０に対して内部信号出力部
１３より内部信号を出力する。ｉ番目の記憶素子１０か
ら他のｋ番目の記憶素子１０に対してはＨｉｋ、ｊ番目
の記憶素子１０から他のｋ番目の記憶素子１０に対して
はＨｊｋが出力される。今ｉ番目の記憶素子１０に着目
すると、オン状態にあり、ｊ番目の記憶素子１０から内
部信号Ｈｊｉを受けている。このとき、ｉ番目の記憶素
子１０が有する、ｊ番目の記憶素子１０からの内部信号
を受ける内部信号入力部１４の信号伝達効率をωｊｉ
は、次のように変化する。変化の方向は、信号伝達効率
を良くする方向である。学習信号が入力される前のωｊ
ｉをωｊｉ（ｔ−１）、強化後のωｊｉをωｊｉ（ｔ）
とすると、 ωｊｉ（ｔ）＝ωｊｉ（ｔ−１）＋Δωｊｉ 式（１） のようにΔωｊｉだけ変化する。Δωｊｉの大きさは、
毎学習時同じ大きさでも良いし、ωｊｉ（ｔ−１）の大
きさに依存して変化させてもよい。本実施例では、値が
大きいほど信号伝達効率が良くなる様にωｊｉを定める
として、ωｊｉ（ｔ−１）の大きさに依存して変化させ
ることにした。すなわち、ωｊｉ（ｔ−１）が大きな時
にはΔωｊｉを小さく、ωｊｉ（ｔ−１）が小さな時に
はΔωｊｉを大きくするようにした。このようにする
と、それまでの学習時には強化されなかったωｊｉは大
きく変化して記憶素子１０の結合が大幅に強化され、一
度学習したωｉｊは再び学習するときにも僅かずつだが
強化されて頻度を反映することができる。以上のように
して、連想記憶装置は各記憶素子１０の持つ内部信号入
力部１４の信号伝達効率を変化させることにより、学習
を行うことができる。

【００２２】次に、図１の連想記憶装置が想起を行う時
の動作について詳しく説明する。前述した学習とは異な
り、同時に想起信号の入力を受ける記憶素子１０を一つ
とする場合を考える。今、ｉ番目の記憶素子１０に対し
てＲｉという想起信号が想起信号入力部１２より入力さ
れたとする。Ｒｉという想起信号が入力されることによ
り、ｉ番目の記憶素子１０はオン状態になり、他の記憶
素子１０に対して内部信号出力部１３より内部信号を出
力する。ｉ番目の記憶素子１０から他のｋ番目の記憶素
子１０に対してはＨｉｋである。ｋ番目の記憶素子１０
が有する、ｉ番目の記憶素子１０からＨｉｋを受ける内
部信号入力部１４の信号伝達効率はωｋｊであり、ｋ番
目の記憶素子１０はＨｉｋ×ωｉｋの入力を受ける。も
し、Ｈｉｋ×ωｉｋが素子状態をオン状態にするに足る
強さであれば、ｋ番目の記憶素子１０はオン状態とな
り、他の記憶素子１０に対して内部信号出力部１３より
内部信号を出力する。もしもＨｉｋ×ωｉｋが素子状態
をオン状態にするに足りなければ、ｋ番目の記憶素子１
０は何も出力しない。仮に、ｉ番目の記憶素子１０に想
起入力があり、次にオン状態になった記憶素子１０が複
数あったとすれば、ある記憶素子１０ではそれらオン状
態の記憶素子１０から複数の入力を受ける可能性があ
る。その時にはそれぞれの和が入力され、素子状態の変
化が起こされる。ｋ番目の記憶素子１０は、常に、

【００２３】

【数１】 の入力を受けていることになる。Ｉｋはｋ番目の記憶素
子１０が内部信号入力部１４より入力される全内部入力
の和である。ｉ番目の記憶素子１０がオフ状態のまま
で、他のｋ番目の記憶素子１０に対して内部出力信号を
出力しないときＨｉｋの大きさが０であるとすれば、常
に式（２）を用いてＩｋが求まる。従って想起時には、
ある時刻ｔにおけるｋ番目の記憶素子１０の素子状態Ｕ
ｋ（ｔ）は、それより前の時刻ｔ−１における全入力Ｉ
ｋ（ｔ−１）によって次のように決定される。

【００２４】 Ｕｋ（ｔ）＝ｆ（Ｉｋ（ｔ−１）） 式（３） 関数ｆ（ｘ）は、Ｉｋ（ｔ−１）の大きさによってある
条件でＵｋ（ｔ）をオン状態にするものなら何でも良
い。たとえば、ある閾値θを決め、全入力の和Ｉｋ（ｔ
−１）の大きさがこのθを超えたらオン状態、超えなけ
ればオフ状態というような閾値関数が考えられる。式
（３）によって素子状態がオン状態になれば、ｋ番目の
記憶素子１０は他の記憶素子１０に対して内部信号出力
部１３より内部信号を出力する。素子状態がオン状態に
なったとき、ｋ番目の記憶素子１０が他の記憶素子１０
に対して内部信号出力部１３より出力する内部信号の強
さは、次のように決定される。

【００２５】 Ｏｋ（ｔ）＝ｇ（Ｕｋ（ｔ−１）） 式（４） 関数ｇ（ｘ）は、単調増加関数なら何でも良い。例え
ば、ｇ（ｘ）＝ｘでも良い。

【００２６】式（２）において、学習時にωｉｋが大き
くなっていれば、式（３）においてＨｉｋ×ωｉｋがｋ
番目の記憶素子１０の素子状態をオン状態にする可能性
が高くなる。すなわち、学習によって結合が強化された
複数の記憶素子１０のいずれかに想起入力があると、そ
れら結合が強化された複数の記憶素子１０がオン状態に
移行し、想起入力として用いられた事物の名称、属性な
どに関連付けて記憶された他の事物の名称、属性などが
想起されやすくなるのである。以上のようにして、連想
記憶装置は、学習時に変化した各記憶素子１０の持つ内
部信号入力部１４の信号伝達効率を用いて、連想を行う
ことができる。もし、式（１）によるΔωｊｉが小さ
く、一度の学習では記憶素子１０間の結合が連想を行う
ほど強化されなければ、同じ記憶素子１０に対して学習
を繰り返して記憶素子１０間の結合を充分強化すればよ
い。

【００２７】つぎに記憶素子１０の構成例について説明
する。図３は、記憶素子１０をソフトウェアで実現した
例を示す。図３において、まず、初期設定を行い、Ｈｉ
ｊ、ωｉｊ、Ｏｉ、Ｕｉを確保する。指定があれば、既
存のデータを読み込む（Ｓ１１）。つぎにユーザから入
力を受け取る（Ｓ１２）。入力は、学習、想起及ぶ終了
の３つである。入力が終了であれば、データを保存し、
Ｈｉｊ、ωｉｊ、Ｏｉ、Ｕｉを解放する。つぎに、入力
が学習か想起かをチェックし、学習であれば、入力分配
処理１、記憶素子学習処理及び結果表時処理１が行われ
（Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６）、想起であれば、
入力分配処理２、記憶素子想起処理及び結果表時処理２
が行われる（Ｓ１３、Ｓ１７、Ｓ１８、Ｓ１９）。入力
分配処理１は、入力された記憶項目例えば単語を対応す
るｉ番目の記憶素子への学習信号Ｌｉに変換する処理で
ある。入力分配処理２は、入力された記憶項目例えば単
語を対応するｉ番目の記憶素子への想起信号Ｒｉに変換
する処理である。結果表示処理１は、学習結果（関連づ
けられた記憶項目）の表示を行う処理である。結果表時
処理２は想起結果を表示する処理である。

【００２８】図４は記憶素子学習処理Ｓ１５の詳細を示
すもので、この図において、ステップＳ２０、Ｓ２１、
Ｓ２５、Ｓ２６で学習信号Ｌｉの有無が各記憶素子につ
いて判断される。学習信号Ｌｉがある場合には、内部状
態Ｕｉをオンにし、内部信号Ｈｉｊを出力する（Ｓ２
２、Ｓ２３）。この後、他の記憶素子ｊからの内部信号
が存在する場合には内部信号入力部１４の信号伝達効率
ωｊｉを式（１）を用いて更新する。

【００２９】図５は記憶素子想起処理Ｓ１８の詳細を示
すもので、この図において、初期化が行われる（Ｓ３
０）。ここでｉは注目している記憶素子１０の番号であ
り、ｎは想起された項目の個数である。前の想起検出ル
ープまでの想起項目の個数ｎｏｌｄもｎに初期化される
（Ｓ３１）。つぎに注目の記憶素子ｉにおいてすでに内
部状態がオンになっているかどうかをチェックする（Ｓ
３２）。すでにオンになっている場合には、それに応じ
て内部信号Ｈｉｊを出力し、ｉを増分してＮ番目の記憶
素子まで順次に動作を繰り返す（Ｓ３６、Ｓ３７、Ｓ３
８）。内部状態がいまだにオンとなっていない場合には
（Ｓ３２）、内部状態Ｕｉを式（２）、式（３）に基づ
いて決定し（Ｓ３３）、決定された内部状態Ｕｉがオフ
のままであればステップＳ３７に進み、オンとなってい
れば、ｎを１だけ増分して内部信号Ｈｉｊを出力し（Ｓ
３５、Ｓ３６）、ステップＳ３７に進む。

【００３０】ステップＳ３９においては、新たにオンと
判別された記憶素子があるかどうか（ｎｏｌｄよりｎの
ほうが大きいかどうか）を判別し、新たな記憶素子がオ
ンと判別されたときにはｉをゼロとして（Ｓ４０）以上
の動作を繰り返す。

【００３１】このようにして、学習信号Ｌｉの入力に基
づいて信号伝達効率が更新されて学習が行われ、また想
起信号Ｒｉの入力に応じて新たにオンになる記憶素子が
順次に検出されていく。

【００３２】図６は記憶素子１０のハードウェア実現態
様を示し、この図において、他の記憶素子からの信号Ｈ
ｊｉは伝達効率ωｊｉの乗算器２０を介して加算器２１
に供給される。乗算器２０の伝達効率ωｊｉは伝達効率
制御部２２により更新される。加算器２１の加算出力は
レベル検出器２３でレベル弁別され、オア回路２４に供
給されるようになっている。オア回路２４の他の入力に
は学習信号Ｌｉおよび想起信号Ｒｉが供給されている。
オア回路２４の出力は記憶素子１０の内部信号として他
の記憶素子に供給されとともに、信号伝達効率制御部２
２にも入力され、内部信号を受け取る乗算器２０の信号
伝達効率ωｊｉを更新するようになっている。この構成
でも、学習信号Ｌｉに応じて信号伝達効率が更新されて
学習が行われ、また想起信号Ｒｉに応じて連想記憶の想
起が行われる。

【００３３】つぎに、連想記憶装置の学習、連想の動作
態様説明する。図７〜図１２は、連想記憶装置の一構成
例における学習、連想動作の説明図である。図７〜図１
２では、Ｎ個の記憶素子１０のうち、簡単のためｉ番
目、ｊ番目、ｋ番目の記憶素子１０のみを示してある。
そして、各記憶素子１０は対応する事物の名称、属性な
どとして単語を記憶するものとする。まず、図７のよう
にｉ番目とｊ番目の記憶素子１０に学習信号Ｌｉ、Ｌｊ
が入力される。するとｉ番目とｊ番目の記憶素子１０は
オン状態になり、他の記憶素子１０に対して内部信号出
力部１３より内部信号を出力する。続いて図８のよう
に、ｉ番目とｊ番目の記憶素子１０は、それぞれオン状
態でかつ相手より内部信号を受けているので、前述の式
（１）にしたがって内部信号入力部１４の信号伝達効率
ωｊｉ、ωｉｊがそれぞれ強化される。これにより、ｊ
番目の記憶素子１０に対応する単語は、ｉ番目の記憶素
子１０に対応する単語と関係が強化されたことになる。

【００３４】図９のようにｉ番目の記憶素子１０に対し
て想起信号Ｒｉが入力されたときは、ｉ番目の記憶素子
１０はオン状態となり、他の記憶素子１０に対して内部
信号出力部１３より内部信号を出力する。この時、図７
および図８のようにしてｉ番目の記憶素子１０からの内
部入力に対して、信号伝達効率が強化されているｊ番目
の記憶素子１０は、Ｈｉｊ×ωｉｊの入力によって素子
状態がオン状態になる。すなわち連想記憶装置は、ｉ番
目の記憶素子１０に対応する単語を入力されて、ｉ番目
の記憶素子１０に対応する単語を想起するとともに、学
習によって関係が強化されているｊ番目の単語を連想し
たことになる。

【００３５】次に、図１０のように、今度は学習信号と
してＬｊ、Ｌｋが入力されたとする。

【００３６】このときも、図７および図８のときと同様
にしてｊ番目の記憶素子１０とｋ番目の記憶素子１０の
内部信号入力部１４の信号伝達効率ωｋｊ、ωｊｋがそ
れぞれ強化される。これにより、ｋ番目の記憶素子１０
に対応する単語は、ｊ番目の記憶素子１０に対応する単
語と関係が強化されたことになる。

【００３７】このようにしてｉ番目とｊ番目、ｊ番目と
ｋ番目の記憶素子１０の結合が強化された状態で再びｉ
番目の記憶素子１０にたいして想起信号Ｒｉが入力され
た場合、先ず図１１のように、図９と同様にｊ番目の記
憶素子１０がオン状態になる。続いて図１２のように、
ｊ番目の記憶素子１０からの内部信号により、ｋ番目の
記憶素子１０もオン状態となる。こうして、ｉ番目、ｊ
番目、ｋ番目の記憶素子１０に対応する単語が次々と連
想されたことになる。以上がこの発明による連想記憶装
置の学習、連想の動作である。

【００３８】つぎに連想記憶装置の一構成例において、
実際に学習、連想を行わせた例を用いてこの発明をさら
に詳しく説明する。記憶素子１０の個数を仮に６個と
し、連想記憶装置を構成する。式（１）における、第ｊ
番目の記憶素子１０から第ｉ番目の記憶素子１０が入力
を受ける内部信号伝達効率Δωｊｉを定める方法を、本
実施例では例えば次の様にした。

【００３９】

【数２】 式（５）において、ｍω、ｋω、ａωのはそれぞれ定数
であり、本実施例では例えば、ｍω＝１．０×１０６、
ｋω＝５．０、ａω＝４．０とした。ｍωはΔωｊｉの
大きさに関係する定数であり、Δωｊｉはｍωと比例す
る。ｋωはωｊｉの大きさとΔωｊｉの関係を規定する
定数であり、ｋωを大きくすると大きなωｊｉに対する
Δωｊｉが大きくなり、逆にｋωを小さくすると大きな
ωｊｉに対するΔωｊｉが小さくなる。ａωもｍωと同
様にΔωｊｉの大きさに関係する定数であるが、Δωｊ
ｉはａωと反比例する。式（５）における、Δωｊｉと
ωｊｉの関係をあらわすグラフを図１３に示す。図１３
において、ωｊｉが小さい程Δωｊｉが大きくなり、逆
にωｊｉが大きい程Δωｊｉが小さくなり、したがって
学習していないときには大きくωｊｉが変化するが、学
習が進むにつれてωｊｉは変化しにくくなることがわか
る。この特徴により、少ない学習回数での事物の相関関
係の学習、および、学習が繰り返し行われることにより
さらに関係が強化されるという頻度の反映を同時に実現
できる。なお、Δωｊｉの決定方法は、以上のようなΔ
ωｊｉとωｊｉの関係を規定する方法ならなんでもよ
く、式（５）に示した関数にとらわれるものではない。

【００４０】次に、式（３）における、ｉ番目の記憶素
子１０の素子状態Ｕｉを決定する関数Ｕｉ＝ｆ（ｘ）
を、本実施例では次のよう設定した。

【００４１】

【数３】

【００４２】

【数４】 式（６）におけるＲｉは想起信号である。式（６）にお
けるαおよびβは定数である。本実施例ではα、βとも
に１とした。αおよびβを変更することにより、想起時
における想起入力と他の記憶素子１０からの入力の比重
を変えることができる。式（６）におけるｎｕｍｉはそ
の時第ｉ番目の記憶素子１０が入力を受けている内部信
号入力部１４の個数である。式（６）におけるθｉは、
第ｉ番目の記憶素子１０がオン状態へ移行するための閾
値である。そのθｉは、本実施例では式（７）のように
決定した。式（７）において、ｍθ、ｋθ、ａθは定数
である。本実施例では、ｍθ＝１．０、ｋθ＝１．０、
ａθ＝１．５とした。ｍθはθｉの大きさに関係する定
数であり、閾値を大きくする場合にはｍθを大きくすれ
ばよい。ｋθはｎｕｍｉとθｉの関係を規定する定数で
あり、ｋθが大きいほど入力数が多いときの閾値は大き
くなる。ａθはｍθと同様にθｉの大きさに関係する定
数であるが、ｍθとは逆にａθとθｉは単調減少の関係
がある。ｎｕｍｉを用いて内部信号の和を割ることによ
り、仮想的な一つの内部信号入力部１４からの入力の強
度に基づいて記憶素子１０の素子状態を容易に決定する
ことができる。他の方法として全内部信号入力部１４の
個数を用いることも考えられるが、入力信号が多数入力
されないとオン状態に移行しにくくなり、記憶素子１０
同士が強い協調性を発揮するようになる。しかしそのよ
うな場合には記憶された個々の事物間の関係が相対的に
希薄になり、連想が効率的に行えなくなるため、本実施
例では用いていない。しかし、全内部信号入力部１４の
個数を用いる方法は、複数の事物と多対一の関係で表現
される事物を数多〈扱う連想記憶装置においては有効で
ある と考えられる。θｉは、ｎｕｍｉが大きいほど大
きな値をとる、すなわち入力されている信号が多い程記
憶素子１０はオン状態に以降しにくくなるように規定し
ている。連想が進むと、同時に複数の他の記憶素子１０
から入力を受ける記憶素子１０が現れはじめ、オン状態
に移行しやすい設定だと連想が無限に続いてしまうおそ
れがあること、ならびに、他の一つの記憶素子１０から
しか内部信号が入力しない場合、閾値が大きいと学習し
てもなかなか想起されないおそれがあること、から、こ
れらを防止するため、入力信号数が少ないときはオン状
態に移行しやすく、多い時は移行しにくくなるようにθ
ｉは規定されている。なお、素子状態を決定する方法
は、上記のような内部入力と素子状態のオン、オフを規
定するものならなんでもよく、数７に示した関数にとら
われるものではない。

【００４３】次に、式（４）におけるＯｉ＝ｇ（ｘ）
は、次のように設定した。

【００４４】

【数５】 式（８）では、素子状態をそのまま内部出力信号として
いる。本実施例では、各記憶素子１０の素子状態および
内部出力信号は０から１までのアナログ値をとり、素子
状態が１に近いほどその記憶素子１０に対応する事物が
想起されていることを表すものとしている。なお、記憶
素子１０の出力を決定する方法は、上記のように素子状
態に応じて単調増加的に出力を決定するものならなんで
もよく、式（８）に示した関数にとらわれるものではな
い。

【００４５】また、各記憶素子１０は学習信号あるいは
想起信号が入力された場合には、内部信号出力部１３よ
り大きさ１の内部信号を出力するとした。さらに、連想
記憶装置が発振するのを防ぐため、各記憶素子１０は一
度オン状態になると、装置にあらたな学習信号もしくは
想起信号が入力するまで内部信号入力部１４からの入力
に対して反応しない不応期を設けた。

【００４６】以上のような連想記憶装置および記憶素子
１０は、ハードウェァ的に電気回路で実現してもよい
し、ソフトウェア的にアルゴリズムとしてコンピュータ
上に実現してもよい。

【００４７】次に実施例を用いて学習、連想動作を行わ
せたときの結果を説明する。本実施例における６個の記
憶素子１０（０番目〜５番目）の内部信号入力部１４の
信号伝達効率の初期状態は、全て０である。この状態
で、図１４のような関係を実施例の連想記憶装置に学習
させた。その結果の６個の記憶素子１０の内部信号入力
部１４の信号伝達効率を図１５に示す。図１５のような
記憶を持った状態で、連想させた結果を図１６に示す。
図１６では、ほぼ図１４のような関係に従って連想され
ていることがわかる。想起された出力の大きさも、図１
５における学習によって強化された内部信号入力部１４
の信号伝達効率と比例していることがわかる。Ｒ１を入
力したときには、学習したはずの２番目の記憶素子１０
が想起されていない。逆のときも同様である。これは、
図１５のように、ω１２ならびにω２１が小さく、お互
いに相手をオン状態にするにいたらなかったためであ
る。

【００４８】図１６の状態から、さらに０番目の記憶素
子１０と５番目の記憶素子１０の関係を学習によって強
化させた場合の内部信号入力部１４の信号伝達効率並び
に５番目の記憶素子１０に想起信号を入力した場合の連
想結果を図１７に示す。図１７において、図１５と比較
してω０５ならぴにω５０のみが学習によって強化され
ていることが分かる。さらに、Ｒ５を入力した際、５番
目の記憶素子１０と関係の強化された０番目の記憶素子
１０が図１６に比べて強く想起されているのに加えて、
０番目の記憶素子１０と関係の強い１番目の記憶素子１
０も連想されていることがわかる。

【００４９】以上のようにして、この実施例によれば、
随時、事物の相関関係を学習、連想させることができ
る。

【００５０】

【発明の効果】以上の説明から明らかなように、この発
明によれば、順次、連想させる事物に対応した学習信号
を入力することにより、あらたな連想記憶が形成され、
しかも以前記憶したこととの関係を自動的に構築するこ
とができる。そのため、従来のような固定的な連想記憶
装置や学習に時間のかかる連想記憶装置ではなく、随
時、簡単に学習させて、あらたな連想記憶を次々と追加
することができる。

【００５１】そして、事物に対応した想起信号を入力す
ることによって、連想記憶されている事物が出力され
る。さらに、学習頻度に応じた相関関係の強化を行うこ
とができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す構成図である。

【図２】この発明の一実施例における記憶素子１０の構
成図である。

【図３】上述記憶素子１０のソフトウェアによる実現態
様を示すフローチャートである。

【図４】図３の一部を詳細に説明するフローチャートで
ある。

【図５】図３の他の一部を詳細に説明するフローチャー
トである。

【図６】上述記憶素子１０のハードウェアによる実現態
様を示すブロック図である。

【図７】この発明の一実施例における動作原理を示した
図である。

【図８】この発明の一実施例における動作原理を示した
図である。

【図９】この発明の一実施例における動作原理を示した
図である。

【図１０】この発明の一実施例における動作原理を示し
た図である。

【図１１】この発明の一実施例における動作原理を示し
た図である。

【図１２】この発明の一実施例における動作原理を示し
た図である。

【図１３】この発明の一実施例における内部信号入力部
１４の信号伝達効率と一回の学習におけるその変化分の
関係を示した図である。

【図１４】この発明の一実施例において学習させた関係
を示す図である。

【図１５】この発明の一実施例において学習させた状態
での内部信号入力部１４の信号伝達効率を示した図であ
る。

【図１６】この発明の一実施例において連想させた結果
を示す図である。

【図１７】この発明の一実施例において追加学習させた
状態での内部信号入力部１４の信号伝達効率ならびに連
想させた結果を示した図である。

【符号の説明】

１０ 記憶素子 １１ 学習信号入力部 １２ 想起信号入力部 １３ 内部信号出力部 １４ 内部信号入力部 ２２ 信号伝達効率制御部

【手続補正書】

【提出日】平成８年７月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 連想記憶装置および連想記憶方法

Claims (5)

【特許請求の範囲】
1. 【請求項１】 連想記憶を形成するための学習信号入力
   手段と、学習済みの記憶を取り出すための想起信号入力
   手段と、他の記憶素子へ信号を送るための一つ以上の内
   部信号出力手段と、他の記憶素子からの信号を受けるた
   めの一つ以上の内部信号入力手段とをそれぞれ有する複
   数の記憶素子と、 上記複数の記憶素子の各々の内部信号出力手段から出力
   される信号を他の記憶素子の内部信号入力手段に供給す
   る手段と、 上記複数の記憶素子の各々に設けられ、通常はオフ状態
   にあり、対応する記憶素子の上記学習信号入力手段また
   は上記想起信号入力手段から入力を受けるとオン状態に
   なり、上記内部信号入力手段からの入力の和がある閾値
   を超えるとオン状態になり、オン状態になると内部信号
   出力手段より他の記憶素子へ信号を出力する内部状態切
   り替え手段と、 上記内部信号入力手段の各々に設けられ、対応する記憶
   素子の内部状態切り替え手段がオン状態でかつ上記内部
   信号入力手段へ信号が入力している場合には、上記内部
   信号入力手段の信号伝達効率を増強する信号伝達効率制
   御手段とを有することを特徴とする連想記憶装置。
2. 【請求項２】 連想記憶を形成するための学習信号入力
   手段と、学習済みの記憶を取り出すための想起信号入力
   手段とをそれぞれ有する複数の記憶素子と、 上記複数の記憶素子の各々の内部信号を他の記憶素子に
   供給する複数の信号伝達手段と、 上記複数の記憶素子の各々に設けられ、通常はオフ状態
   にあり、対応する記憶素子の上記学習信号入力手段また
   は上記想起信号入力手段から入力を受けるとオン状態に
   なり、上記内部信号入力手段からの入力の和がある閾値
   を超えるとオン状態になり、オン状態になると内部信号
   出力手段より他の記憶素子へ信号を出力する内部状態切
   り替え手段と、 上記信号伝達手段の各々に設けられ、上記信号伝達手段
   から信号が伝達され、かつ上記信号伝達手段から上記信
   号を受け取る記憶素子の内部状態切り替え手段がオン状
   態である場合には、上記信号伝達手段の信号伝達効率を
   増強する信号伝達効率制御手段とを有することを特徴と
   する連想記憶装置。
3. 【請求項３】 請求項１記載の連想記憶装置に用いる記
   憶素子において、 連想記憶を形成するための学習信号入力手段と、 学習済みの記憶を取り出すための想起信号入力手段と、 他の記憶素子へ信号を送るための一つ以上の内部信号出
   力手段と、 他の記憶素子からの信号を受けるための一つ以上の内部
   信号入力手段と、 通常はオフ状態にあり、対応する記憶素子の上記学習信
   号入力手段または上記想起信号入力手段から入力を受け
   るとオン状態になり、上記内部信号入力手段からの入力
   の和がある閾値を超えるとオン状態になり、オン状態に
   なると内部信号出力手段より他の記憶素子へ信号を出力
   する内部状態切り替え手段と、 対応する記憶素子の内部状態切り替え手段がオン状態で
   かつ上記内部信号入力手段へ信号が入力している場合に
   は、上記内部信号入力手段の信号伝達効率を増強する信
   号伝達効率制御手段とを有することを特徴とする連想記
   憶用記憶素子。
4. 【請求項４】 請求項１または２記載の連想記憶装置を
   用いた連想記憶方法において、 相互に関連させる事項に対応する記憶素子の上記学習信
   号入力手段に学習信号を入力するステップと、 上記学習信号の入力に基づいて対応する記憶素子をオン
   状態にするステップと、 上記対応する記憶素子のオン状態に基づいて上記対応す
   る記憶素子の各々から他の記憶素子に信号を送出するス
   テップと、 上記対応する記憶素子への上記信号の伝達に応じて対応
   する信号伝達効率を増強するステップとを実行すること
   を特徴とする連想記憶方法。
5. 【請求項５】 請求項１または２記載の連想記憶装置を
   用いた連想記憶方法において、 所定の記憶素子の上記想起信号入力手段に想起信号を入
   力する第１のステップと、 上記所定の記憶素子をオン状態にする第２のステップ
   と、 オン状態にある上記所定の記憶素子から他の記憶素子に
   信号を出力する第３のステップと、 上記信号に基づいて所定の他の記憶素子をオン状態にす
   る第４のステップと、 上記第３のステップおよび第４のステップを次々に繰り
   返すことにより、上記複数の記憶素子のうち内部信号入
   力手段からの入力の和がある閾値を超えているものを次
   々にオン状態にすることを特徴とする連想記憶方法。