JPH02310666A - 半導体神経回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体神経回路装置に関し、特に高集積化に
適した低消費電力かつ低占有面積の結合素子マトリクス
の構成に関する。

［従来の技術］ 近年、生体細胞をモデルとする並列演算処理手法が各種
提案されている。このような並列演算処理手法はニュー
ラルネットワーク（神経回路網）と呼ばれるモデルを用
いる。まず、このニューラルネットにおいて用いられる
ニューロンモデルについて説明する。

第２７図にニューラルネットにおけるニューロンユニッ
トの構造を示す。１２７図を参照して、ニューロンに対
応するユニットｉは、信号入力部Ａ１人力部Ａから与え
られた信号を所定の規則に従って変換する変換部Ｂおよ
び変換部Ｂで変換されたデータを出力する出力部Ｃを含
む。入力部Ａは他のユニット対応にそれぞれ所定の重み
（シナプス荷重）Ｗｉｊを有する。すなわち、ユニット
ｋからの信号Ｓｋは重みＷｉｋを付されて信号５ｋ−Ｗ
　ｉ　ｋに変換された後、変換部Ｂへ伝達される。

変換部Ｂは、人力部Ａを介して伝達された信号の総和Ｕ
ｉ（−ΣＷｉｊＳｊ）に対し所定の関数を通した後、出
力信号Ｓｉとして出力する。

変換部Ｂが人力データを変換する際に用いられる関数ｇ
　（Ｕ）としては、第２８図に示すようなシグモイド関
数など非線形単調増加関数が用いられる。ここで、シグ
モイド関数は、 ｇ　（Ｕ）　−１／　（１＋ｅｘｐ　（−Ｕ）　）、ま
たは（１／２）（１＋ｔａｎｈ（Ｕ／ＵＯ）１で与えら
れる。ここでＵＯは予め定められたしきい値である。こ
のようなニューロンモデルを用いた並列演算処理手法と
して、ホップフィールドモデルと呼ばれる神経回路網モ
デルがある。このような神経回路網のモデルは、従来は
直列処理コンピュータを用いたシミュレーションにより
各種の最適化問題などの問題解決に適用されている。

しかしながら、このような本来並列処理能力を有する神
経回路網を、本質的に直列処理装置であるコンピュータ
を用いてシミュレーションすることは、非効率である。

このため、このような神経回路網を電子回路化すること
が行なわれてきている。

第２９図に従来の電子回路化された神経回路網の構成の
一例を示す。第２９図に示す神経回路網は、たとえばホ
ップフィールド（Ｈｏｐｆｉｅｌｄ）による米国特許４
，６６０，１６６号明細書に開示されている。第２９図
を参照して、従来の神経回路網は、ニューロンユニット
の機能を与える増幅器Ａｉ、Ａｉ、Ａｊ、Ａ丁、Ａｋ、
Ａｋとデータ入力線１ｉ、Ｉｊ、Ｉｋとデータ出力信号
線Ｘｉ、Ｘｉ、Ｘｊ、Ｘｊ、Ｘｋ、Ｘｋを含む。

このデータ入力線１ｆ−１には樹状突起に対応し、デー
タ出力線Ｘｉ、デ１−〜Ｘｋ、Ｘ′￥Ｃは軸索に対応す
る。入力線１ｆ−１にとデータ出力線Ｘｉ。

Ｘｌ−Ｘｋ、Ｘｋとの交点には、それぞれコンダクタン
スＴｉｊを有する抵抗素子が設けられており、この抵抗
索子Ｔｉｊを介して人力線夏ｉと出力線Ｘｊが結合され
る。増幅器Ａｔと増幅器Ａｔとは互いに相補な信号を出
力する。これにより出力信号線を相補信号線対とするこ
とができ、これにより興奮性結合と抑制性結合とを実現
することができる。興奮性結合の場合には第３０Ａ図に
示すようにデータ入力線Ｉｉとデータ出力線Ｘｊとがコ
ンダクタンスＴｉｊを介して結合される。抑制性結合の
場合にはデータ人力１ｉｆｔと相補データ出力線Ｘｊ７
とがコンダクタンスＴｉｊを介して結合される。増幅器
ＡｉｘＡｋの信号の入出力特性は第２８図に示すシグモ
イド様の関数で表わされる特性を有している。このよう
な神経回路網の動作について以下に簡単に説明する。こ
のモデルにおいて二ニーロンユニットはいずれのユニッ
トとも接続可能である。今、増幅器Ａｉの入力端子へ現
われる電位をｕｉ、出力端子に現われる電位をＶｉとす
る。この場合、前述のごとく、Ｖｉ■ｇ（ｕｉ）、 という関係がある。この場合、前述の米国特許に詳しく
述べられているように１つのニューロンユニットにおい
て、 ＣＩ　Φｄｕｉ／ｄｔ−−ｕ１／　Ｐ　Ｉ＋ΣＴ１ｊＶ
ｊ　＋１１、但し、１　／　Ｒｉ尋１／Ｐｉ＋ΣＴｉｊ
。

Ｒｉは増幅器Ａｔの入力抵抗、 Ｃｉは増幅器Ａｉの入力容量、 １ｉは入力信号線！ｉに流れる電流 である。

上述の各パラメータＴｉｊ、Ｉｆ、ｇ　（ｕｉ）、Ｃｉ
およびＲｉの値が与えられるならば、上述の非線形微分
方程式を用いてこの神経回路網の各ユニットの時間変化
をシミュレーションすることができる。しかしながら、
この各ニューロンの状態を逐一時間的に変化させていく
場合には、ニューラルネットを構成するユニットの数が
大きくなればプログラムが膨大なものとなり、実用に耐
えるものではない。そこで、ホップフィールドは、この
神経回路網全体の特性を現わす量として、Ｅ＝　（１／
２）、Ｅ、Ｔｉ　ｊＶｉＶｊ１＋Ｊ ＋写（１／Ｒｉ）ｆｇ　ｉ−’　　（Ｖ）ｄＶ−Σｌ１
Ｖｉｓ のエネルギ関数を導入する。このエネルギ関数は、物性
理論におけるイジング・モデルで用いられるスピンハミ
ルトニアンと同じ形をしている。ここでイジング・モデ
ルとは、統計力学において強磁柱体の相転位現象の説明
に使われるモデルであり、＋か−の状態をとるスピンが
相互作用しながら状態遷移をする場合の系全体のエネル
ギを与え、系の平衡状態おいては、このエネルギ関数が
最小値をとることが知られている。

したがって、神経回路網においても、このエネルギＥを
最小にする電位Ｖｉを見い出す問題に帰着される。すな
わち、各増幅器Ａｔ−Ａｋがそれぞれ並列動作し、与え
られたデータに対しエネルギ関数Ｅを極小にする出力信
号Ｖｉを出力する機能をこの第２９図に示す電子回路は
有している。

上述のような増幅器における入出力特性を示す関数の曲
線が急峻な場合にはエネルギ関数Ｅの形は簡略化される
。この場合、増幅器の利得が高（、神経回路網の系がエ
ネルギＥの低い安定状態にある場合には、各二ニーロン
ユニットの出力はほとんど０か最大出力１の近くのいず
れかである。この場合、エネルギ関数Ｅは、 で与えられる。但しＴｉｊ−Ｔｊｔ このようなホップフィールドモデルによる回路網におい
ては、回路網のエネルギが最小値に落ちつく様な出力デ
ータが得られる。したがって、抵抗性結合素子Ｔｉｊの
プログラムの状態に従って抵抗マトリクス（結合素子か
らなるマトリクス）は成るパターンや成るデータを記憶
しており、人力データとこの記憶したパターンまたはデ
ータとの一致／不一致を判別することができるため、こ
のような神経回路網は連想記憶回路としてもまたパター
ン弁別器としても機能させることができる。

このようなプログラム可能な抵抗性結合素子の構成を第
３１図に示す。この第３１図に示すプログラム可能な結
合素子の構成はたとえばＩ　ＥＥＥのコンピュータ誌の
１９８８年３月号の第４１頁ないし第４９頁に開示され
ている。

第３１図を参照して、従来のプログラム可能な結合素子
は、スイッチング素子Ｓｌ、　　Ｓ２．　　Ｓ３および
Ｓ４と、抵抗素子Ｒ＋、Ｒ−とランダム・アクセスφメ
モリセルＲＭＩ、ＲＭ２を含む。スイッチング素子ＳＬ
、Ｓ４は信号線Ｘｊ上の信号電位に応答してオン状態と
なる。スイッチング素子Ｓ２はランダム・アクセスｅメ
モリセルＲＭＩの記憶情報に応答してオン状態となる。

スイッチング素子Ｓ３はランダム・アクセス・メモリ・
セルＲＭ２の記憶情報に応答してオン状態となる。

抵抗素子Ｒ＋は電源電位Ｖｃｃに接続される。抵抗素子
Ｒ−は接地電位Ｖｓｓに接続される。この抵抗素子Ｒ＋
、Ｒ−はそれぞれ高抵抗を有しており、電流制限機能を
有している。ランダム・アクセス・メモリやセルＲＭＩ
に１”、ランダム争アクセス・メモリ傘セルＲＭ２に′
０“を格納すると、スイッチング素子Ｓ２がオン状態、
スイッチング索子Ｓ３がオフ状態となる。したがって、
信号線Ｘｊ上の信号電位に応答して抵抗素子Ｒ＋から電
流が増幅器Ａｔの入力端子へ流し込まれる。

これにより、正の結合度Ｔｉｊが表現される。

一方、ランダムψアクセス・メモリ・セルＲＭ１に″Ｏ
ｍ１ランダム・アクセスφメモリ・セルＲＭ２に“１”
を書込むと、スイッチング素子Ｓ２がオフ状態、スイッ
チング素子Ｓ３がオン状態となる。この場合、信号線Ｘ
ｊ上の信号電位に応答して増幅器Ａｉの入力端子から接
地電位Ｖｓｓへと電流が放出されることになり、負の結
合度Ｔｉｊが表現される。

結合度０はランダム・アクセス・メモリ・セルＲＭＩ、
ＲＭ２にともに“０“を書込み、スイッチング素子Ｓ２
．Ｓ３をともにオフ状態にすることにより表現される。

このようなランダム・アクセス・メモリーセルＲＭＩ、
ＲＭ２の構成としては、通常、リフレッシュ機能の必要
のないスタティック型ランダム・アクセス・メモリーセ
ルが用いられる。

また、神経回路網のモデルとしはてＦ−Ｒｏｓｅｎｂｌ
ａｔｔ　　（ローゼンブラット）が提案したパーセブト
ロンが知られている。第３２図にこのパーセブトロンを
簡単化した構成を示す。第３２図を参照して、神経細胞
１０５に対し４つの神経細胞５０１ないし５０４がそれ
ぞれシナプス荷重Ｗｌ、Ｗ２．Ｗ３．Ｗ４を介して結合
される。神経細胞５０１〜５０４の各々が出力する刺激
量をＸ１〜Ｘ４と現わすと、神経細胞５０５に入力され
る刺激量の総和は、ΣＷ　ｉ　Ｘ　ｔで与えられる。

神経細胞５０５へ与えられる刺激量の総和ΣＷｉＸｉが
予め定められたしきい値りより高い場合、神経細胞５０
５は発火状態となり、その出力は“１″となり、しきい
値りより低い場合その出力は０“となる。

このバーセブトロンはシナプス荷ｉＷ１．Ｗ２゜Ｗ３．
Ｗ４の結合度を適当にプログラムすることにより、入力
Ｘ１〜Ｘ４が成るパターンを有しているときだけ神経細
胞５０５の出力Ｙ１が“Ｈ。

となるように設定することができる。すなわち、このバ
ーセブトロンは人カバターン（Ｘｉ、Ｘ２゜Ｘ３．Ｘ４
）の弁別器として動作することができる。

第３３図に示すように、この第３２図に示すバーセブト
ロンを多段接続することにより、パターンの弁別能力も
増加する。

［発明が解決しようとする課題］ 神経回路網の電子回路は上述のように構成されており、
信号線間の結合度を与える結合素子の抵抗を通じ定常的
に動作中は電流が流れる。たとえば、第３１図に示す結
合素子において増幅器Ａｊの出力信号線はスイッチング
素子Ｓｌ、Ｓ４を駆動するだけであり、増幅器Ａｉの人
力信号線を駆動する必要はなく、増幅器Ａｊの出力の負
荷は軽減されている。しかしながらこの場合、増幅器Ａ
ｉの入力端子と、電源電位Ｖｃｃまたは接地電位Ｖｓｓ
との間で電流が流れることになり、動作中を通じて常に
定常電流が流れ、消費電力が大きいという問題がある。

また、単に抵抗性素子を用いて信号線を結合させる構成
も種々考案されているが、この場合においても信号線間
で電流が流れることになり、消費電力が大きいという問
題がある。

それゆえ、この発明の目的は従来の半導体神経回路網の
有する欠点を除去し、低消費電力でかつ低占有面積の高
集積化に適した結合素子および神経回路網を提供するこ
とである。

この発明の他の目的は、高集積化に適した新規な構成の
結合素子を提供することである。

この発明のさらに他の目的は結合度を容易にプログラム
することのできる結合素子および神経回路網を提供する
ことである。

この発明のさらに他の目的は、低消費電力の、ニューロ
ンユニットの機能を与える増幅器を提供することである
。

［課題を解決するための手段］ 第１の発明に従う半導体神経回路装置では、人力データ
が伝達される第１の信号線と増幅器へ信号を伝達する第
２の信号線との間に結合度を与える結合素子が、この結
合素子固有の結合度を示す情報を格納する容量と、電源
電位に接続される第１の導通端子と、この容量素子が格
納し保持する情報を受ける制御端子とを有するトランジ
スタ素子と、このトランジスタ素子の第２の導通端子を
第１の信号線上の電位に応答して第２の信号線へ容量結
合させる手段とから構成される。

第２の発明に従う神経回路装置は、結合度を示す情報を
保持する第１の容量素子と、この第１の容量素子が保持
する情報と入力データが伝達される第１の信号線上の電
位とに応答して、第１の基準電位を第１のノードへ伝達
する手段と、この第１のノードと増幅器への入力信号を
伝達する第２の信号線とを容量結合する手段と、第１の
ノードをｍｌの信号線上に入力信号が伝達される前に第
２の基準電位にプリチャージする手段とで構成される結
合素子を備える。

第３の発明に従う神経回路網の結合素子は、結合度を示
す情報を保持する第１の容量素子と、人力信号が伝達さ
れる第１の信号線電位とこの第１の容量素子が保持する
情報とに応答して第１の基準電位を増幅器へ入力信号を
伝達する第２の信号線に接続する手段とを含む。

第４の発明に従う半導体神経回路装置における神経細胞
本体の機能を与える増幅器は、入力信号線と第１のノー
ドとを容量結合させる素子と、第１の制御信号に応答し
て第２のノードを基準電位にプリチャージする素子と、
この第２のノードのプリチャージ動作完了後節１のノー
ドと第２のノ−ドとを接続する素子と、第２のノードの
電位を増幅して出力する増幅器と、入力信号線のプリチ
ャージ時に第１のノードと第２のノードとを同一の電位
に保持する手段とを含む。

この発明の第５の観点に従う半導体神経回路装置は、第
１の人力信号線と増幅器へ信号を伝達する第２の信号線
とを結合する結合度を示す情報を格納するメモリセルア
レイと、このメモリセルアレイが格納する情報を対応の
結合素子へ第３の信号線を介して転送する回路手段と、
結合素子マトリクスとを含む。この結合素子マトリクス
の各結合素子は、転送される結合度情報を保持する第１
の端子と、増幅器へ信号を伝達する第２の信号線に接続
される第２の端子とを有する容量素子と、第１の信号線
上の電位に応答して第３の信号線と第１の端子とを接続
する素子手段とを含む。データ転送用の第３の信号線は
第１の信号線に人力信号が印加されるとき、第１の端子
に保持される電位と異なる基準電位に保持される。

［作用］ この発明における神経回路装置においては人力信号が伝
達される第１の信号線と増幅器へ人力信号を伝達する第
２の信号線とは容量結合されている。したがって電荷の
流出入のみが生じ、増幅器の人力信号線へは定常電流が
流れ込むことがないので、低消費電力を実現することが
できる。

また、結合度を示す情報はキャパシタに格納されるだけ
であるため、このキャパシタは半導体回路において小面
積で形成することができるため、神経回路装置を低占有
面桔で実現することができる。

また、増幅器本体に設けられる容量素子は、その入力信
号線と増幅器とを容量結合させているためこの増幅器内
部へ定常電流が流れ込むことはなく、低消費電力で動作
させることができる。

［発明の実施例］ 以下、この発明に従って第３３図に示す破線ブロック５
０６で囲まれた回路部分を電子回路化した場合の構成に
ついて説明する。

第２図にこの発明の一実施例である半導体神経回路網の
全体の概略構成を示す。第２図を参照して半導体神経回
路網は、結合素子アレイ１と、人力信号ＤＩ、Ｄ２．Ｄ
３．Ｄ４の値に応じた信号を発生する信号発生回路２と
、結合素子１からの信号を増幅して出力信号Ｙｌ、Ｙ２
．Ｙ３およびＹ４を導出する増幅器３−１．３−２．３
−３および３−４を含む。

結合素子アレイ１は、４行４列に配列された結合素子Ｗ
ｌｌ〜Ｗ４４を含む。

信号発生回路２は、入力信号Ｄ１〜Ｄ４の各々に対応し
て設けられる単位信号発生回路２ａ、２ｂ、２ｃおよび
２ｄを含む。単位信号発生回路２ａ〜２ｄの各々はそれ
ぞれ入力信号Ｄｉに応じた信号を伝達する４本の信号線
Ｘｉｅ、Ｘｉｅ、Ｘｉ１．Ｘｔｏを含む。単位信号発生
回路２ａ〜２ｄの各々は第３図に示すような信号変換機
能を有する。すなわち、入力信号Ｄｉは４段階表示され
、この人力信号Ｄｉの強度に応じた出力信号が導出され
る。信号線Ｘｉｌ、Ｘｉｏ上にはこの入力信号Ｄｉを２
ビット表示した信号が導出される。−力信号線Ｘｉｅ、
Ｘｉｅ上には、この人力信号Ｄｉが０であるか否かを示
す信号が導出される。この単位信号発生回路２ａ〜２ｄ
の各々の構成としては、入力信号Ｄｉをデジタルデータ
に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力の
ＯＲおよびＮＯＲをとって出力する論理ゲートの構成が
考えられる。Ａ／Ｄ変換器から出力信号線ＸＬ１、Ｘｉ
ｏ上に変換信号が導出され、ＯＲゲートから信号Ｘｉｅ
が出力され、ＮＯＲゲートからｙｉｅが導出される。信
号ｇｔｘｉｉ上には入力信号Ｄｉの２ビット表示におけ
る上位ビットを示す信号が与えられ、信号線Ｘｉｏ上に
はこの２ビット表示された入力信号の下位ビットが伝達
される。

なお入力信号Ｄｉがデジタル信号である２値データの場
合には、第３図に示す変換強度のうち特定の２つのレベ
ルを考えればよい。

増幅器３−１〜３−４の各々は結合素子アレイ１から信
号線１１〜Ｊ４を介して導出される信号を増幅して出力
する。この増幅器３−１〜３−４の各々が有する信号入
出力特性は、たとえば第２８図に示すようなシグモイド
状の関数ｇ　（ｕ）で与えられる。したがって、増幅器
３−１〜３−４の各々がニューロンユニットの本体の機
能を与える。

結合素子アレイ１の各々の結合素子の結合度をプログラ
ムするために、信号線Ｐ１〜Ｐ４、信号線Ｑ１〜Ｑ４お
よび信号線Ｒが設けられる。信号線Ｐ１〜Ｐ４．Ｑｌ〜
Ｑ４およびＲ上には、オンチップまたはオフチップに設
けられた制御回路から所望の制御信号が伝達される。

ここで、参照符号ＣＨは半導体チップを表わしている。

次に結合素子アレイ１に含まれる結合素子の具体的構成
について説明する。

第１図に結合素子の具体的構成例を示す。第１図におい
ては、結合素子Ｗ１１の構成が代表的に示される。結合
素子Ｗｌｌ〜Ｗ４４の各々はすべて同一の構成を有して
いる。第１図を参照して結合素子Ｗ１１は、結合度を記
憶するためのＥＥＦＲＯＭ　（電気的に書込消去可能な
メモリ）セル１４．１５、このＳＥＰＲＯＭセル１４．
１５をプログラムするためのｎチャネル電界効果トラン
ジスタ（以下、ｎ−ＦＥＴと称す）　９．　１０．　１
１゜１２を含む。

ＳＥＰＲＯＭセル１４は、そのコントロールゲートがノ
ードＮ６を介して信号線Ｐ１に接続され、そのソースお
よびドレインがノードＮ５に接続され、そのフローティ
ングゲートがノードＮ１に接続される。ＳＥＰＲＯＭセ
ル１５は、そのソースおよびドレインがノードＮ８を介
して信号線Ｑ１に接続され、そのコントロールゲートが
ノードＮ７に接続され、そのフローティングゲートがノ
ードＮ１に接続される。

ｎ−ＦＥＴ９は、そのゲートが信号線Ｘｌｅに接続され
、その一方導通端子がノードＮ６に接続され、その他方
導通端子がノードＮ５に接続される。ｎ−ＦＥＴｌ０は
その一方導通端子がノードＮ５に接続され、そのゲート
が信号線Ｘｌｅに接続され、その他方導通端子が信号線
Ｒに接続される。ｎ−ＦＥＴＩＩは、そのゲートが信号
線Ｘ１丁に接続され、その一方導通端子がノードＮ８に
接続され、その他方導通端子がノードＮ７に接続される
。ｎ−ＦＥＴ１２は、その一方導通端子がノードＮ７に
接続され、その他方導通端子が信号線Ｒに接続され、そ
のゲートが信号線Ｘｌｅに接続される。

このＳＥＰＲＯＭセル１４．１５によりプログラムされ
た結合度に応じて入力信号を、信号線Ｊｌ上に変換して
出力するために、ｎ−ＦＥＴ４゜５．６，７．８および
１３とキャパシタ１６，１７が設けられる。ｎ−ＦＥＴ
４は、信号線Ｘｌｌ上の信号に応答してオン状態となり
、ノードＮ３とノードＮ２とを接続する。ｎ−ＦＥＴ５
は、信号線Ｘ１０上の信号電位に応答してオン状態とな
リノードＮ２とノードＮ４とを接続する。ｎ−ＦＥＴ１
３は制御信号φ１に応答してオン状態となり、信号線Ｊ
１とノードＮ２とを接続する。ｎ　−ＦＥＴ６は制御信
号φ３に応答して電源電位ＶｃＣをｎ−ＦＥＴの一方導
通端子へ伝達する。ｎ　−ＦＥＴ７は、ノードＮ１上の
電位をソースファロワ態様でノードＮ２上へ伝達する。

ｎ−ＦＥＴ８は制御信号φ２に応答してオン状態となり
、ノードＮ２を接地電位レベルのＶｓｓに結合する。

キャパシタ１６は、信号線Ｊ１とノードＮ３とを容量結
合する。キャパシタ１７は信号線Ｊ１とノードＮ４とを
容量結合する。信号線Ｊ１は増幅器３−１の入力部に接
続される。キャパシタ１６の静電容量はキャパシタ１７
の静電容量の２倍に設定される。

ＳＥＰＲＯＭセル１４．１５は第４図に示すような構造
を有している。この第４図に示すＳＥＰＲＯＭセルの構
造は、たとえばｌ５ＳＣＣ，ダイジェスト　オブ　テク
ニカル　ペーパーズ（ＤｒＧＥＳＴ　　ＯＦ　　ＴＥＣ
ＨＮＩＣＡＬ　　ＰＡＰＥＲ３）の１９８０年２月号の
第１５２頁ないし第１５３頁に開示されている。第４図
を参照して、ＳＥＰＲＯＭセルは、半導体基板９ｏ上の
所定領域に形成されたソース領域１８およびドレイン領
域１９と、半導体基板９０上に絶縁膜９１を介して形成
されるフローティングゲート２２と、フローティングゲ
ート２２上に層間絶縁膜９２を介して形成されるコント
ロールゲート２１とを含む。

ソース領域１８およびドレイン領域１９はＮ型不純物を
導入した低抵抗のＮ＋不純物領域により形成される。フ
ローティングゲート２２とドレイン領域１９との間には
膜厚の薄いゲート絶縁膜２０が設けられる。この膜厚の
薄い絶縁膜は、通常トンネル絶縁膜と呼ばれ、膜厚は５
０ないし１１００ｎに設定される。このトンネル絶縁膜
２０を介してフローティングゲート２２とドレイン領域
１９との間で電荷の授受が行なわれる。

フローティングゲート２２への電子の注入は、ソース領
域１８およびドレイン領域１９をともに接地電位レベル
のＯｖ１コントロールゲート２１に通常の電源電位より
も高い高電位（通常１２〜１６Ｖ程度）を印加すること
により行なわれる。

このとき、トンネル絶縁１ｋｌｋ２０に高電界が印加さ
れ、これによりドレイン領域１９からトンネル絶縁膜２
０を介してフローティングゲート２２へ電子が注入され
る。

一方、コントロールゲート２１を接地電位レベルのＯｖ
１ソース領域１８およびドレイン領域１９をともに通常
の“Ｈ°レベルよりも高い高電位を印加すると、逆にト
ンネル絶縁膜２０を介してフローティングゲート２２か
らドレイン領域１９へと電子が放出される。

第１図に示すＥＥＦＲＯＭセル１４．１５を用いた結合
度のプログラムはこのＥＥＦＲＯＭセルの電荷の流出入
特性を利用したものである。このＥＥＰＲＯＭセル１４
．１５における電荷の放出／流入動作は以下のようにし
て行なわれる。今、第４図におけるフローティングゲー
ト２２とコントロールゲート２１との間の静電容量を０
２、フローティングゲート２２とソース領域１８および
ドレイ領域１９との間の静電容量をＣ１とし、フローテ
ィングゲート２２に注入された電子によるフローティン
グゲート２２が蓄積する電荷量を−Ｑとする。このとき
、第１図においてノードＮ５、Ｎ６．Ｎ７およびＮ８を
ともに所定のプリチャージ電位Ｖ、に設定した場合、ノ
ードＮ１の電位Ｖｐは、第５図に示すＥＥＦＲＯＭセル
の等価回路図から以下のようにして与えられる。すなわ
ち、 −Ｑ−２・Ｃ１・　（Ｖｐ−Ｖ＊　） ＋２　・Ｃ２・　（ｖｐ−ｖ、） の関係から、 Ｖｐ−Ｖｌｌ　　　ｔＱ／２−（Ｃ１＋Ｃ２））で与え
られる。

ノードＮ１に注入される電荷ｆｆ１−Ｑのプログラムは
以下のようにして行なわれる。すなわち信号線Ｘｌｅを
″Ｈ＃レベル、信号線Ｘｌｅを′Ｌ”レベルに設定し、
ｎ−ＦＥＴｌ０．１２をともにオン状態、ｎ−ＦＥＴ９
，１１をともにオフ状態に設定する。ノードＮ１に電子
を注入する場合、信号線Ｐ１の電位は通常の“Ｈ°レベ
ルよりも高いプログラム用高電圧、信号線Ｑｌ、Ｒの電
位をともに接地７ｄ位レベルのＯｖに設定する。この場
合、ＥＥＰＲｏＭセル１４におイテハノードＮ６が高電
位、ノードＮ５が接地電位レベルに設定さし、カつＥ　
Ｅ　Ｐ　ＲＯＭセル１５においては、コントロールゲー
トに接続されるノードＮ７が接地電位レベル、ソースお
よびドレイン領域に接続されるノードＮ８がともに接地
電位レベルに設定される。したがって、ＥＥＦＲＯＭセ
ル１４．１５のフローティングゲートはともに接続され
ているため、ＥＥＰＲＯＭセル１４のトンネル絶縁膜領
域を介して電子がＥＥＦＲＯＭセル１４．１５のフロー
ティングゲートへ注入される。これにより、ノードＮ１
に注入された電荷量−Ｑはその絶対値が増大する。

また信号線Ｑ１の電位を通常の“Ｈ“レベルよりも高い
高電位、信号線ＰＩ、Ｒをともに接地電位レベルのＯｖ
に設定する。この場合、ＥＥＦＲＯＭセル１４．１５の
フローティングゲートからＥＥＰＲＯＭセル１５のトン
ネル領域を介してノードＮ８へと電子が放出されること
になり、ノードＮ１から電子が引抜かれる。これにより
ノードＮ１に注入された電荷量−Ｑの絶対値が減少する
。

したがって、ノードＮ５．Ｎ６．Ｎ７およびＮ８の電位
を所定のプリチャージ電位Ｖａ（この電位はフローティ
ングゲートからトンネル領域を介した電子の注入／流出
が生じない電位）に設定した場合にノードＮ１に現われ
る電位ＶＰは、信号線Ｘｌｅ、Ｘｌｅ、Ｐｉ、Ｑｌおよ
びＲ上に伝達される電位Ｘおよび電子注入／放出時間を
用いて任意にプログラムすることができる。

ここで、結合度のプログラム時において信号線Ｘｌｅ、
Ｘｉτにそれぞれ“Ｈ″レベル“Ｌ“レベルの信号を伝
達するが、この構成は、信号発生回路におけるＯＲゲー
ト（これは信号線Ｘｌｅ上に信号を伝達する）およびＮ
ＯＲゲート（これは信号線Ｘｌｅ上に信号を伝達する）
の人力部にそれぞれプログラム時の動作を制御する制御
信号を伝達する制御信号線を接続すれば容易に実現する
ことができる。

なお結合素子Ｗｌｌ〜Ｗ４４の結合度をプログラムする
場合には、信号線Ｐｉ、Ｑｉが列方向に配設されており
、同時に１行の結合素子に対する結合度のプログラムが
行なわれる。この場合、信号線Ｒは、列方向に配設され
てもよく、また、行方向に配設されてもよい。次に第１
図に示す結合素子の動作をその信号波形図である第６図
を参照して説明する。

信号線Ｐｉ、、Ｑ１およびＲの電位は所定の電位■、に
設定され、計算過程中においてはこの電位に保持される
。

時刻ｔｏにおいて人力信号Ｄ１が信号発生回路２ａへ与
えられて信号発生回路２ａからこの人力信号Ｄ１に対応
する信号が各信号線Ｘｌｅ、Ｘ１１、ＸＩＯ，Ｘｌｅ上
に伝達される。入力信号Ｄ１が強度３を有する場合、第
６図に示すように信号線Ｘｌｅ上の電位が“Ｈ”レベル
、信号線ｙ了ｅの電位が“Ｌ°レベル、信号線Ｘ１１お
よびＸ１０の電位はともに“Ｈ°レベルとなる。これに
より、ｎ−ＦＥＴｌ０，１２がオン状態となり、ノード
Ｎ５．Ｎ７が信号線Ｒに接続される。この結果、ノード
Ｎ５．Ｎ６．Ｎ７およびＮ８の電位は所定の電位のＶ、
に設定される。これにより、ノードＮ１の電位はＶＰに
なる。

時刻ｔ１において制御信号φ１が“Ｈ”レベルに立上げ
られる。これにより信号線Ｊ１の所定電位Ｖ、へのプリ
チャージが行なわれるとともに、この信号線Ｊ１とノー
ドＮ２がｎ−ＦＥＴ１３を介して接続される。これによ
り、信号線Ｊ１゜ノードＮ２．Ｎ３およびＮ４の電位は
すべて所定電位の■、にプリチャージされる。

時刻ｔ２において、制御信号φ２が活性状態とされる。

これによりｎ−ＦＥＴ８がオン状態となリノードＮ２の
電位が接地電位Ｖｓｓレベルに設定される。

時刻ｔ３において、制御信号φ３を“Ｈ″レベル立上げ
る。これによりｎ−ＦＥＴ６がオン状態となり、電源電
位Ｖｃｃがｎ−ＦＥＴ７の一方導通端子に伝達される。

ｎ−ＦＥＴ７はそのゲートがノードＮ１に接続されてお
り、そのソースとなる他方導通端子がノードＮ２に接続
されている。

したがりて、ｎ−ＦＥＴ７はソースフォロワ態様で動作
し、このｎ−ＦＥＴ７のしきい１ｉｌｌ！電圧をＶＴｌ
ｌ　とすると、ノードＮ２に、 Ｖｑ＝Ｖｐ−ＶＴ　１１　ｓ の電位を伝達する。このノードＮ２の電位はオン状態の
ｎ−ＦＥＴ４，５を介してノードＮ３およびＮ４にも伝
達される。このノードＮ３．Ｎ４の電位変化（接地電位
レベルＶｓｓがら電位Ｖｑへの変化）はキャパシタ１６
．１７を介して信号線Ｊｌ上に伝達される。今、キャパ
シタ１６の静電容量を２Ｃ，キャパシタ１７の静電容量
をＣとすると、信号線Ｊｌ上には、時刻ｔ１における信
号線プリチャージ時と比べて、 （２Ｃ＋Ｃ）　・　（Ｖｑ−Ｖ、） −３Ｃ１（（−Ｑ）／２　（Ｃ１＋Ｃ２））−Ｖ、　Ｈ
ｌだけ電荷が注入される。したがって、結合素子Ｗ１１
は強度３の入力信号Ｄ１を電位（ＶＱ　　ＶＲ）に比例
する大きさの結合度で伝達したことになる。

ノードＮ２の電位Ｖｑが基準電位ｖＩＩより大きい場合
には結合素子Ｗｌｌは正の結合度を与え、ノードＮ２の
電位Ｖｑが基準電位Ｖ、より小さな場合には負の結合度
を与える。したがって、ＥＥＦＲＯＭセル１４．１５に
注入されて蓄積されている電荷量−Ｑを適当な値にプロ
グラムすることにより、正および負の結合度ならびに０
の結合度を実現することができる。この場合、フｏ　−
ｆイングゲートへの電荷の注入／流出時間を調整すれば
アナログ的に変化する結合度を実現することができる。

人力信号Ｄ１が強度２，１の場合はそれぞれ、キャパシ
タ１６．キャパシタ１７の一方を介した容量結合により
電荷の注入が行なわれ、この入力信号の強度に応じた電
荷の注入／引抜きが信号線Ｊ１に対して行なわれる。

他の入力信号Ｄ２〜Ｄ４も同様に、結合素子Ｗ１２、Ｗ
２ＢおよびＷ１４を通して変換された後、信号線Ｊ１上
に伝達される。増幅器３−１は信号線Ｊ１上の信号を所
定の入出力特性に従って増幅して出力信号Ｙ１に疫換す
る。これにより、Ｙｌ−ｇ（ΣＷ１ｊＤｊ） が計算されたことになる。他の出力信号Ｙ２〜Ｙ４につ
いても同様である。

なお上述の構成において、ＥＥＲＰＯＭセルを２個用い
、一方のＥＥＦＲＯＭセルを通して電荷の注入／放出を
行なう構成としている。しかしながら、１個のＥＥＰＲ
ＯＭセルが十分な静電容量（Ｃ１，Ｃ２）を与えること
ができるならば１個のＥＥＰＲＯＭセルを用いても上記
実施例と同様の効果を得ることができる。この場合、信
号線Ｐ１、Ｑｌのうちの一方が不要となるため、信号の
配線本数を低減することが可能となり、結合素子アレイ
を高集積度で形成することが可能となる。

また、上述の構成においてＥＥＦＲＯＭセル１５．１４
を同じ接続態様に接続してもよい。すなわち、たとえば
ＥＥＰＲＯＭセル１５のコントロールゲートをノードＮ
８に接続し、そのソースおよびドレインをノードＮ７に
接続する構成としてもよい。この場合電荷の注入／流出
はそれぞれのＥＥＰＲＯＭセル１４．１５において個々
に行なわれることになるが、プログラム用の高電圧をｎ
−ＦＥＴｌ０．１２を介して伝達する必要がある。

この構成としては信号線Ｘｉｅに、プログラム動作時に
のみ機能する高圧スイッチ（′Ｈルベルの信号をさらに
昇圧するスイッチであり、通常ＥＥＰＲＯＭにおいて用
いられている）を設ければよい。

なお第１図に示す結合素子はＥＥＦＲＯＭセルの電荷の
注入／放出特性を利用している。しかしながら、これに
代えてキャパシタの充放電特性を利用する構成も用いる
ことができる。このキャパシタの充放電特性を用いた構
成例を第７図に示す。

第７図を参照して、この発明の他の実施例である結合素
子は、結合度情報を格納するためのキャパシタ３５．３
６と、キャパシタ３５．３６へ充電または放電を行なう
ためのｎ−ＦＥＴ３１．３２を含む。キャパシタ３５は
その一方電極がノードＮ１５に接続され、その他方電極
は接地電位ＶＳＳに接続される。キャパシタ３６はその
一方電極がノードＮ１６に接続され他方電極が接地電位
Ｖｓｓに接続される。ｎ−ＦＥＴ３１は制御信号φ４に
応答してオン状態となり、ノードＮ１５を接地電位Ｖｓ
ｓと接続する。ｎ−ＦＥＴ３２は制御信号φ４に応答し
てノードＮ１６を電源電位Ｖｃｃに接続する。

この結合度情報に応じて結合度を示す電位を与えるため
に、抵抗３７、キャパシタ３４、ｎ−ＦＥＴ２８，２９
および３０が設けられる。抵抗３７はその一方端子が所
定の電位ＶｔＨ＋Ｖ、に、その他方端子がノードＮ１４
に接続される。キャパシタ３４はその一方電極がノード
Ｎ１４に接続され、その他方電極が接地電位Ｖｓｓに接
続される。ｎ−ＦＥＴ２８は信号線Ｘｌ上の信号電位に
応答してオン状態となり、ノードＮ１４をｎ−ＦＥＴ２
９，３０の一方電極に接続する。ｎ−ＦＥＴ２９は信号
線Ｐｌ上の信号電位に応答してオン状態となり、ノード
Ｎ１５をｎ　−Ｆ　Ｅ　Ｔ　２８の一方導通端子に接続
する。ｎ−ＦＥＴ３０は信号線Ｑｌ上の信号電位に応答
してオン状態となり、ノードＮ１６はｎ−ＦＥＴ２８の
一方導通端子に接続する。

入力信号ＸＩ（以下の説明では信号線と入力信号と同一
の符号で称す）を信号ｉＪｌ上に伝達するために、ｎ−
ＦＥＴ２４，２５．２６．２７およびキャパシタ３３が
設けられる。ｎ−ＦＥＴ２４は制御信号φ１に応答して
オン状態となり、信帰線Ｊ１をノードＮ１３と接続する
。ｎ−ＦＥＴ２３は信号線Ｘｌ上の信号電位に応答して
オン状態となり、ノードＮ１７とノードＮ１３とを接続
する。ｎ−ＦＥＴ２５は制御信号φ３に応答してオン状
態となり、ｎ−ＦＥＴ２６の一方導通端子に電源電位Ｖ
ｃｃを伝達する。ｎ−ＦＥＴ２６はソースフォロワ態様
でノードＮ１４上の電位をノードＮ１３へ伝達する。ｎ
−ＦＥＴ２７は制御信号φ２に応答してオン状態となり
、ノードＮ１３を接地電位Ｖｓｓに接続する。このｎ−
ＦＥＴ２３〜２７およびキャパシタ３３の構成は、第１
図に示す構成と同様であり、第１図に示す構成の対応す
る部分と同様の機能を行なう。

基準電位ＶＴ工＋Ｖ、の発生方法としては、電源電位Ｖ
ｃｃと所定のプリチャージ電位Ｖ、との間に直列に高抵
抗とダイオード接続されたｎ−ＦＥＴとを接続し、この
ｎ−ＦＥＴと高抵抗体との接続点から電位を取出す構成
とすれば容易に実現することができ、る。

この第７図に示す結合素子の構成においては人力信号線
Ｘｌ上に信号電位が伝達されると、この電位に応じてｎ
−ＦＥＴ２３がオン状態となる。

ノードＮ１４の電位を■ｐ１キャパシタ３３の静電容量
をＣとすると、入力信号線Ｘ１と信号線Ｊ１との間の結
合度は、 Ｃ”（Ｖｌ）　　ＶＴＨＶｌ） で与えられる。ノードＮ１４の電位が結合度情報を与え
ることになるが、このノードＮ１４の電位は抵抗３７と
キャパシタ３４の直列回路が有する時定数Ｒ１・ＣＩ’
で電位Ｖｌ＋ＶＴＨに変化し、この場合結合度が０とな
る。この状態は“忘却。

状態を表わす。したがって、抵抗３７およびキャパシタ
３４のそれぞれの抵抗値および静電容量値はこの忘却状
態を適当に表わすような値に設定される。結合度情報プ
ログラムは以下の手順で行なわれる。

制御信号φ４を“Ｈ″レベル立上げることにより、ｎ−
ＦＥＴ３１．３２をオン状態とする。

これにより、キャパシタ３５は接地電位Ｖｓｓに充電さ
れ、一方キャパシタ３６は電源電位Ｖｃｃに充電される
。次いで、信号線Ｐ１および信号線Ｘ１の電位をともに
“Ｈ”レベルに設定する。この場合、キャパシタ３４と
キャパシタ３５とが並列に接続され、キャパシタ３４か
らキャパシタ３５へと電荷が移動する。これによりノー
ドＮ１４の電位が低下する。今、キャパシタ３４の静電
容量を０１′、キャパシタ３５の静電容量をＣ３、ノー
ドＮ１４の初期電位をｖＴ、＋ｖ、とすると、このとき
ノードＮ１４に与えられる電位Ｖｐは、ｖｐ−（Ｃ１’
　／（Ｃ３＋Ｃ１’　））　（ＶＴ　１４＋Ｖ訛）で与
えられる。

一方、信号線Ｘ１と信号線Ｑ１の信号電位を“Ｈ°レベ
ルに立上げると、キャパシタ３４とキャパシタ３６とが
接続され、電源電位に充電されているキャパシタ３６か
らキャパシタ３４へ電荷が移動する。ここで、通常基準
電位Ｖ、は電源電位Ｖｃｃよりも低い値であり、通常Ｖ
　ｃ　ｃ　／　２の値に設定されている。これにより、
ノードＮ１４の電位が上昇する。この場合のノードＮ１
４に現われる電位Ｖｐは、 Ｖｐ−（Ｃ１’　　”　　（ＶＴ　、ｌ　＋ｖ、）＋Ｃ
４・Ｖｃ　ｃｌ　　／　（Ｃ１’　　＋Ｃ４）、で与え
られる。したがって、キャパシタ３４とキャパシタ３５
が接続された状態が負の結合度を与えキャパシタ３４と
キャパシタ３６とが接続された状態が正の結合度を与え
ることになる。

データ信号の計算過程は第１図に示す結合素子の場合と
同様であり、信号線ｘ１に信号が与えられ、信号線Ｊ１
が基準電位ＶＩ！！にプリチャージされるとともに、ｎ
−ＦＥＴ２４を介してノードＮ１３がプリチャージ電位
Ｖ、にプリチャージされる。このとき、信号線Ｘｌ上の
電位が“Ｈ″レベルあれば、ｎ−ＦＥＴ２３がオン状態
となり、ノードＮ１７電位もプリチャージ電位ＶＲにプ
リチャージされる。

次いで、制御信号φ２によりｎ−ＦＥＴ２７がオン状態
となり、ノードＮ１３．Ｎ１７電位を接地電位レベルに
放電する。この放電動作が終了した後、ｎ−ＦＥＴ２５
が制御信号φ３によりオン状態となり、ｎ−ＦＥＴ２は
ノードＮ１４上の電位Ｖｐに応答してノードＮ１３．お
よびノードＮ１７へ（Ｖｐ−Ｖｖ　Ｉｔ　　Ｖａ　）　
ノミ位を伝達スル。

これにより、信号線Ｊｌ上にはキャパシタ３３を介して
電荷が供給される。正の結合度の場合には信号線Ｊｌ上
に注入された電荷に応じて電位が上昇し、負の結合度の
場合には信号線Ｊ１の電位が下降する。なお、ノードＮ
１７の電位はｎ−ＦＥＴ２３がオフ状態の場合において
もキャパシタ３３を介して信号線Ｊ１のプリチャージ時
に同時にプリチャージされる。

第７図に示す結合素子の構成によれば、第１図に示す結
合素子の構成と比べて信号線Ｘｌｅ、Ｘ１ｅが不必要と
されており、かつ信号線Ｒも不必要とされているため、
信号線の本数を大幅に低減することができ、結合素子を
容易に高集積化することができる。

なお、人力信号に対する計算過程においては人力信号線
Ｘｌ上の信号電位に応じてｎ−ＦＥＴ２８もオン状態と
なる。しかしながら、この計算過程におけるｎ−ＦＥＴ
２８の導通状態は計算過程に対し何ら影響を及ぼすこと
はない。しかしながら、確実に計算過程中においても、
ノードＮ１４をｎ−ＦＥＴ２９，３０と分離するために
は、ｎ−ＦＥＴ２８のゲートに信号線Ｒを接続する構成
としてもよい。

結合素子においては計算過程が進行し時間が経過すれば
、抵抗３７を介してキャパシタ３４がＶ、＋ＶＴＨの電
位に充電されるため、結合度０が与えられ、これにより
“忘却”状態が与えられる。

゛さらに、上述の構成において制御信号φ４および信号
線ＰＩ、Ｑｌ上の電位の伝達はオンチップまたはオフチ
ップに設けられた制御信号発生回路により書込データに
応じて発生される。なおここで結合度０のプログラムは
、信号線Ｐ１．Ｑｌをともに同時に“Ｌルベルとプログ
ラム時に設定することにより実現される。

また信号線Ｘ１の信号伝達は信号線Ｊ１のプリチャージ
完了後に行なってもよい。

なお上述の第７図に示す結合素子の構成においてはキャ
パシタに結合度情報を保持させる構成としている。この
キャパシタに結合度情報を保持する構成としては、さら
に別の構成をとることも考えられる。

第８図にこの発明のさらに他の実施例である結合素子の
構成を示す。第８図を参照してこの発明のさらに他の実
施例である結合素子は、結合度情報を格納するためのキ
ャパシ９５３，５４．５５と、このキャパシタの保持電
位を指定するためのランダム・アクセス・メモリ（ＲＡ
Ｍ）セル５６゜５７．５８を含む。キャパシタ５３はノ
ードＮ２１と接地電位Ｖｓｓとの間に設けられる。キャ
パシタ５４はノードＮ２２と接地電位Ｖｓｓとの間に設
けられる。キャパシタ５５はノードＮ２３と接地電位Ｖ
ｓｓとの間に設けられる。キャパシタ５３．５４．５５
の静電容量は４：２：１に設定される。キャパシタ５３
〜５５の各々はｎ−ＦＥＴ４３，４４および４５を介し
てノードＮ２０に結合される。ｎ−ＦＥＴ４３〜４５の
各々は信号線Ｘｌ上の信号電位に応答してオン状態とな
る。

ＲＡＭセル５６〜５８の各々の保持情報に応じて、キャ
パシタ５３〜５５の各々を充電するためにｎ−ＦＥＴ４
６，４７および４８が設けられる。ｎ−ＦＥＴ４６〜４
８の各々は制御信号φ５に応答してオン状態となる。

ＲＡＭセル５６〜５８の各々に情報を書込むために、ｎ
−ＦＥＴ４９，５０．５１が設けられる。

ｎ−ＦＥＴ４９は制御信号φ６に応答してＲＡＭセル５
６とデータ伝達線Ｓとを接続する。ｎ−ＦＥＴ５０は制
御信号φ７に応答してオン状態となり、ＲＡＭセル５７
とデータ伝達線Ｓを接続する。

ｎ−ＦＥＴ５１は制御信号φ８に応答してオン状態とな
り、ＲＡＭセル５８とデータ伝達線Ｓとを接続する。

ＲＡＭセル５６〜５８の各々の構成としては、たとえば
フリップフロップ型のスタティックＲＡＭセルが用いら
れる。この場合、ｎ−ＦＥＴ４９〜５１の各々は各ＲＡ
Ｍセル５６〜５８に対する選択ゲートとなり、したがっ
て制御信号φ６〜φ８の各々が通常のＲＡＭ構成におけ
るワード線選択信号に対応することになる。

結合度情報をプログラムするためには、制御信号φ６〜
φ８を順次活性化し、かつデータ伝達線Ｓを介して書込
データを伝達することにより行なわれる。

各結合度情報に応じて入力信号線Ｘ１と信号線Ｊ１とを
結合させるための回路部分は、ｎ−ＦＥＴ３８，３９，
４０，４１．４２およびキャパシタ５２を含む。ｎ−Ｆ
ＥＴ３８は信号線Ｘｌ上の信号電位に応答してオン状態
となり、信号線Ｊ１とノードＮ１ｇとを接続する。キャ
パシタ５２はノードＮ１８とノードＮ１９とを容量結合
する。

ｎ−ＦＥＴ３９は制御信号φ１に応答してオン状態とな
り、信号線Ｊ１とノードＮ１９とを接続する。ｎ−ＦＥ
Ｔ４０は制御信号φ３に応答してオン状態となり、電源
電位Ｖｃｃを伝達する。ｎ　−ＦＥＴ４１はノードＮ２
１上の電位をソースフォロワ態様でノードＮ１９上に伝
達する。ｎ−ＦＥＴ４２は制御信号φ２に応答してオン
状態となり、ノードＮ１９を接地電位Ｖｓｓレベルに放
電する。

この結合を行なう回路部分は前述の第１図および第７図
に示す結合素子と異なり、キャパシタ５２がｎ−ＦＥＴ
３８を介して信号線Ｊ１に接続される。

まず、結合度のプログラム情報の書込動作について説明
する。まず、制御信号φ６〜φ８を順次活性化し、対応
のデータを信号線Ｓ上へ伝達することにより、それぞれ
ｎ−ＦＥＴ４９〜５１を介してＲＡＭセル５６〜５８に
結合データが書込まれる。この各ＲＡＭセル５６〜５８
の各々へ結合度情報を書込んだ後、制御信号φ５を活性
状態にし、ｎ−ＦＥＴ４６〜４８をオン状態とする。こ
れにより、キャパシタ５３〜５５の各々が対応のＲＡＭ
セル５６〜５８の格納する結合度情報に応じて充電され
る。この後、信号線Ｘｌ上の信号電位を“Ｈ”レベルに
立上げるとキャパシタ５３〜５５は並列接続されてキャ
パシタの充電電位すなわちノードＮ２０の電位Ｖｐが結
合度情報に応じたものとなる。

今、ＲＡＭセル５６〜５８の各々が保持する結合度情報
を（Ｖｌ、Ｖ２．Ｖ３）とし、キャパシタ５３〜５５の
各々の静電容量を４Ｃ，２ＣＳＣとし、かつキャパシタ
５３の静電容量をＣと想定すると、ノードＮ２０におけ
る電位Ｖｐは、（４Ｖ１＋２Ｖ２＋Ｖ３）　　・Ｖｃｃ
／７、で与えられる。

データ信号に対する計算過程は前述の第１図および第７
図に示す結合素子の場合と同様にして行なわれる。すな
わち、信号線Ｊ１およびノードＮ１９のプリチャージ動
作が制御信号φ１に応じて行なわれ、次いでノードＮ１
９の接地電位への放電が行なわれ、次いでｎ−ＦＥＴ４
１がソースフォロワ態様で動作し、ノードＮ１９の電位
を上昇させる。これにより、入力信号線Ｘｌ上の信号電
位が“Ｈ＃レベルの場合、キャパシタ５２を介して電荷
が信号線Ｊ１上に注入／引抜きされ、結合度 Ｃ（Ｖｐ　　Ｖ、１１−”ＩＩ）ｓ で入力信号が変換されて信号ｍＪｌ上に伝達される。こ
の第８図に示す構成の場合、ノードＮ２０上の電位Ｖｐ
は、ＲＡＭセル５６．５７および５８に書込まれる結合
度情報により任意に所望の値に設定することができる。

なお結合度情報を格納するためにＲＡＭセルを用いてい
るが、この構成は、データをラッチする機能を有する回
路であればよく、任意のラッチ回路を用いて構成しても
上記実施例と同様の効果を得ることができる。

なお上述の構成においては、結合度情報を格納するため
にはキャパシタを用いているが、このようなキャパシタ
の電荷保持機能を利用する構成として、さらに通常よく
知られているダイナミック型ランダム・アクセス・メモ
リ（ＤＲＡＭ）セルを用いることも可能である。

第９図はこの発明の他の実施例である半導体神経回路網
の全体の構成を示す図である。第９図を参照してこの発
明の他の実施例である半導体神経回路網は、結合素子Ｔ
ｌｌ〜Ｔ４４が４行４列のマトリクス状に配列されて構
成される結合素子マトリクス２０１と、結合素子マトリ
クス２０１の各結合素子Ｔｉｊへ所望の結合情報情報を
書込むための、データ入出力回路２０６、Ｙデコーダ２
０４、Ｘデコーダ２０５、Ｉ１０ゲート２０８およびセ
ンスアンプ２０３を含む。Ｙデコーダ、データ入出力回
路、Ｉ１０ゲート、センスアンプ、およびＸデコーダの
構成および動作は通常のよく知られたＤＲＡＭにおける
ものと同様であり、たとえば米国特許４５３３８４３号
明細書に開示されている。すなわち、Ｙデコーダ２０４
は、外部から与えられるアドレス信号ＡＯをデコードし
、結合素子マトリクス２０１の２列を選択する。Ｘデコ
ーダ２０５は、外部から与えられるアドレス信号Ａ１〜
Ａ４をデコードし、ワード線ＷＬＩ〜ＷＬ１６のうちの
１本を選択する。

Ｉ１０ゲート２０８は２組のトランジスタ対を含む。一
方のトランジスタ対はｎ−ＦＥＴＴｒｌ。

Ｔｒｌ’　により構成され、他方のトランジスタ対はｎ
−Ｔｒ２、Ｔ「２′により構成される。トランジスタ対
はＹデコーダ２０４出力に応答してオン状態となり、対
応のビット線ＢＬ、ＢＬを対応のデータ人出力線ｌ１０
１丁フて一線へ接続する。

センスアンプ２０３は各トランジスタ対対応に設けられ
たセンスアンプ２０３ａ、２０３ｂを備える。センスア
ンプ２０３ａはビット線ＢＬＩ。

ＢＬＩ上の電位差を差動的に増幅する。センスアンプ２
０３ｂはビット線ＢＬ２．ＢＬ２上の電位差を差動的に
増幅する。このセンスアンプ２０３ａ、２０３ｂの構成
は、交差接続されたフリップフロップ構成の差動増幅器
により構成されており、たとえばこの具体的構成の一例
は米国特許４０４５７８３号明細書に開示されている。

ビット線ＢＬＩに結合素子マトリクス２０１の第１列の
結合素子Ｔｌｊが接続される。ビット線ＢＬＩには結合
素子マトリクス２０１の第２列の結合素子Ｔ２ｊが接続
される。ビット線ＢＬ２には結合素子マトリクス２０１
の第３列の結合素子Ｔ３ｊが接続される。ビット線ＢＬ
２には結合素子マトリクス２０１の第４列の結合素子Ｔ
４ｊが接続される。

計算過程におけるデータの入出力を行なうために、信号
線Ｘ１〜Ｘ４　（以下の説明では信号線とその上に導出
される信号とを同一の参照符号で示す）と、信号線Ｊ１
〜Ｊ４上の信号電位を予め定められた所定の入出力特性
で増幅して出力する増幅器２０７とが設けられる。増幅
器２０７からそれぞれ出力信号ｖ１〜ｖ４が導出される
。

第９図に示す構成においては、通常のたとえば米国特許
４，５３３，８４３号明細書に示されているＤＲＡＭと
同様にして、データの読出／書込／リフレッシュを行な
うことができる。但し第９図においては図面の煩雑化を
避けるためにその具体的な制御回路等は省略している。

第１０図に結合素子マトリクス２０１における２つの結
合素子を含む回路部分２０２の具体的構成を示す。

第１０図を参照して、結合素子マトリクスＴ１４を表現
する回路２０９は、結合度情報を格納するキャパシタ２
１８．２２０と、このキャパシタ２１８〜２２０へ各々
データを書込むためのトランスファゲートとなるｎ−Ｆ
ＥＴ２１０，２１４を含む。ｎ−ＦＥＴ２１０のゲート
はワード線ＷＬ１に接続され、そのソースがビット線Ｂ
ＬＩに接続され、そのドレインがキャパシタ２１８の一
方電極に接続される。キャパシタ２１８の他方電極はた
とえば接地電位Ｖｓｓに接続される。

ｎ−ＦＥＴ２１４はそのゲートがワード線ＷＬ２に接続
され、そのソースがビット線ＢＬＩに接続される。その
ドレインがキャパシタ２２０の一方電極に接続される。

キャパシタ２２０の他方電極はたとえば接地電位である
Ｖｓｓに接続される。

キャパシタ２１８，２２０の記憶する情報に応じた結合
度で人力信号を信号線Ｊ１上に伝達するために、キャパ
シタ２１９，２１１，２１２，２１３が設けられる。キ
ャパシタ２１９は、信号線Ｊ１とノードＮ１０１とを容
量結合する。ｎ−ＦＥＴ２１１はリセット信号φ、に応
答してオン状態となり、ノードＮ１０１を電源電位Ｖｃ
ｃレベルにプリチャージする。ｎ−ＦＥＴ２１２はキャ
パシタ２１８が保持する電位に応答してオン状態となり
、ノードＮ１０１をｎ−ＦＥＴ２１３の一方導通端子に
接続する。ｎ−ＦＥＴ２１３は信号線Ｘ４上の信号電位
に応答してオン状態となり、予め定められた基準電位（
プリチャージ電位）■、をｎ　−Ｆ　Ｅ　Ｔ　２１２の
一方導通端子に接続する。

したがって、ｎ−ＦＥＴ２１２．２１３がともにオン状
態となったときのみノードＮ１０１は基準電位Ｖ、に結
合される。

キャパシタ２２０に格納された結合度情報に応じて人力
信号Ｘ４を変換して信号線Ｊｌ上に伝達する回路部分は
、キャパシタ２２１．ｎ−ＦＥＴ２１５．２１６，２１
７を含む。キャパシタ２２１は信号線Ｊ１とノードＮ１
０２を容量結合する。

ｎ　−Ｆ　Ｅ　Ｔ　２１５はリセット信号φｋに応答し
てオン状態となり、ノードＮ１０２を接地電位ＶｓＳレ
ベルにプリチャージする。ｎ−ＦＥＴ２１６はキャパシ
タ２２０の保持電位に応答してオン状態となり、ノード
Ｎ１０２をｎ−ＦＥＴ２１７の一方導通端子に接続する
。ｎ−ＦＥＴ２１７は信号線Ｘ４上の電位に応答してオ
ン状態となり、基準電位Ｖ、をｎ−ＦＥＴ２１６の一方
導通端子へ接続する。したがってこのｎ−ＦＥＴ２１６
．２１７が同時にオン状態となったときのみノードＮ１
０２は基準電位■、に結合される。

結合素子Ｔ２４を表現する回路２０９は、結合素子Ｔ１
４を表現する回路２０９と同様の構成を有している。し
かしながら、出力信号線としてＪ２が用いられ、データ
書込信号線として相補ビット線ＢＬＩが用いられている
点がＴ１４を表現する回路２０９と異なっている。次に
結合度情報を格納するための動作について説明する。

この動作は通常のＤＲＡＭにおけるものと同様であり、
Ｘデコーダ２０５によりワード線ＷＬｉを選択し、次い
でセンスアンプ２０３を活性化させ、次にＹデコーダ２
０４によりＩ１０ゲート２０８を選択的に開き、データ
入出力回路２０６からのデータを対応のビット線ＢＬ、
ＢＬ上に伝達する。これにより、選択されたワード線に
接続されるトランスファゲートとなるｎ−ＦＥＴを介し
てキャパシタに所望の情報が書込まれる。ワード線ＷＬ
ｉを順次選択し、かつデータの書込みを行なうことによ
り各結合素子へ所望の結合度を示す情報を書込むことが
できる。次に、結合素子の動作について説明する。

計算過程においては、ビット線ＢＬ、百Ｔは所定電位、
たとえば■、に保持される。まず、リセット信号φ、が
“Ｈ″レベル立上げられる。これに応答して信号線Ｊｌ
、Ｊ２がプリチャージ電位ｖＲにプリチャージされると
ともに、ノードＮ１０１が電源電位Ｖｃ　ｃ　（−２Ｖ
ｔ　）　％　／−ドＮ１０２が接地電位Ｖｓｓレベルに
プリチャージされる。次いで信号線Ｊｌ、Ｊ２をフロー
ティング状態とした後、信号線Ｘ４上に信号が伝達され
る。

今、キャパシタ２１８に１’（’Ｈ″レベルの電位に対
応）が格納され、キャパシタ２２０に“０゛の情報（接
地電位Ｖｓｓレベルに対応）が格納されている場合を考
える。

次いで、データ人力信号線Ｘ４上の電位が“Ｈルベルに
なると、ｎ−ＦＥＴ２１Ｂ、２１７がオン状態となる。

これにより、ノードＮ１０１の電位はプリチャージ電位
のＶｃｃ（−２・ｖ、）からプリチャージ電位ｖＲまで
放電される。これにより、出力信号線Ｊ１からは、キャ
パシタ２１９の静電容量をＣとすると、Ｃ・■、の電荷
が引き抜かれることになる。したがって、出力信号線Ｊ
１の寄生容量をＣｓとすると、出力信号線Ｊ１の電位は
、 ■、・Ｃ／　Ｃｓ だけ低下する。これにより負の結合度が実現したことに
なる。

一方、キャパシタ２１８に′０”、キャパシタ２２０に
“１“が書込まれている場合を考える。

この場合、ｎ−ＦＥＴ２１２はオフ状態、ｎ−ＦＥＴ２
１６がオン状態である。したがって、データ入力信号線
Ｘ４上の電位が“Ｈ”レベルに立上がると、ノードＮ１
０２の電位が接地電位レベルのＶｓｓからプリチャージ
電位Ｖ、にまで充電されることになり、キャパシタ２２
１を介してＣ・Ｖ、の電荷が出力信号線Ｊｌ上に注入さ
れる。したがって、出力信号線Ｊ１の電位は、 ■Ｒ＠Ｃ／Ｃ８ だけ上昇する。ここでキャパシタ２１９，２２１の静電
容量はともにＣである。これにより正の結合度が実現し
たことになる。

キャパシタ２１８、およびキャパシタ２２０両者に“０
”が書込まれている場合、ｎ　−Ｆ　Ｅ　Ｔ　２１２．
２１６はともにオフ状態であり、キャパシタ２１９．２
２１を介しての電荷の移動は生じない。すなわち、結合
度０が実現されたことになる。

このデータ出力線Ｊｌ上に伝達されたデータは増幅器２
０７により増幅され出力データｖ１として出力される。

結合素子Ｔ２４においても同様の電荷の移動が生じ、こ
の電荷の移動はデータ出力線Ｊ２上に伝達される。

この第１０図に示す構成においても出力信号線Ｊｉとデ
ータ入力線Ｘｊとは容量を介して結合されるため定常的
な電流が生じることはなく、消費電力を低減することが
できる。また、結合との記憶としてキャパシタを用いる
ことにより、小面積の結合素子を得ることができる。

なお上述の動作においてデータ出力線Ｊｉのプリチャー
ジ動作はリセット信号φ、がアクティブの状態の場合に
のみ行なわれており、このリセット信号φ、が不活性状
態となった場合にはデータ出力線Ｊｉはフローティング
状態とされるが、これは、通常のＤＲＡＭにおけるビッ
ト線のプリチャージ動作と同様に考えることができる。

次に第１１図にこの発明のさらに他の実施例である結合
素子の構成を示す。第１１図を参照して結合素子表現回
路２０９は、結合度を記憶するキャパシタ２３０．２３
２と、キャパシタ２３０゜２３２へそれぞれ所望のデー
タを書込むためのトランスファゲートとなるｎ−ＦＥＴ
２２２，２２６を含む。このトランスファゲートとなる
ｎ−ＦＥＴ２２２とキャパシタ２３０およびｎ−ＦＥＴ
２２６とキャパシタ２３２は通常のＤＲＡＭセルと同様
の構成を有しており、通常のＤＲＡＭと同様にしてデー
タの書込みおよびリフレッシュを行なうことができる。

キャパシタ２３０に格納されたデータに従ってデータ人
力線Ｘ４とデータ出力線Ｊ１を結合させるために、ｎ−
ＦＥＴ２２３，２２４，２２５およびキャパシタ２３１
が設けられる。ｎ−ＦＥＴ２２３はデータ入力線Ｘ４上
の電位に応答してオン状態となり、ｎ−ＦＥＴ２２４の
一方電極をデータ出力線Ｊ１に接続する。ｎ−ＦＥＴ２
２４はキャパシタ２３０の記憶情報に応答してオン状態
となり、キャパシタ２３１をｎ−ＦＥＴ２２３の他方導
通端子へ接続する。ｎ−ＦＥＴ２２５はリセット信号φ
、に応答してオン状態となり、ノードＮ１０３を電源電
位Ｖｃｃレベルに充電する。

キャパシタ２３１はその一方電極はノードＮＩＯ３に接
続され、その他方電極は接地電位のＶｓｓに接続される
。

キャパシタ２３２の記憶情報に応答してデータ入力線Ｘ
４とデータ出力線Ｊ１とを結合させるために、ｎ−ＦＥ
Ｔ２２７，２２８，２２９およびキャパシタ２３３が設
けられる。ｎ−ＦＥＴ２２７はデータ入力線Ｘ４上の電
位に応答してオン状態となる。ｎ−ＦＥＴ２２８はキャ
パシタ２３２の記憶情報に応じてオン状態となる。この
ｎ−ＦＥＴ２２７．２２８がともにオン状態となったと
きキャパシタ２３３の一方電極がデータ出力線Ｊ１に接
続される。ｎ−ＦＥＴ２２９はリセット信号φ、に応答
してオン状態となり、ノードＮｌＯ４を接地電位Ｖｓｓ
レベルに放電する。次に動作について簡単に説明する。

まず、リセット信号φ、が活性化され、データ出力信号
線Ｊ１が所定のプリチャージ電位Ｖ、にプリチャージさ
れる。また同時にｎ　−Ｆ　Ｅ　Ｔ　２２５．２２９が
ともにオン状態となり、これによりノードＮ１０３が電
源電位Ｖｃｃレベルに、ノードＮ１０４が接地電位Ｖｓ
ｓレベルにそれぞれ充電される。このノードＮ１０３お
よびＮ１０４の充電レベルはキャパシタ２３１，２３３
に記憶される。

このプリチャージ動作が終わった後、データ入力線Ｘ４
上にデータが伝達され、この信号線上の電位が“Ｈ°レ
ベルになると、ｎ−ＦＥＴ２２３゜２２７がともにオン
状態となる。

今、キャパシタ２３０が′１＃、キャパシタ２３２が０
”を書込まれていると、ｎ−ＦＥＴ２２４はオン状態、
ｎ　−Ｆ　Ｅ　”ｊ２２８はオフ状態である。したがっ
て、データ入力線Ｘ４上の電位が立上がると、ノードＮ
１０３がデータ出力線Ｊ１に接続され、このキャパシタ
２３１からの充電により、データ出力線Ｊｌ上の電位が
上昇する。これにより正の結合度が実現される。

一方、キャパシタ２３０に“０“、キャパシタ２３２に
“１°が書込まれている場合においては、ノードＮ１０
４がデータ出力線Ｊ１に接続される。

これにより、データ出力線Ｊ１からキャパシタ２３３へ
電荷が流れ込み、データ出力線Ｊｌ上の電位が下降する
。これにより、負の結合度が実現される。

さらに、キャパシタ２３０およびキャパシタ２３２両者
に“０″が書込まれている場合、ノードＮ１０３および
Ｎ１０４はともにデータ出力線に接続されないので、結
合度０が実現される。

第１１図に示す構成においては容量結合ではなく、キャ
パシタ２３１．２３３への充放電によりデータ出力線Ｊ
ｌ上の電位の制御が行なわれている。しかしながらこの
場合においても、定常電流が流れることはないため、低
消費電力を実現することができ、また結合度の記憶のた
めにキャパシタを用いているため、小面積の結合素子を
得ることができる。

上述の第１０図および第１１図の実施例においてはビッ
ト線ＢＬ（Ｂτ）とデータ出力線Ｊｉとが別々に設けら
れている。しかしながらチップ面積を低減するためには
信号線の本数はできるだけ少なくする方がよい。

第１２図にこの信号線の本数を減少させるための構成を
示す。第１２図に示す構成においては、センスアンプ２
０３ａ、２０３ｂと結合素子マトリクス２０１との間に
制御信号φ２０に応答してオン状態となる分離トランジ
スタ群２３４が設けられる。また、後に詳述するが、ビ
ット線ＢＬＩ。

百］丁ゴー、ＢＬ２およびＢＬ２はそれぞれデータ出力
線と共用される。トランジスタ群２３４はｎ　−ＦＥＴ
Ｔｒ３．Ｔｒ４．Ｔｒ５．Ｔｒ６を含む。

ｎ−ＦＥＴＴｒ３はビット線ＢＬＩとセンスアンプ２０
３ａとを接続する。ｎ−ＦＥＴ２２４はビット線「で了
とセンスアンプ２０３ａとを接続する。ｎ−ＦＥＴ２２
４．Ｔｒ６はそれぞれビット線ＢＬ２．ＢＬ２をセンス
アンプ２０３ｂに接続する。他の周辺回路の構成は第９
図に示す構成と実質的に同様である。

第１３図に、第１２図において破線で囲まれた素子ブロ
ック２０２の具体的構成例を示す。第１３図を参照して
、シナプス荷重（結合度）Ｔ１４を表現する結合素子２
０９（なお以下の説明においては、結合素子とその結合
素子が与えるシナプス荷重とは同一の参照符号で示す）
は、結合度を記憶するキャパシタ２４３，２４５と、キ
ャパシタ２４３，２４５へデータを書込むためのトラン
ス７７ゲートとなるｎ−ＦＥＴ２３５，２３９を含む。

記憶された結合度情報に応じて人力信号線Ｘ４とビット
線ＢＬ１とを結合させるために、ｎ−ＦＥＴ２３６，２
３７，２３８，２４０．２４１および２４２と、キャパ
シタ２４４，２４６が設けられる。ｎ−ＦＥＴ２３６，
２４０はそれぞれリセット信号φ、に応答してオン状態
となり、ノードＮ１０５およびＮ１０６をそれぞれ電源
電位Ｖｃｃレベルおよび接地電位Ｖｓｓレベルに充放電
する。これによりキャパシタ２４４，２４６にそれぞれ
所定の電荷が蓄積される。キャパシタ２４４．２４６の
他方電極は接地電位Ｖｓｓレベルに接続される。

ｎ−ＦＥＴ２３７，２４１はそれぞれキャパシタ２４３
，２４５の格納情報に応じてオン状態となる。ｎ−ＦＥ
Ｔ２３８，２４２はデータ入力信　　　′母線Ｘ４上の
電位に応答してオン状態となり、ビット線ＢＬＩをｎ−
ＦＥＴ２３７，２４１をそれぞれ介してノードＮ１０５
およびＮ１０６に接続する。

第１３図に示す構成から明らかなように、ビット線ＢＬ
Ｉがデータ出力線Ｊ１と共用されている。

次に動作について簡単に説明する。

キャパシタ２４３，２４５への保持電位の書込み／読出
し／リフレッシュは、第１２図に示すトランジスタ群２
３４を制御信号φ２０に応答してオン状態とすることに
より通常のＤＲＡＭと同様にして行なうことができる。

この場合、データの書込み／読出し／リフレッシュ動作
時においては、増幅器２０７から出力データが出力され
るとビット線ＢＬ　（ＢＬ）の負荷が大きくなるため、
このデータの書込み／読出し／リフレッシュ動作時にお
いては、各増幅器２０７は不活性状態とされ、この増幅
器１０７の入力インピーダンスは高インピーダンス状態
とされる。結合度情報をキャパシタ２４３．２４５に書
込んだ後、この半導体装置を神経回路網として動作させ
る場合においては、制御信号φ２０を不活性状態の“Ｌ
°レベルとし、トランジスタ９２３４に含まれるトラン
ジスタＴ「３〜Ｔ’ｒ６をオフ状態とする。これにより
センスアンプ２０３ａ、２０３ｂが結合素子マトリクス
２０１から切り離される。次いで、第１４図に示す時刻
ｔ１においてリセット信号φ、が′Ｈ”レベルに立上げ
られる。このリセット信号φ、に応答してビット線ＢＬ
Ｉ、ＢＬＩは所定のプリチャージ電位”＊（Ｖｃｃ／２
のレベル）にプリチャージされ、かつノードＮ１０５が
電源電位ＶｃＣレベル、ノードＮ１０６が接地電位Ｖｓ
ｓレベルにプリチャージされる。

次いで時刻ｔ２においてリセット信号φ、が不活性状態
の“Ｌ”レベルへ移行する。これによりビット線ＢＬＩ
、ＢＬＩ、ノードＮ１０５．Ｎ１０６がフローティング
状態にされる。

時刻ｔ３においてデータ入力信号線Ｘ４上の電位が“Ｈ
“レベルに立上がると、第１１図に示す（Ｒ成の場合と
同様にして、キャパシタ２４３，２４５に格納されてい
るデータに規定される結合度に応じた電位変化がビット
線ＢＬＩ、Ｂτ了上に現われる。すなわち、キャパシタ
２４３が“１＃、キャパシタ２４５が°０°のデータを
格納している場合には、ビット線ＢＬＩ　　（ＢＬＩ）
の電位が上昇し、キャパシタ２４３が“０“、キャパシ
タ２４５が“１”のデータを格納している場合には、ビ
ット線ＢＬＩ　（ＢＬＩ）の電位が下降し、さらにキャ
パシタ２４３および２４５がともに“０”のデータを格
納している場合にはビット線ＢＬＩ（ＢＬＩ）の電位は
変化しない。これにより、正。

負およびＯの結合度が実現される。

なお、第１４図に示す動作波形図は、第１３図の回路動
作のみならず、第１０図および第１１図における回路の
動作タイミングをも表わしている。

第１５図に第１３図に示す結合素子の変更例を示す。第
１５図においてはキャパシタ２５６，２５８による容量
結合の機能によりビット線ＢＬＩ上へ電位変化を生じさ
せる構成が示される。第１５図を参照して結合素子２０
９は、結合度を記憶するキャパシタ２５５．２５７と、
キャパシタ２５５．２５７へ所望のデータを書込むため
のトランスファゲートとなるｎ−ＦＥＴ２４７．２５１
と、キャパシタ２５５，２５７に格納された結合度情報
に応じて入力信号線Ｘ４とビット線（データ伝達線）Ｂ
ＬＩとを結合させるためのキャパシタ２５６，２５８、
ｎ−ＦＥＴ２４ｇ、２４９゜２５０．２５２．２５３お
よび２５４を含む。ｎ−ＦＥＴ２４８，２５２はリセッ
ト信号φＲに応答してオン状態となり、ノードＮ１０７
．ＮＩＯ３をそれぞれ電Ｆｉ、電位Ｖｃｃ、接地地電位
Ｖｓｓレベルに充放電する。ｎ−ＦＥＴ２４９，２５３
はそれぞれキャパシタ２５６，２５７の記憶情報に応答
してオンまたはオフ状態となる。ｎ−ＦＥＴ２５０．２
５４はデータ入力信号線Ｘ４上の電位に応答してオン状
態となり、それぞれｎ−ＦＥＴ２４９，２５３を介して
所定のプリチャージ電位■、をノードＮ１０７．Ｎ１０
８へ伝達する。

次に動作について簡単に説明する。

キャパシタ２５５，２５７への所望のデータの書込みは
前述のごとく通常のＤＲＡＭと同様にして行なわれ、ト
ランジスタグループ２３４を制御信号φ２０を“Ｈ”レ
ベルに立上げて導通状態とすることにより行なわれる。

この場合、前述のごとくデータ書込時に増幅器２０７の
入力インピーダンスを高インピーダンス状態とするため
に、増幅器２０７は不活性状態とされる。

神経回路網として動作させる場合にはトランジスタグル
ープ２３４に含まれるトランジスタＴ「３〜Ｔｒ６をオ
フ状態とし、センスアンプ２０３ａ、２０３ｂと結合素
子マトリクス２０１とを電気的に切り離すことにより行
なわれる。

次にリセット信号φ、を“Ｈ”レベルに立上げ、ビット
線ＢＬＩ　（ＢＬＩ）をプリチャージ電位ＶＲにプリチ
ャージしくこれは前述のごとく図示しないプリチャージ
回路により行なわれる）、また、ノードＮ１０７はｎ−
ＦＥＴ２４８を介して電源電位Ｖｃｃレベルに、ノード
Ｎ１０８はｎ−ＦＥＴ２５２を介して接地電位Ｖｓｓレ
ベルにプリチャージする。

このプリチャージ動作が終了した後、データが入力信号
線Ｘ４上へ伝達される。入力信号線Ｘ４上の信号電位が
“ＨＣレベルに立上がると、ｎ−ＦＥＴ２５０，２５４
がオン状態となる。したがって第１０図に示す構成の場
合と同様に、キャパシタ２５５が′１”、キャパシタ２
５７が“０”のデータを格納している場合には、ビット
線ＢＬ１（ＢＬＩ）の電位が下降し、キャパシタ２５５
が“Ｏ“、キャパシタ２５７が“１”のデータを格納し
ている場合には、ビット線ＢＬＩ　（ＢＬＩ）の電位が
上昇する。さらにキャパシタ２５５が“０”、キャパシ
タ２５７が“０″のデータを格納している場合には、ビ
ット線ＢＬＩ　（ＢＬＩ）の電荷は変化しない。これに
より、正、負および０の結合度が実現される。このビッ
ト線ＢＬＩ（ＢＬＩ）上へ伝達された信号電位は増幅器
３０７により増幅されて出力データＹ１〜Ｙ４として出
力される。

この構成によればビット線と増幅器の入力信号線とを共
用することができるため、配線本数を低減することがで
き、応じてチップ面積を減少させることができる。

なお前述のＤＲＡＭセルを用いる結合素子の構成におい
ては、結合度が正、０．負の３種類をとる場合が説明さ
れている。しかしながら、結合度を多段階表示するよう
にＤＲＡＭセル配置を拡張することも可能である。

第１６図にこの多段階の結合度を表現することのできる
結合素子の構成例を示す。第１６図を参照して結合素子
２０９は、４つの結合度記憶用キャパシタ２７５，２７
７、．２７９および２８１と、このキャパシタ２７５，
２７７．２７９および２８１の各々に所望のデータを書
込むためのトランスファゲートとなるｎ−ＦＥＴ２５９
．２６３゜２６７および２７１を含む。ｎ−ＦＥＴ２５
９はワード１ｌＷＬｌａ上の信号電位に応答してオン状
態となり、キャパシタ２７５をビット線ＢＬＩに接続す
る。ｎ−ＦＥＴ２６３はワード線ＷＬ　ｌ　ｂ上の信号
電位に応答してオン状態となり、キャパシタ２７７をビ
ット線ＢＬＩに接続する。ｎ−ＦＥＴ２６７はワード線
Ｗ　Ｌ　２　ａ上の信号電位に応答してオン状態となり
、キャパシタ２７９をビット線ＢＬＩに接続する。ｎ−
ＦＥＴ２７１は、ワード線ＷＬ２ｂ上の信号７ｄ位に応
答してオン状態となり、キャパシタ２８１をビット線Ｂ
ＬＩに接続する。

キャパシタ２７５の記憶データに応じた結合度を与える
ために、キャパシタ２７６、ｎ−ＦＥＴ２６０．２６１
および２６２が設けられる。キャパシタ２７６は信号線
Ｊ１とノードＮ１０９を容量結合する。ローＦＥＴ２６
０は、リセット信号φ、に応答してオン状態となり、ノ
ードＮ１０９を電源電位Ｖ（：’Ｃレベルに充電する。

ｎ−ＦＥＴ２６１は、キャパシタ２７５の記憶電位に応
答してオン状態となる。ｎ−ＦＥＴ２６２はデータ入力
信号線Ｘ４上の信号電位に応答してオン状態となる。ｎ
−ＦＥＴ２６１．２６２がともにオン状態となった場合
に所定の電位Ｖ、がノードＮｌ０９へ伝達される。

キャパシタ２７７の記憶データに応じた結合度を与える
ために、キャパシタ２７８、ｎ−ＦＥＴ２６４．２６５
および２６６が設けられる。キャパシタ２７８はノード
Ｎ１１０とデータ信号線Ｊ１とを容量結合する。ｎ−Ｆ
ＥＴ２６４はリセット信号゛φ、に応答してオン状態と
なり、ノードＮ１１０を電源電位Ｖｃｃレベルに充電す
る。ｎ−ＦＥＴ２６５は、キャパシタ２７７の格納情報
に応じてオフ状態となる。ｎ−ＦＥＴ２６６はデータ人
力信号線Ｘ４上の信号電位に応答してオン状態となる。

ｎ−ＦＥＴ２６５，２６６がともにオン状態となったと
きプリチャージ電位Ｖ、がノードＮ１１０へ結合される
。

キャパシタ２７９の格納情報に応じた結合度を与えるた
めに、キャパシタ２８０、ｎ−ＦＥＴ２６８．２６９お
よび２７０が設けられる。キャパシタ２８０は出力信号
線Ｊ１とノードＮ１１１とを結合する。ｎ−ＦＥＴ２６
５はリセット信号φ、に応答してオン状態となり、ノー
ドＮ１１１を接地電位Ｖｓｓレベルに充電する。ｎ−Ｆ
ＥＴ２６９はキャパシタ２７９の格納情報に応じてオン
状態となる。ｎ−ＦＥＴ２７０は受けた入力信号線Ｘ４
上の信号電位に応答してオン状態となる。

ｎ−ＦＥＴ２６９，２７０がともにオン状態となったと
きのみ、基準電位Ｖ、がノードＮ１１１に結合される。

キャパシタ２８１の格納情報に応じた結合度を与えるた
めに、キャパシタ２８２、ｎ−ＦＥＴ２７２．２７３お
よび２７４が設けられる。キャパシタ２８２は信号線Ｊ
１とノードＮ１１２とを容量結合する。ｎ−ＦＥＴ２７
２はリセット信号φ６に応答してオン状態となり、ノー
ドＮ１１２を接地電位Ｖｓｓレベルに充電する。ｎ　−
Ｆ　Ｅ　Ｔ　２７３はキャパシタ２８１の格納情報に応
じてオン状態となる。ｎ−ＦＥＴ２７４はデータ入力信
号線Ｘ４上の信号電位に応じてオン状態となる。ｎ−Ｆ
ＥＴ２７３，２７４がともにオン状態となったとき基準
電位ＶＲがノードＮ１１２に結合される。

容量結合用のキャパシタ２７６．２８０は静電容ｌ１ｔ
２Ｃを有し、キャパシタ２７８，２８２は静電容量Ｃを
有する。この構成の場合、結合度として＋３〜−３の７
種類の結合度を得ることができる。次に動作ついて説明
する。

まず各記憶用キャパシタ２７５，２７７．２７９および
２８１へのデータの書込みは前述の実施例と同様にして
ワード線ＷＬ　１　ａ　−ＷＬ　２　ｂを順次活性化す
ることにより行なわれる。入力データが信号線Ｘ４上に
与えられる前にまずリセット信号φ、が活性化され、ノ
ードＮ１０９．Ｎｌｌ０がともに電源電位Ｖｃｃレベル
に、ノードＮ１１１、Ｎ１１２がともに接地電位Ｖｓｓ
レベルにプリチャージされる。このとき同時にデータ信
号線Ｊ１も基準電位Ｖ、のレベルにプリチャージされる
。

次いで、入力信号線Ｘ４線上に入力データが現われ、こ
の入力データが“１″の場合を考える。

今、キャパシタ２７５，２７７．２７９および２８１に
それぞれ１″、ａｌ”、′０２および“Ｏ″が書込まれ
ている場合を考える。この場合、ノードＮ１０９および
Ｎ１１０の電位はプリチャージ電位のＶｃｃから■、に
降下する。これにより、信号線Ｊ１からは容量結合用の
キャパシタ２７６．２７８により、 （２Ｃ＋　Ｃ）　　・Ｖ、−３Ｖ、・Ｃの電荷が引抜か
れる。これにより、出力信号線Ｊ１の浮遊容量をＣ８と
すると、 ３・ＶｌａＣ／Ｃ８ たけ信号線Ｊ１の電位が降下する。すなわち結合度−３
が実現される。

キャパシタ２７５，２７７．２７９および２８１にそれ
ぞれ情報“０”、“０”、“１“、１゛が書込まれてい
る場合には、ノードＮ１１ｌ、Ｎ１１２の電位が接地電
位レベルのＶｓｓから基準電位■、まで上昇するため、
結合用キャパシタ２８０．２８２の機能により、信号線
Ｊ１に対し、（２Ｃ＋Ｃ）Ｖ、−３Ｖ、Ｃ の電荷が注入される。これにより、出力信号線Ｊ１の電
位は３Ｖ、　　・Ｃ／　Ｃｓだけ上昇することになり、
結合度＋３が実現される。

同様にして、記憶用のキャパシタ２７５，２７７に負の
結合度の大きさを２進数で格納し、キャパシタ２７９．
２８１に正の結合度の大きさを２進数で表現する情報を
格納することにより、−３〜０〜＋３の結合度を表現す
ることが可能である。

１第１１図、第１３図および第１５図に示される結合素
子も同様にして多段階の結合度を表現する結合素子へ拡
張することができる。

なお上述の実施例においてはパーセブトロンに適用した
場合の構成について説明した。しかしながら、本発明の
構成は第２９図に示すホップフィールドの回路にも適用
することができる。

第１７図に、このホップフィールドモデルに適用した半
導体神経回路網の構成を示す。第１７図を参照して、結
合素子マトリクス３０１は、第９図に示す構成に加えて
、入力データを格納するための結合素子！１，１２．１
３およびＩ４と出力データをフィードバックするための
レジスタ３００とを含む。結合素子■１〜■４の各々は
結合素子Ｔ１１〜Ｔ４４の各々と同様の構成を有し、そ
の結合度はたとえば１などの適当な値に設定される。

レジスタ３００は出力データをフィードバックするため
のレジスタ３００ｂ、３００ｃ、３００ｄおよび３００
ｅと、外部入力データを読出すためのレジスタ３００ａ
とを含む。単位レジスタ３００ａは制御信号φに応答し
て“Ｈ”レベルの信号を出力し、入力信号線Ｘ５上に伝
達する。単位レジスタ３００ｂ〜３００ｅの各々は制御
信号φに応答してフィードバックデータをそのまま入力
信号線Ｘ４〜Ｘ１の各々へ伝達する。したがって、単位
レジスタ３００ａは、たとえば制御信号φをセット入力
に受けるＲＳフリップフロップまたはバッファ回路によ
り構成され、単位レジスタ３００ｂ〜３００ｅの各々は
たとえば制御信号φが与えられたときにフィードバック
データをそのまま通過させかつ、それ以外の制御信号φ
が不活性状態のときには与えられたデータをラッチする
ラッチ回路またはトランスミッションゲートを用いて構
成される。このレジスタ３００における各単位レジスタ
の構成は単なる一例であり、他の構成も適用可能である
。

第１７図に示す増幅器３０７は、データ出力信号線Ｊｌ
上に定常電流を生じさせないようにするために、第１８
図に示すように、その入力部にデータ信号線Ｊ１に結合
されるカップリングキャパシタ３０８を含む。第１８図
を参照して、増幅器３０７は、カップリングキャパシタ
３０８、差動増幅器３１３およびバッファ増幅器３１４
を含む。

カップリングキャパシタ３０８は信号線Ｊ１とノードＮ
３０１とを結合する。差動増幅器３１３は、ノードＮ３
０２上の電位とノードＮ３００との電位を比較し、ｐ−
ＦＥＴ３１２のゲートへ印加する。バッファ増幅器３１
４はノードＮ３００上の電位を増幅して出力データＶ１
として出力する。

増幅器３０７はさらに、内部ノードを所定電位に保持す
るために、ｎ−ＦＥＴ３１０．３１１．３１６、キャパ
シタ３０９および抵抗３１５をさらに含む。ｎ−ＦＥＴ
３１０は制御信号φ１０に応答してノードＮ３０１とノ
ードＮ２Ｏ２とを接続する。ｎ−ＦＥＴ３１１は制御信
号φ１１に応答してオン状態となり、ノードＮ３０１と
ノードＮ３００とを接続する。ｎ−ＦＥＴ３１６は制御
信号φ１２に応答してオン状態となり、ノードＮ３００
を所定のプリチャージ電位Ｖ、にプリチャージする。キ
ャパシタ３０９はノードＮ３００における電位を保持す
る。抵抗３１５はノードＮ３０２における電位を差動増
幅器３１３出力に応じた値に設定する。次に第１７図お
よび第１８図の動作をその動作波形図である第１９図を
参照して説明する。

まず入力データがデータ人出力回路３０６、Ｉ１０ゲー
ト、センスアンプ３０３ａ、センスアンプ３０３ｂを介
して結合素子１１〜Ｉ４の各々に書込まれる。この結合
素子１１〜Ｉ４へのデータの書込みは前述のごとく通常
のＤＲＡＭと同様にして行なわれる。

時刻ｔ１において、信号ｆｊｌＪ１の電位がブリチャニ
ジ電位ｖＲに、結合素子１１〜Ｉ４およびＴ１１〜Ｔ４
４の内部ノードがそれぞれ所定の電源電位Ｖｃｃ、接地
電位Ｖｓｓレベルにプリチャージされる。またこのとき
制御信号φ１１．φ１２がともに“Ｈ”レベルに立上が
り、ノードＮ３００．３０１がともに基準電位Ｖ、にプ
リチャージされる。

時刻ｔ２において、制御信号φが活性化され信号線Ｘ５
上の信号電位が“Ｈ”レベルとなり入力データの読出し
が行なわれるとともに、レジスタ３００ｂ〜３００ｅが
それぞれ格納する値（これは初期状態の値であり、任意
である）に応じて信帰線Ｘ１〜Ｘ４上の電位が変化する
。この信号線Ｘ１〜Ｘ５上の電位変化に応じて前述のた
とえば第１０図に示す結合素子の構成と同様にして、各
結合素子１１〜Ｉ４、Ｔｌｌ〜Ｔ４４の記憶する結合度
に応じて信号線Ｊ１の電位が変化する。この信号１ｉＩ
Ｊ１上の電位変化はカップリングキャパシタ３０８を介
してノードＮ３０１．Ｎ３００上へ伝達される（このと
き時刻ｔ１において制御信号φ１１は活性状態にされて
いる）。このノードＮ３００上の電位変化に応じてバッ
ファ増幅器３１４からの出力ｖ１の電位が変化する。こ
の増幅器３１４からの出力データの出力電位はレジスタ
３００の各単位レジスタ３００ｂ〜３００ｅの各々にラ
ッチされる。ここでレジスタ３００ｂ〜３００ｅはアナ
ログデータをラッチする機能を前述のごとく有している
。このデータラッチ動作制御が制御信号φにより行なわ
れる。

ここで増幅器３０７内のノードＮ３０２の電位がノード
Ｎ３００の電位よりも高くなると差動増幅器３１３の出
力は“Ｈ°レベルとなり、ｐ−ＦＥＴ３０２がオフ状態
となる。これにより、抵抗３１５の機能により、ノード
Ｎ３０２の電位は下降する。逆に、ノードＮ３０２の電
位がノードＮ３００よりも低電位となると、ｐ−ＦＥＴ
３１２がオン状態となりノードＮ３０２の電位が上昇す
る。これにより、ノードＮ３００とノードＮ３０２とは
常に同電位に保持される。これにより、信号線Ｊ１プリ
チャージ時におけるノードＮ３０１の電位変動を防止す
る。

時刻ｔ３において、再び結合素子１１〜■４、Ｔｌｌ〜
４４および信号線Ｊ１のプリチャージ動作を前述のごと
く行なう。一方、増幅器３０７において制御信号φ１０
を“Ｈ“レベル、制御信号φ１１をＬ”レベルとし、ｎ
−ＦＥＴ３１０をオン状態、ｎ−ＦＥＴ３１１をオフ状
態とする。

これによりノードＮ３００はノードＮ３０１と切り離さ
れ、ノードＮ３００の電位はキャパシタ３０９に保持さ
れる。同時にノードＮ３０１の電位はノードＮ３０２の
電位と同じ電位に、すなわち差動増幅器３１３を介して
ノードＮ３００と同電位にされる。これにより、信号線
Ｊ１のプリチャージ動作がカップリングキャパシタ３０
８を介してノードＮ３０１への電位に与える影響を防止
する。

次いで時刻ｔ４において、再び制御信号φの制御の下に
レジスタ３００からのラッチデータがＸ１〜Ｘ４上へ伝
達されるとともに信号線Ｘ５の上の電位が′Ｈルベルに
設定される。これにより再び各結合素子の結合度に応じ
た信号電位が信号線Ｊｌ上に現われる。一方増幅器３０
７においては制御信号φ１０は“Ｌ°レベル、制御信号
φ１１は“Ｈ″レベルなっており、これによりノードＮ
３０１とノードＮ３００とはｎ　−Ｆ、Ｅ−Ｔ　３１１
を介して接続される。これにより、信号ｆｉＪｌ上に現
われた電位変化はカップリングキャパシタ３０８を介し
てノードＮ３００へ伝達され、このノードＮ３００上の
電位に応じた出力データｖ１がバッファ増幅器３１４よ
り出力される。

以後、時刻ｔ３から時刻ｔ５まで上述の動作が繰返され
る。これにより、人力データに応じた出力データＶ１〜
ｖ４が得られる。

上述の構成により、信号線（増幅器への入力信号線）Ｊ
ｉ上には定常電流は何ら生じることはないため、低消費
電力で動作する神経回路網を得ることができる。

なお、この第１８図に示すような、カップリングキャパ
シタを入力部に有する増幅器をニューロン本体として機
能する増幅器に用いた場合、信号線上に定常電流が流れ
ることはないため、たとえば第２０図に示すような結合
素子を用いても上記実施例と同様に消費電力低減効果を
得ることができる。この第２０図に示す構成においては
カップリングキャパシタまたは電荷注入／流出用のキャ
パシタに代えて抵抗３５７．３５８が用いられる。

抵抗３５７は電源電位Ｖｃｃに接続され、抵抗３５８は
接地電位Ｖｓｓに接続される。この構成においても記憶
用キャパシタ３３０，３３２にそれぞれ所定のデータを
格納しておけば抵抗３５７゜３５８を介して信号線Ｊ１
の充放電が行なわれる。

このとき、増幅器３０７はカップリングキャバシ夕を介
してこの信号線Ｊｌ上の電位を検出するため、定常電流
量を低減することができる。データの結合度を示すデー
タを記憶用キャパシタ３３０゜３３２へ書込む方法は前
述の第１３図以降に示したものと同様である。

また、第２０図に示す結合素子を用いた場合、信号線Ｊ
ｌ上の電位を増幅する増幅器として通常の増幅器を用い
ると、この定常電流量は通常と同様であるが、結合度を
記憶するための構成としてキャパシタが用いられている
ため、従来の結合素子に比べて低占有面積で結合素子を
構成することができる。

なお上述の実施例においてはすべて、結合度を示すデー
タをキャパシタに格納し、このキャパシタに格納された
データに応じて、カップリングキャパシタ等を用いて信
号線Ｊｉの充放電を行なう構成がとられている。しかし
ながら、これに代えて結合度データを格納するキャパシ
タを直接カップリング容量として用いることも可能であ
る。第２１図にこの記憶用キャパシタをカップリングキ
ャパシタとして用いる構成の全体の概略図を示す。

第２１図を参照して、この発明のさらに他の実施例であ
る神経回路網は、結合度情報を格納するためのメモリセ
ルアレイ４０５と、データ入力線Ｘ１〜Ｘ８と信号線１
１〜Ｊ４とを結合させるための結合素子アレイ４０６と
を含む。メモリセルアレイ４０５は４行４列に配列され
たメモリセルＷＲＩＩ〜ＷＲ４４を含む。結合索子アレ
イ４０６は、４行４列に配列される結合素子Ｗｌｌ〜Ｗ
４４を含む。

メモリセルアレイ４０５へデータを書込むために、デー
タ入出力回路４０３、Ｘデコーダ４０１、Ｉ１０ゲート
４０４、センスアンプ４０２およびＸデコーダ４０７が
設けられる。このメモリセルアレイ４０５に対して設け
られる各回路は、通常のＤＲＡＭと同様の構成を有して
おり、同様の動作を行なう。Ｘデコーダ４０７は制御信
号φ５゜に応答して活性化され３ビツトのアドレス信号
Ａ２〜Ａ４をデコードし、ワード線Ｒ１〜Ｒ８のうちの
いずれか１本を選択する。

結合素子マトリクス４０６の１行を選択するために、Ｘ
デコーダ４０８と、トランスファゲート４１２とが設け
られる。Ｘデコーダ４０８はアドレス信号Ａ２〜Ａ４を
デコードし、信号線Ｘ１〜Ｘ８のうちのいずれか１本を
選択する。トランスファゲート４１２は制御信号φ５３
に応答してオン状態となり、結合素子マトリクス４０６
とＸデコーダ４０８とを接続する。

結合素子マトリクス４０６へ入力データを伝達するため
に、レジスタ４０９およびトランスファゲート４１１が
設けられる。レジスタ４０９は与えられたデータＤ１〜
Ｄ４を受け、それぞれ対応のデータを信号線Ｘ１〜Ｘ８
上へ伝達する。トランスファゲート４１１は、制御信号
φ５４に応答してオン状態となり、レジスタ４０９と結
合素子マトリクス４０６とを接続する。レジスタ４０９
の単位レジスタにはそれぞれ２本の信号線が結合されて
おり、１つの単位レジスタに結合される２本の信号線上
には同一のデータが伝達される。

結合素子マトリクス４０６の信号線１１〜Ｊ４上の信号
電位を増幅して出力データＹ１〜Ｙ４を導出するために
、増幅器４１０が設けられる。

第２２図にメモリセルアレイ４０５と結合素子マトリク
ス４０６の概略的構成を示す。第２２図においては、結
合素子Ｗｌｌ、Ｗ１２とメモリセルＷＲＩＩおよびＷＲ
１２が代表的に示される。

メモリセルＷＲＩＩは２個のメモリセルを含む。

すなわちワード線Ｒ１により選択されるメモリセルとワ
ード線Ｒ２により選択されるメモリセルである。第１の
メモリセルは、キャパシタ４２１とｎ−ＦＥＴ４１３と
を含む。第２のメモリセルは、キャパシタ４２２とｎ−
ＦＥＴ４１４とを含む。

ｎ−ＦＥＴ４１３のゲートはワード線Ｒ１に接続され、
そのソースがビット線ＢＬＩに接続され、そのドレイン
はノードＮ４０５に接続される。キャパシタ４２１はそ
の一方電極がノードＮ４０５に接続されるとともに、そ
の他方電極がキャパシタ電極電位Ｖｓ９に接続される。

ｎ−ＦＥＴ４１４はそのゲートがワード線Ｒ２に接続さ
れ、そのソースがビット線ＢＬＩに接続され、そのドレ
インがノードＮ４０６に接続される。キャパシタ４２２
はその一方電極がノードＮ４０６に接続され、その他方
電極がキャパシタ電極電位Ｖｓｇに接続される。

メモリセルＷＲ１２は２個のメモリセルを含む。

第１のメモリセルは、ｎ−ＦＥＴ４１５とキャパシタ４
２３により結合される。第２のメモリセルはｎ−ＦＥＴ
４１６とキャパシタ４２４により構成される。ｎ−ＦＥ
Ｔ４１５はそのゲートがワード線Ｒ３に接続され、その
ドレインがノードＮ４０７に接続され、そのソースがビ
ット１ｉＢＬ１に接続される。キャパシタ４２３がその
一方電極がノードＮ４０７に接続され、その他方電極が
電位Ｖｓｇに接続される。ｎ−ＦＥＴ４１６はそのゲー
トがワード線Ｒ４に接続され、そのソースがビット線Ｂ
ＬＩに接続され、そのドレインがノードＮ４０８に接続
される。キャパシタ４２４はその一方電極がノードＮ４
０８に接続され、その他方電極が電位Ｖｓｇに接続され
る。この図面から明らかなようにメモリセルＷＲＩＩ、
ＷＲ１２はともに１トランジスタ・１キヤパシタ型のダ
イナミック・ランダム・アクセス・メモリ・セルの構成
を有している。

結合素子Ｗｌｌは、ｎ−ＦＥＴ４１７，４１８とキャパ
シタ４２５，４２６を含む。ｎ−ＦＥＴ４１７はそのゲ
ートが信号線Ｘ１に接続され、そのソースがビット線Ｂ
Ｌ１に接続され、そのドレインがノードＮ４０１に接続
される。キャパシタ４２５はその一方電極がノードＮ４
０１に接続され、その他方電極が信号線Ｊ１に接続され
る。ｎ−ＦＥＴ４１８はそのゲートが信号線Ｘ２に接続
され、そのソースがビット線ＢＬＩに接続され、ドレイ
ンがノードＮ４０２に接続される。キャパシタ４２６は
その一方電極がノードＮ４０２に接続され、その他方電
極が信号線Ｊ１に接続される同様に結合素子Ｗ１２もｎ
−ＦＥＴ４１９，４２０とキャパシタ４２７．４２８を
含む。ｎ−ＦＥＴ４１９は信号線Ｘ３に接続されるゲー
トとビット線ＢＬＩに接続されるソースとノードＮ４０
３に接続されるドレインとを有する。キャパシタ４２７
はその一方電極がノードＮ４０３に接続され、その他方
電極が信号線Ｊ１に接続される。キャパシタ４２８はそ
の他方電極が信号線Ｊ１に接続され、その一方電極がノ
ードＮ４０４に接続される。ｎ−ＦＥＴ４２０はそのゲ
ートが信号ｆｊｉｘ４に接続され、そのソースがビット
線ＢＬＩに接続され、そのドレインがノードＮ４０４に
接続される。この第２２図から明らかなように、結合素
子Ｗｌｌ、Ｗ１２は、メモリセルＷＲＩＩ、ＷＲ１２と
同様の構成を有しているが、キャパシタの他方電極が一
定の電位Ｖｓｇに接続されるのではなく、信号線Ｊ１に
接続される点が異なっている。

メモリセルアレイ４０５へのデータの書込みは通常のＤ
ＲＡＭにおけるものと同様にして、データ人出力回路４
０３、Ｙデコーダ４０１、Ｉ１０ゲート４０４、センス
アンプ４０２、Ｘデコーダ４０７を動作させることによ
り行なわれる。この動作は通常、たとえばワード線Ｒ１
を選択してその電位を“Ｈ°レベルに立上げた後、Ｙデ
コーダ４０１により選択されたＩ１０ゲートを介してデ
ータがビット線ＢＬＩ上に伝達され、この伝達されたデ
ータがノードＮ４０５へ書込まれる。このような動作を
各ワード線Ｒ１〜Ｒ８の各々に対して行なうことにより
メモリセルマトリクス４０５へのデータの書込みが行な
われる。次に、メモリセルアレイ４０５に格納されたデ
ータを結合素子マトリクス４０６へ転送する動作につい
てその動作波形図である第２３図を参照して説明する。

データをメモリセルアレイ４０５から結合素子マトリク
ス４０６へ転送する場合には、制御信号φ５４は“Ｌ”
レベル、制御信号φ５３は“Ｈ″レベル設定される。こ
れにより、結合素子マ斗すクス４０６はＸデコーダ４０
８と結合されるとともにレジスタ４０９から切り離され
る。

まず時刻ｔｏにおいて、通常のＤＲＡＭと同様にして、
ビット線ＢＬＩ、ＢＬＩを所定の電位Ｖ、（通常Ｖｃｃ
、／２の電位）にプリチャージする。

時刻ｔ１において、Ｘデコーダ４０７を制御信号φ５０
の制御の下に活性化しアドレス信号Ａ２〜Ａ４をデコー
ドし、信号線Ｒ１を選択状態とし、この信号線Ｒ１の電
位を“Ｈ“レベルに立上げる。

これにより、ｎ−ＦＥＴ４１３がオン状態となり、キャ
パシタ４２１がビットｖＡＢＬ１に接続される。

キャパシタ４２１に″Ｈルベルの電位が書込まれていた
場合には、ビット線ＢＬＩ上の電位が上昇する。

時刻ｔ２においてセンスアンプ４０２を活性化すること
により、ビット線対ＢＬＩ、Ｂττ上の電位差が増幅さ
れる。

時刻ｔ３において、Ｘデコーダ４０８を制御信号φ５１
の制御の下に活性化してアドレス信号Ａ２〜Ａ４をデコ
ードすることにより信号線Ｘｌ上の電位をＨ”レベルに
立上げる。これにより、ｎ−ＦＥＴ４１７がオン状態と
なり、キャパシタ４２５がビット線ＢＬＩに接続される
。これによりビット線ＢＬＩ上の′Ｈ＃レベルの電位が
キ、ヤパシタ４２５へ書込まれる。このとき、同様にし
て信号ＩＩＲＩに接続されるメモリセルＷＲＩＩ。

ＷＲ２１，ＷＲ３１，ＷＲ４１に含まれるキャパシタの
電位も同様にして信号線ｘ１で選択された結合素子Ｗｌ
ｌ、Ｗ２１．Ｗ３１．Ｗ４１のキャパシタに同時に転送
される。

同様にして、時刻ｔ５でこの１回目の転送サイクルが終
了した後、再びビット線ＢＬＩ、ＢＬＩをプリチャージ
した後通常のＤＲＡＭにおけるデータ書込／読出動作と
同様にして、信号線Ｒ２を選択し、そのキャパシタのデ
ータを相補ビット線ＢＬＩに読出した後、次いで信号線
ｘ２を選択し、この読出されたデータを対応のキャパシ
タへ書込む。この動作を各信号線の組Ｒ３，Ｘ３．・・
・Ｒ８゜Ｘ８に対して順次行なうことにより、メモリセ
ルアレイ４０５に含まれるキャパシタの電位を結合素子
マトリクス４０６の各結合素子へ転送することができる
。

このメモリセルアレイ４０５におけるキャパシタの電位
の転送が終了した後に入力データに対する計算が行なわ
れる。

この計算過程おいては、制御信号φ５４が“Ｈ″レベル
制御信号φ５３が“Ｌ“レベルに設定される。時刻ｔｌ
Ｏにおいて、信号線Ｊ１がプリチャージ電位Ｖ、にプリ
チャージされ、かつビット線ＢＬＩ、ＢＬ了をそれぞれ
所定のプリチャージ電位Ｖ、にプリチャージする。この
信号線Ｊ１をプリチャージした後、信号線Ｊ１をフロー
ティング状態とする。

時刻ｔｌｌにおいて信号線Ｘ１〜ｘ８のうち対応のレジ
スタ４０９に与えられたデータＤ１〜Ｄ４のうち“１“
が格納されたレジスタに接続される信号線電位が“Ｈ″
レベル立上げられる。たとえば入力データ（Ｄｌ、Ｄ２
．Ｄ３．Ｄ４）−（１，１，０，０）の場合、信号線Ｘ
ｉ、　Ｘ２゜Ｘ３．Ｘ４の信号電位が“Ｈ°レベルに設
定される。残りの信号線Ｘ５〜Ｘ８の信号電位は“Ｌ゛
レベルある。

この場合、結合素子Ｗｌｌのキャパシタ４２５゜４２６
に格納されたデータが２ＶＲ，２Ｖ寂　（Ｖ、−Ｖｃｃ
／２）の場合、ビット線ＢＬＩ、ＢＬ１の電位はプリチ
ャージ電位Ｖ、に固定されているため、ノードＮ４０１
．Ｎ４０２の電位が２ｖ、からＶ、に低下する。これに
より、信号！ＩＪＩからはＣ−Ｖ、・２だけ電荷が引抜
かれる。ここでＣはキャパシタ４２５，４２６の静電容
量である。

同様にして、結合素子Ｗｌｌのキャパシタ４２５．４２
６の格納電位が“０“、　“Ｏ“の場合には、ノードＮ
４０１．Ｎ４０２の電位はＯから■、に上昇するため、
応じて信号線Ｊ１にＣ・■。

・２の電荷が注入され、これにより信号線Ｊｌ上の電位
が上昇する。

また、結合素子Ｗ１１のキャパシタ４２５．４２６に記
憶された電位が２Ｖ、と０（あるいは０ト２ｖ＊　）　
＋７３場合、ノードＮ４０１が電位２Ｖ。

から電位ｖ、（またはＯから電位Ｖ＊）へ変化し、一方
ノードＮ４０２の電位は０からＶｔ＋（または２Ｖ、か
らＶｍ）へ変化する。したがって、この場合キャパシタ
４２５，４２６の静電容量は同一であるため、信号線Ｊ
１に注入される電荷は差引き０となり、結合度０が実現
される。これにより人力データＤ１は結合素子の記憶す
る結合度に応じて正、負、０のいずれかの結合度によっ
て変換された後信号線Ｊ１へ伝達される。

結合素子Ｗ１２においても同様にしてキャパシタ４２７
．４２８に蓄積された電荷（またはノードＮ４０３．　
ノードＮ４０４の電位）で表現された結合度に応じて人
力データＤ２が変換されて信号線Ｊ１に伝達される。人
力データＤ３．Ｄ４は“０“であるため、信号ｔｌＸ５
〜Ｘ８上の信号電位は“Ｌ°レベルであり、かつ結合素
子に含まれるｎ−ＦＥＴはすべてオフ状態であるため、
電位変化は生じず、信号線Ｊ１には入力データＤ３゜Ｄ
４は伝達されない。

増幅器４１０は、信号線Ｊｌ上の信号電位に応じた出力
Ｙ１を発生する。

これにより、Ｙｌ−ｇ（写Ｗ１ｉＤｉ）が得られる。他
の結合素子および出力データＹ２〜Ｙ４も同様にして計
算される。

ここで一旦時刻ｔｌｌ〜ｔ１２の計算動作が実行される
と、結合素子Ｗｌｌ〜Ｗ４４の結合度を表現したキャパ
シタ（たとえば結合素子Ｗｌｌにおけるキャパシタ４２
５と４２６）の蓄ｆＸｉ電位が破鳴される。したがって
、この１回の計算を実行した後は、再び時刻ｔｏ−ｔｉ
ｏの動作が実行され、結合度を記憶するメモリセルアレ
イ４０５に格納されたデータが対応の結合素子へ転送さ
れる。

このデータの転送完了後再び新たなまたは同一の人力デ
ータＤ１〜Ｄ４に対して所定の計算が行なわれる。この
構成により、１層のバーセブトロンを構成することがで
きる。

なお第２１図に示す構成においては、結合度を記憶する
メモリセルアレイ４０５と結合索子マトリクス４０６と
が別々に配置されている。しかしながら、これに代えて
第２４図に示すように結合素子Ｗｌｌ〜Ｗ４４とメモリ
セルＷＲＩＩ〜ＷＲ４４を混在させるように構成しても
同様の効果を得ることができる。すなわち第２４図を参
照して、結合素子Ｗｉｊとこの結合素子に対応するメモ
リセルＷＲｉｊとが隣接して配置されるとともにこのメ
モリセルアレイと結合素子マトリクスを選択するための
デコーダが一体化されＸデコーダ４０７′として配設さ
れる。Ｘデコーダ４０７′は、制御信号φ５０．φ５１
に応答してそれぞれ対応の信号線Ｒ，Ｘをアドレス信号
Ａ２〜Ａ４に応答して選択する。

なおこの構成においてはＸデコーダ４０７，４０８およ
び４０７′はそれぞれアドレス信号Ａ２〜Ａ４をデコー
ドする構成としている。しかしながら、これに代えて、
Ｘデコーダとしてシフトレジスタを用い、順次信号線電
位を立上げるように構成してもよい。

また、メモリセルアレイタを書込む際には１行分のデー
タをラッチする回路を設けておき、この１列のデータラ
ッチから同時に１行分のデータを対応のメモリセルへ書
込む構成としてもよい。

さらにまた結合素子ＷｉｊとメモリセルＷＲｉｊが同じ
ビット線対ＢＬｉ、ＢＬｉに接続されている構成が実現
される限りいずれの配置を用いても上記実施例と同様の
効果を得ることができる。

なお第２１図および第２４図に示す構成においては、結
合度の表現としては正、０．および負の３種類しかとる
ことができきない。しかしながら、この結合度を多段階
表示する構成をとることも可能である。

第２５図に、この結合度を多段階表現するための構成に
おけるメモリセルと結合素子をそれぞれ１個ずつ代表的
に示す。第２５図を参照してメモリセルＷＲＩＩは４個
のＤＲＡＭセルを含む。各メモリセルは１トランジスタ
・１キヤパシタ型の構成を有しており、ｎ−ＦＥＴ４２
１，４２２゜４２３．４２４と記憶用のキャパシタ４２
９，４３０．４３１および４３２を含む。

対応の結合素子Ｗｌｌは同様にして、ｎ−ＦＥＴ４２５
．４２６，４２７．４２８およびキャパシタ４３３．４
３４，４３５．４３６を含む。この構成は第２２図に示
す構成において、２つの結合素子が１つの結合素子にま
とめられた構成に対応する。しかしながら、キャパシタ
４３３，４３４の静電容量はキャパシタ４３５，４３６
の静電容量の２倍に設定される。結合度を示すデータの
メモリセルＷＲＩＩへの書込みおよびメモリセルＷＲＩ
Ｉから結合素子Ｗｌｌへの転送動作は第２１図に示す場
合と同様にして行なうことができる。

この場合、結合素子Ｗｌｌにおけるキャパシタ４３３．
４３４の静電容量とキャパシタ４３５，４３６の静電容
量とは異なる値に選定されている。

このため、第２６図に示すように、各キャパシタの記憶
情報に応じて信号線Ｊ１上に現われる電荷量は異なり、
これにより＋３．＋２．＋１．Ｏ。

−１，−２，−３の７段階の結合度を表現することが可
能となる。

なお第２６図に示す結合度の７段階の表示は単なる一例
であり、さらに多段階の表示もキャパシタの配置を拡張
することにより表現可能である。

［発明の効果］ 以上のようにこの発明によれば、軸索信号線（データ入
力線Ｘ）と樹状突起信号線（データ信号線Ｊ）との間の
結合の度合を示す結合素子における結合度の記憶にキャ
パシタを用いているため、結合素子を小面積で実現する
ことができる。

また、出力信号線上の電位変化は、各結合素子に記憶さ
れた結合度を容量結合により実現する構成としているた
め出力信号線に計算過程中に定常電流が流れることはな
いため、低消費電力の神経回路網を得ることが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例である神経回路網における
結合素子の構成を示す図である。第２図はこの発明の一
実施例である半導体神経回路網の全体の構成を概略的に
示す図である。第３図は第２図に示す神経回路網におけ
る人力データと対応の信号線上での電位の関係を示す図
である。第４図は第１図に示す結合素子において用いら
れるＥＥＰＲＯＭセルの断面構造を概略的に示す図であ
る。第５図は第１図に示すＥＥＦＲＯＭセルを用いた結
合度記憶部における等価回路を示す図である。第６図は
第１図に示す結合素子の動作を示す信号波形図である。 第７図はこの発明の他の実施例である神経回路網におけ
る結合素子の構成を示す図である。第８図はさらに他の
実施例である結合素子の構成を示す図である。第９図は
この発明の第２の実施例に従う半導体神経回路網の全体
の概略構成を示す図である。第１０図は第９図に示す結
合素子の構成を示す図である。第１１図は第９図に示す
神経回路網における結合素子の変更例を示す図である。 第１２図はこの発明のさらに他の実施例である神経回路
網の全体の概略構成を示す図である。第１３図は第１２
図に示す神経回路網における結合素子の構成を示す図で
ある。第１４図は第２の実施例における動作を示す信号
波形結合度を多段階表示することのできる結合素子の構
成を示す図である。第１７図は第２の実施例の他の変更
例である神経回路網の構成を示す図であり、ホップフィ
ールドモデルに適用した際の構成を示す図である。第１
８図はこの発明による神経回路網において用いられるニ
ューロン本体の機能を与える増幅器の構成を示す図であ
る。第１９図は第１７図に示す神経回路網の動作を示す
信号波形図である。第２０図は第２の実施例において用
いられる結合素子の変更例の構成を示す図である。 第２１図はこの発明の第３の実施例である半導体神経回
路網の全体の構成を示す図である。第２２図は第２１図
に示す神経回路網におけるメモリセルおよび結合素子の
構成を示す図である。第２３図は第２１図および第２２
図に示す神経回路網の動作を示す信号波形図である。第
２４図はこの発明の第３の実施例の変更例である神経回
路網の全体の構成を示す図である。第２５図は第２１図
に示す神経回路網において用いられる結合素子の他の変
更例を示す図であり、結合度を多重段階で表示すること
のできる構成を示す図である。第２６図は第２５図の結
合素子におけるノードの電位と結合度との関係を示す図
である。第２７図は神経回路網においてモデルとして用
いるニューロンを模式的に示す図である。第２８図はニ
ューロンモデルにおいて用いられる変換関数の一例を示
す図である。第２９図は従来の神経回路網の具体的構成
の一例を示す図である。第３０Ａ図および第３０Ｂ図は
第２９図に示す従来の神経回路網における結合度を表現
する結合素子の接続態様を示す図である。第３１図は従
来の神経回路網において用いられる結合素子の構成を示
す図である。第３２図は従来から知られているパーセブ
トロンの原理的構成を示す図である。第３３図は多層バ
ーセブトロンの接続態様の一例を示す図である。 図において、１，２０１，３０１は結合素子マトリクス
、３−１〜３−４．２０７，３０７，４１０はニューロ
ン本体の機能を与える増幅器、１４．１５はＥＥＰＲＯ
Ｍセル、１６．　１７．　３３゜５２．２１９，２２１
，２５６，２５８，２７６゜２７８．２８０，２８２，
４２５，４１８，４２６．４２７，４２８，４３３，４
３４，４３５゜４３６はカップリングキャパシタ、３５
，３６゜５Ｂ、５４，５５，２１８，２２０，２３０，
２３２．２４３，２４５，２５５，２５７，２７５゜２
７７．２７９，２８１，３３０，３３２，４２１．４２
２，４２３，４２４，４２９，４３０゜４３１．４３２
は結合度を記憶するキャパシタ、Ｗｌｌ〜Ｗ４４．Ｔｌ
ｌ〜Ｔ４４は結合素子、ＷＲ１１〜ＷＲ４４はメモリセ
ルである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）生体細胞をモデルとして用いた神経回路装置であ
   って、前記神経回路装置は入力信号を伝達する第１の信
   号線と、前記生体細胞本体の機能を与える増幅器と、前
   記増幅器へ信号を伝達する第２の信号線と、前記第１の
   信号線と前記第２の信号線とを固有の結合度で結合する
   結合素子とを含み、 前記結合素子は、 前記結合度を示す情報を格納する容量手段と、第１の電
   源電位に接続される第１の導通端子と、前記容量手段が
   格納する情報を受ける制御端子と、第２の導通端子とを
   有するトランジスタ素子と、前記第１の信号線上の信号
   電位に応答して前記トランジスタ素子の前記第２の導通
   端子と前記第２の信号線とを容量結合させる手段とを含
   む、半導体神経回路装置。
2. （２）生体細胞をモデルとして用いた神経回路装置であ
   って、前記神経回路装置は入力信号を伝達する第１の信
   号線と、前記生体細胞本体の機能を与える増幅器と、前
   記増幅器へ信号を伝達する第２の信号線と、前記第１の
   信号線と前記第２の信号線とを固有の結合度で結合する
   結合素子とを含み、 前記結合素子は、 前記結合度を示す情報を保持する第１の容量手段、 前記第１の容量手段が保持する情報と前記第１の信号線
   上の信号電位とに応答して第１の基準電位を第１のノー
   ドへ伝達する手段、 前記第１のノードと前記第２の信号線とを容量結合する
   手段、および 前記第１のノードと前記第１の信号線に前記信号電位が
   印加される前に前記第１のノードを前記第１の基準電位
   と異なる第２の基準電位にプリチャージする手段とを含
   む、半導体神経回路網装置。
3. （３）生体細胞をモデルとして用いて構成される神経回
   路装置であって、前記神経回路装置は入力信号を伝達す
   る第１の信号線と、前記生体細胞本体の機能を与える増
   幅器と、前記増幅器へ信号を伝達する第２の信号線と、
   前記第１の信号線と前記第２の信号線とを固有の結合度
   で結合する結合素子とを含み、 前記結合素子は、 前記結合度を示す情報を格納する第１の容量手段、およ
   び 前記第１の信号線の上の電位と前記第１の容量手段の保
   持する情報とに応答して第１の基準電位を前記第２の信
   号線に結合させる手段とを含む、半導体神経回路装置。
4. （４）生体細胞をモデルとして用いて構成される神経回
   路装置であって、前記神経回路装置は入力信号を伝達す
   る第１の信号線と、前記生体細胞本体の機能を与える増
   幅器と、前記増幅器へ信号を伝達する第２の信号線と、
   前記第１の信号線と前記第２の信号線とを固有の結合度
   で結合する結合素子とを含み、 前記増幅器は、 前記第２の信号線と第１のノードとを容量結合する手段
   、 第１の制御信号に応答して第２のノードを基準電位にプ
   リチャージする手段、 前記第２のノードのプリチャージ完了後、前記第１のノ
   ードと前記第２のノードとを接続する手段、 前記第２のノードの電位を増幅して出力する手段、およ
   び 前記第２の信号線のプリチャージ時に前記第１のノード
   の電位と前記第２のノードの電位とを同一電位に保持す
   る手段とを含む、半導体神経回路装置。
5. （５）生体細胞をモデルとして用いて構成される神経回
   路装置であって、前記神経回路装置は入力信号を伝達す
   る第１の信号線と、前記生体細胞本体の機能を与える増
   幅器と、前記増幅器へ信号を伝達する第２の信号線と、
   前記第１の信号線と前記第２の信号線とを固有の結合度
   で結合する結合素子とを含み、 前記神経回路装置は、 前記結合度を示す情報を格納する手段と、 前記情報格納手段が格納する結合度情報を第３の信号線
   を介して対応の結合素子へ転送する手段とを含み、 前記結合素子は、 前記転送された情報を保持するための第１の端子と、前
   記第２の信号線に接続される第２の端子とを有する容量
   手段、および 前記第１の信号線上の信号電位に応答して前記第２の信
   号線と前記第１の端子とを接続する手段を含み、前記第
   ３の信号線は前記第１の信号線上に入力信号が伝達され
   るとき、前記第１の端子が保持する情報電位と異なる基
   準電位に保持される、半導体神経回路装置。